JP3512976B2

JP3512976B2 - 不揮発性半導体記憶装置およびその製造方法

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Publication number: JP3512976B2
Application number: JP06870297A
Authority: JP
Inventors: 和裕清水; 一仁成田; 誠一有留
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-21
Filing date: 1997-03-21
Publication date: 2004-03-31
Anticipated expiration: 2017-03-21
Also published as: JPH10270575A; US6060740A; US6258665B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に係わり、特に積層ゲート
構造を形成する形成工程の改良に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電気的にデータの書き
換えが可能な不揮発性半導体記憶装置の一種であり、電
荷蓄積層（浮遊ゲート）と制御ゲートの積層ゲート構造
を持つ、ＭＯＳトランジスタが知られている。

【０００３】図３０（Ａ）は、ＥＥＰＲＯＭの一つであ
るＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの平面図、
図３０（Ｂ）は、図３０（Ａ）中の３０Ｂ−３０Ｂ線に
沿う断面図である。

【０００４】図３０（Ａ）、（Ｂ）に示すように、ｐ型
シリコン基板（あるいはｐ型ウェル）１００には、熱酸
化膜（ＳｉＯ₂）が形成され、素子分離領域１０１を形
成している。素子分離領域１０１は、基板１００の表面
に、素子領域１０２を区画する。素子分離領域１０１下
の基板１００には、ｐ⁺型チャネルストッパ１０３が形
成されている。素子領域１０２には、ｎ⁺型ソース／ド
レイン領域１１０が形成されている。ソース／ドレイン
領域１１０間の素子領域１０２は、チャネル領域１０４
である。チャネル領域１０４の上には、トンネル電流を
流し得る、薄い酸化膜（ＳｉＯ₂）１０５が形成されて
いる。酸化膜１０５は、ゲート絶縁膜である。酸化膜１
０５の上には、浮遊ゲート１０６、層間絶縁膜１０７、
制御ゲート１０８が順次形成されている。層間絶縁膜１
０７は、浮遊ゲート１０６と制御ゲート１０８とを絶縁
するとともに、制御ゲート１０８と、浮遊ゲート１０６
とを、互いに容量結合させるものである。このため、層
間絶縁膜１０７は、例えば二酸化シリコン、あるいは二
酸化シリコンと、窒化シリコンと、二酸化シリコンとを
順次積層した、いわゆるＯＮＯ膜などで形成される。ま
た、浮遊ゲート１０６、層間絶縁膜１０７、および制御
ゲート１０８からなる積層ゲート構造体は、制御ゲート
パターンにパターニングされた、図示せぬホトレジスト
マスクを使って、連続的にパターニングされて形成され
る。このため、浮遊ゲート１０６のエッジと、制御ゲー
ト１０８のエッジとは、互いに揃っている。ソース／ド
レイン領域１１０はそれぞれ、積層ゲート構造体および
素子分離領域１０１をマスクに用いて、ｎ型の不純物を
基板１００にイオン注入することで形成される。

【０００５】図３０（Ａ）、（Ｂ）に示すメモリセルで
は、素子分離領域１０１に、ＬＯＣＯＳ法を用いて形成
した熱酸化膜を用いている。図３１に、ＬＯＣＯＳ法
の、典型的な手順を示す。

【０００６】図３１の上段に図示するように、ＬＯＣＯ
Ｓ法では、基板１００の、素子分離領域を形成する表面
以外の表面に、窒化膜（Ｓｉ₃Ｎ₄）２００を形成す
る。この後、図３１の下段に図示するように、基板１０
０の表面を、厚く熱酸化する。窒化膜２００は、酸化の
障壁膜として機能するため、熱酸化膜（ＳｉＯ₂）は、
基板１００の表面のうち、窒化膜２００により覆われて
いない表面に形成される。形成された熱酸化膜が、素子
分離領域１０１となる。なお、図中参照符号３００は、
バッファ酸化膜を示す。

【０００７】ＬＯＣＯＳ法では、周知の通り、窒化膜２
００と基板１００との界面に、“バーズビーク”と呼ば
れるくさび形の酸化膜を発生する。“バーズビーク”
は、図３１の下段に図示するように、デザインした構造
と、実際に完成した構造との間に、変換誤差を発生させ
る。このため、素子分離領域１０１、即ち素子分離領域
１０１の実際の幅のサイズＳ_Aは、デザイン上の幅のサ
イズＳ_Dよりも、例えば変換誤差Δの分だけ大きくな
る。このようなＬＯＣＯＳ法では、微細な素子分離領域
１０１、例えば最小の幅を０．５μｍ以下とするような
素子分離領域１０１を形成することは、非常に困難であ
る。

【０００８】さらに、ＬＯＣＯＳ法では、熱酸化膜のう
ち、基板１００の内部に形成される部分が、全体の厚み
の、およそ半分しかない。このため、基板１００の内部
における素子分離能力が乏しく、素子分離の間隔を、よ
り狭くすることも困難である。

【０００９】また、熱酸化膜の残りの部分は、基板１０
０の表面の上に出るため、基板１００の表面に“段差”
を生じさせる。基板１００の表面に生じた“段差”は、
リソグラフィ工程における加工マージンを低下させるた
め、微細なパターンの形成をも困難にしてしまう。

【００１０】このような困難を解消する素子分離技術と
して、基板にトレンチを形成し、トレンチの中を絶縁物
で埋め込む、トレンチ素子分離技術が開発されている。

【００１１】図３２（Ａ）は、トレンチ素子分離技術を
用いたＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの平面
図、図３２（Ｂ）は、図３２（Ａ）中の３２Ｂ−３２Ｂ
線に沿う断面図である。なお、図３２では、図３０と対
応する部分には同一の参照符号を付し、異なる部分につ
いてのみ、以下説明する。

【００１２】図３２（Ａ）、（Ｂ）に示すように、基板
１００には、素子分離用のトレンチ１１１が形成されて
いる。トレンチ１１１の中は、素子分離用絶縁材料、例
えば二酸化シリコンが埋め込まれ、トレンチ型素子分離
領域１１２を形成している。トレンチ型素子分離領域１
１２では、“バーズビーク”を発生することがなく、デ
ザインした構造と、実際に完成した構造との間に、変換
誤差がない。

【００１３】また、トレンチ型素子分離領域１１２で
は、基板１００の内部に形成される部分を、トレンチ１
１１の深さによって決定できるので、基板１００の内部
に、深く形成された素子分離領域を実現できる。これに
より、素子分離能力が向上し、素子どうしの分離に必要
な間隔が、ＬＯＣＯＳ法により形成した素子分離領域よ
りも、さらに小さくできる。このため、素子分離の間隔
を、大幅に縮めることができる。このように、トレンチ
素子分離技術を導入することで、素子分離領域の微細化
が可能である。

【００１４】しかし、ＥＥＰＲＯＭのメモリセルには、
微細化を妨げる、もう一つの構造がある。それは、浮遊
ゲート１０６の“ウィング”１１３である。“ウィン
グ”１１３は、素子分離領域上に延長形成される。浮遊
ゲート１０６が、“ウィング”１１３を有することで、
浮遊ゲート１０６と制御ゲート１０８との対向面積は拡
がり、浮遊ゲート１０６と制御ゲート１０８との間の容
量が大きくなる。しかし、デザイン上の最小寸法が、
“ウィング”１１３間の距離、つまり浮遊ゲート１０６
どうしを分離するための“スリット”１１４の寸法に制
約されてしまうので、トレンチ素子分離技術によるメリ
ットが少なくなってしまう。

【００１５】また、浮遊ゲート１０６は、チャネル領域
１０４の上に、必ず形成されなければならない。例えば
マスクがずれて、浮遊ゲート１０６のエッジが、チャネ
ル領域１０４の上に配置されてしまうと、積層ゲート構
造体を、エッチングにより形成しているときに、素子領
域１０２までがエッチングされてしまう。このような事
情のため、リソグラフィ工程におけるマスクの合わせず
れは、“ウィング”１１３よりも小さくされる必要があ
る。

【００１６】例えばトレンチ型素子分離領域１１２の幅
を０．４μｍで形成し、“スリット”１１４を０．２μ
ｍで形成したとき、“ウィング”１１３は０．１μｍと
なる。このとき、リソグラフィ工程におけるマスクの合
わせずれは、０．１μｍ以下に抑えられなければならな
い。したがって、図３２（Ａ）、（Ｂ）に示すメモリセ
ルでは、さらなる微細化が、極めて困難である、と考え
られる。

【００１７】素子分離領域の微細化とメモリセルの微細
化とを、同時に達成できる技術が、１９９４年のＩＥＤ
Ｍにおいて、有留等によって報告された、いわゆる“自
己整合トレンチ素子分離技術”である。

【００１８】図３３（Ａ）は、自己整合トレンチ素子分
離技術を用いたＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセ
ルの平面図、図３３（Ｂ）は、図３３（Ａ）中の３３Ｂ
−３３Ｂ線に沿う断面図である。なお、図３３では、図
３０と対応する部分には同一の参照符号を付し、異なる
部分についてのみ、以下説明する。

【００１９】図３３（Ａ）、（Ｂ）に示すように、トレ
ンチ型素子分離領域１１２は、浮遊ゲート１０６の側壁
に、自己整合して形成されている。このため、浮遊ゲー
ト１０６に“ウィング”が無い。“ウィング”が無い
分、図３２（Ａ）、（Ｂ）に示すメモリセルよりも、さ
らなる微細化を図ることができる。

【００２０】ＦＥＴＭＯＳ型ＥＥＰＲＯＭでは、図３３
（Ｂ）に示すように、制御ゲート１０８に印加された電
圧ＶCGは、浮遊ゲート１０６とチャネル領域１０４との
間に、ゲート酸化膜１０５を介して形成される容量Ｃ１
と、浮遊ゲート１０６と制御ゲート１０８との間に、層
間絶縁膜１０７を介して形成される容量Ｃ２とによって
分割される。実効的に容量Ｃ１に印加される電圧ＶFG
は、ＶFG ＝｛Ｃ２／（Ｃ１＋Ｃ２）｝・ＶCGとな
る。

【００２１】ＦＥＴＭＯＳ型ＥＥＰＲＯＭでは、ＦＮ書
き込み、あるいはＦＮ消去時に、制御ゲートに印加する
電圧ＶCGを小さくするために、容量Ｃ２を大きくする。
ここで、“ウィング”が重要な要素となる。図３３
（Ａ）、（Ｂ）に示すメモリセルでは、“ウィング”が
ないが、浮遊ゲート１０６の側壁の一部分を、素子分離
領域１１２よりも露出させ、この露出部分において、浮
遊ゲート１０６と制御ゲート１０８とを対向させて、容
量Ｃ２を大きくしている。

【００２２】図３４〜図４２は、自己整合トレンチ素子
分離技術を用いたＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリ
セルの製造工程を示す斜視図である。なお、図３４〜図
４２は、ＮＯＲ型ＥＥＰＲＯＭのパターンを、一例とし
て示している。

【００２３】まず、図３４に示すように、ｐ型シリコン
基板（あるいはｐ型ウェル）１００の表面にゲート酸化
膜１０５を形成する。次いで、ゲート酸化膜１０５の上
に、シリコンを堆積し、将来、浮遊ゲートとなる多結晶
シリコン膜１０６を形成する。さらに、多結晶シリコン
膜１０６の上に、窒化シリコン（Ｓｉ₃Ｎ₄）を堆積
し、将来、マスク材となるシリコン窒化膜２０１を形成
する。次いで、シリコン窒化膜２０１のうち、将来、ト
レンチ型素子分離領域となる領域の上にある部分をエッ
チングする。次いで、シリコン窒化膜２０１をマスクに
用いて、多結晶シリコン膜１０６、およびゲート絶縁膜
１０５を異方性エッチングする。続いて、基板１００
を、異方性エッチングし、トレンチ１１１を形成する。
次いで、トレンチ１１１の側壁を洗浄処理した後、側壁
に、図示せぬ薄い絶縁膜、例えば薄い熱酸化膜（ＳｉＯ
₂）を形成し、側壁処理する。また、トレンチ１１１下
の基板１００の導電型反転耐圧やパンチスルー耐圧を高
めるために、トレンチ１１１の底面を介して基板１００
に、ボロンをイオン注入し、チャネルストッパ１０３を
形成する。チャネルストッパ１０３は、必要に応じて形
成されれば良い。なお、トレンチ１１１の深さは、トレ
ンチ１１１下の基板１００の導電型反転耐圧や、パンチ
スルー耐圧を考慮して、適宜選べる。

【００２４】次に、図３５に示すように、ＴＥＯＳ、あ
るいはＢＰＳＧなどの絶縁物を堆積し、トレンチ１１
１、およびゲート酸化膜１０５、多結晶シリコン膜１０
６、窒化膜２０１からなる積層構造に形成された開口部
を、埋め込み材１１２により埋め込む。次いで、ケミカ
ルメカニカルポリッシング（ＣＭＰ）法、あるいはエッ
チバック法を用いて、堆積された埋め込み材１１２の表
面を平坦にする。

【００２５】次に、図３６に示すように、多結晶シリコ
ン膜１０６の表面を露出させ、埋め込み材１１２の表面
の位置と多結晶シリコン膜１０６の表面の位置とが、互
いに一致されるように、さらに平坦化する。次いで、埋
め込み材１１２を、ドライエッチング、あるいはウェッ
トエッチングにより、さらにエッチングし、多結晶シリ
コン膜１０６の側壁を、露出させる。露出される高さ
は、上述したように、所望の容量Ｃ２を得るために必要
な面積から決定される。次いで、露出した多結晶シリコ
ン膜１０６の側壁を、洗浄処理する。

【００２６】次に、図３７に示すように、埋め込み材１
１２および多結晶シリコン膜１０６の上に、シリコン酸
化膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ₃Ｎ₄）、シ
リコン酸化膜（ＳｉＯ₂）を順次積層し、将来、浮遊ゲ
ートと制御ゲートとを互いに絶縁する層間絶縁膜となる
積層ＯＮＯ膜１０７を形成する。次いで、積層ＯＮＯ膜
１０７の上に、多結晶シリコンを堆積し、将来、制御ゲ
ートとなる導電性多結晶シリコン膜１０８を形成する。
このとき、多結晶シリコン膜１０８の表面は、埋め込み
材１１２の表面が多結晶シリコン膜１０６の表面より後
退しているために、埋め込み材１１２の上において、段
差を生じている。

【００２７】次に、図３８に示すように、多結晶シリコ
ン膜１０８の上にホトレジストを塗布し、ホトレジスト
層２０２を形成する。次いで、ホトレジスト層２０２
を、リソグラフィ法により、制御ゲートパターンにパタ
ーニングする。次いで、ホトレジスト層２０２をマスク
に用いて、多結晶シリコン膜１０８の、制御ゲートとな
る部分以外を、ＯＮＯ膜１０７が露出するまで異方性エ
ッチングし、全て除去する。

【００２８】次に、図３９に示すように、ＯＮＯ膜１０
７を異方性エッチングする。このとき、ＯＮＯ膜１０７
の下の埋め込み材１１２も、エッチングされるため、埋
め込み材１１２の表面が、部分的に後退して“膜減り”
が生ずる。図２１には、本来の埋め込み材１１２の表面
が破線によって示されている。

【００２９】次に、図４０に示すように、多結晶シリコ
ン膜１０６を異方性エッチングする。これにより、多結
晶シリコン膜１０６は、メモリセルごとに分離され、浮
遊ゲート１０６の形状になる。同時に、ＯＮＯ膜１０７
は、浮遊ゲート１０６と制御ゲート１０８とを絶縁する
層間絶縁膜１０７の形状に、多結晶シリコン膜１０８
は、メモリセルの制御ゲート１０８の形状に、それぞれ
なる。そして、制御ゲート１０８、層間絶縁膜１０７、
浮遊ゲート１０６とからなる積層ゲート構造体２０３が
完成する。また、埋め込み材１１２は、トレンチ型素子
分離領域１１２の形状になる。

【００３０】次に、図４１に示すように、ホトレジスト
層２０２を除去した後、あるいは除去する前に、積層ゲ
ート構造体２０３および素子分離領域１１２をマスクに
用いて、基板１００に、リンなどのドナー不純物をイオ
ン注入し、ソース領域１１０Ｓ、およびドレイン領域１
１０Ｄを形成する。

【００３１】次に、図４２に示すように、積層ゲート構
造体２０３間を埋め込み、積層ゲート構造体２０３どう
しを絶縁する層間絶縁膜２０４を形成し、層間絶縁膜２
０４にドレイン領域１１０Ｄに通じるコンタクト孔２０
５を形成し、層間絶縁膜２０４の上にコンタクト孔２０
５を介してドレイン領域１１０Ｄに電気的に接続される
ビット線２０６を形成することで、ＥＥＰＲＯＭのメモ
リセルが完成する。

【００３２】しかしながら、上記の加工方法、およびメ
モリセル構造では、特に図３９に示すように、埋め込み
材１１２の表面が部分的に露出し、後工程のエッチング
などに晒され、かつ削られてしまうことがある。このた
め、トレンチ１１１への埋め込み材１１２の埋め込みの
際に生成した微細な“ボイド”が拡がって素子分離能力
が低下するおそれがあり、さらには完成したトレンチ型
素子分離領域１１２の表面に“段差”を生じ、層間絶縁
膜２０４を埋め込む時に、この“段差”に起因する“埋
め込み不十分”を招く懸念がある。

【００３３】また、図４０に示すように、埋め込み材１
１２の表面の後退が大きいときには、素子領域（半導体
基板１００）が露出するため、多結晶シリコン膜１０６
をエッチングしている時に、基板１００も同時にエッチ
ングされたりする。

【００３４】

【発明が解決しようとする課題】素子分離領域の表面の
“膜減り”は、上述したように、ＥＥＰＲＯＭのメモリ
セルアレイに、“埋め込み不十分”などによる電気的特
性の低下を発生させたり、素子領域が無用にエッチング
されたりすることがある。これは、例えばＥＥＰＲＯＭ
の歩留りを低下させる、などの困難な事情を招く。

【００３５】また、素子分離領域の表面の“膜減り”
は、上述した自己整合トレンチ技術ばかりでなく、図３
０（Ａ）、（Ｂ）に示すＬＯＣＯＳ型の素子分離領域を
有するＥＥＰＲＯＭや、図３２（Ａ）、（Ｂ）に示すト
レンチ型の素子分離領域を有するＥＥＰＲＯＭなど、積
層ゲート型のメモリセルを有するものであれば、発生す
る現象である。

【００３６】この発明は、上記の事情に鑑みて為された
もので、その目的とするところは、素子分離領域の表面
に“膜減り”を発生しない不揮発性半導体記憶装置、お
よびその製造方法を提供することにある。

【００３７】

【課題を解決するための手段】上記目的を達成をするた
めに、請求項１に係る不揮発性半導体記憶装置では、半
導体基体上に形成され、半導体活性領域を区画する複数
の素子分離領域と、前記素子分離領域により挟まれた前
記半導体活性領域内に形成されたソース領域およびドレ
イン領域と、第１のゲート絶縁膜を介して、前記ソース
領域とドレイン領域との間の半導体活性領域に容量結合
する電荷蓄積層と、第２のゲート絶縁膜を介して、前記
電荷蓄積層に容量結合する制御ゲートとを有する不揮発
性半導体記憶装置であって、前記素子分離領域はトレン
チ型素子分離領域であり、前記第２のゲート絶縁膜が、
前記制御ゲート下の前記素子分離領域の上面上から、前
記制御ゲート下以外の前記素子分離領域の上面上に亘っ
て形成されていることを特徴とする。

【００３８】請求項１に係る発明によれば、第２のゲー
ト絶縁膜が、制御ゲート下の素子分離領域の上面上だけ
でなく、制御ゲート下以外の上面上に亘って形成されて
いる。特に制御ゲート下以外の上面上に亘って形成され
た第２のゲート絶縁膜は、制御ゲートおよび浮遊ゲート
の加工時に、素子分離領域の表面を、エッチングから保
護する。したがって、請求項１に係る不揮発性半導体記
憶装置では、素子分離領域の表面に発生する“膜減り”
を抑制できる。また、素子分離領域をトレンチ型素子分
離領域とするので、素子分離領域の微細化を図れる。さ
らに請求項１に係る発明を、トレンチ型素子分離領域を
有する不揮発性半導体記憶装置に適用することで、特に
トレンチ内の埋め込みの際に生成した“ボイド”が後工
程で拡がることによる不具合の発生を回避でき、微細な
素子分離領域を有する不揮発性半導体記憶装置を、例え
ば歩留り良く製造できる、などの効果を得ることができ
る。

【００３９】

【００４０】

【００４１】また、請求項２に係る発明では、請求項１
に係る発明において、前記素子分離領域の上面の位置
は、前記電荷蓄積層の上面のうち、前記素子活性領域上
における上面よりも低く、かつ前記電荷蓄積層と前記第
１のゲート絶縁膜との界面よりも高い位置にあることを
特徴とする。

【００４２】請求項２に係る発明によれば、素子分離領
域の上面が、電荷蓄積層と前記第１のゲート絶縁膜との
界面よりも高い位置にあるので、半導体活性領域の、基
体の深さ方向に沿った面が、素子分離領域から露出しな
くなる。このため、半導体活性領域の、基体の深さ方向
に沿った面は、制御ゲートおよび浮遊ゲートの加工時
に、素子分離領域によってエッチングされないように保
護される。したがって、半導体活性領域に、例えば“半
導体活性領域の面積の減少”などの事情が発生しない。

【００４３】また、請求項３に係る発明では、請求項１
及び請求項２いずれかに係る発明において、前記制御ゲ
ートの表面が平坦化されていることを特徴とする。

【００４４】請求項３に係る発明によれば、制御ゲート
の表面が平坦化されているので、浮遊ゲート上方におけ
る制御ゲートの厚みよりも、浮遊ゲート間、即ち素子分
離領域上方における制御ゲートの厚みが、厚くなる。こ
の構造は、浮遊ゲート、制御ゲート加工時に、制御ゲー
トを構成する導電物を素子分離領域の上に残し易い構造
である。例えば制御ゲートを構成する導電物を素子分離
領域の上に残せば、残された導電物をマスクに用いて第
２のゲート絶縁膜をエッチングできる。この構造は、従
来、第２のゲート絶縁膜をエッチングしているときに、
素子分離領域がオーバーエッチングされる、という事情
を解消する。

【００４５】また、請求項４に係る発明では、請求項１
及び請求項２いずれかに係る発明において、前記制御ゲ
ートは、前記浮遊ゲートと同一種類の一の導電物と、前
記一の導電物とは異なり、かつ前記一の導電物よりも低
抵抗な他の導電物との積層構造でなり、前記一の導電物
の表面が平坦化されていることを特徴とする。

【００４６】請求項４に係る発明によれば、一の導電物
の表面が平坦化されているので、浮遊ゲート上方におけ
る一の導電物の厚みよりも、浮遊ゲート間、即ち素子分
離領域上方における一の導電物の厚みが、厚くなる。こ
の構造は、浮遊ゲート、制御ゲート加工時に、制御ゲー
トを構成する一の導電物を素子分離領域の上に残し易い
構造である。例えば制御ゲートを構成する一の導電物を
素子分離領域の上に残せば、残された一の導電物をマス
クに用いて第２のゲート絶縁膜をエッチングできる。こ
の構造は、従来、第２のゲート絶縁膜をエッチングして
いるときに、素子分離領域がオーバーエッチングされ
る、という事情を解消する。

【００４７】さらに、一の導電物の表面が平坦化されて
いるので、一の導電物の表面の上には、一の導電物より
も低抵抗な他の導電物を積層し易い。一の導電物の表面
の上に、一の導電物よりも低抵抗な他の導電物を積層す
ることで、制御ゲートの抵抗値は、より低くなる。抵抗
値が、より低くされた制御ゲートは、微細で、メモリセ
ルが大規模に集積された不揮発性半導体記憶装置に有用
である。

【００４８】上記目的を達成するために、請求項５に係
る不揮発性半導体記憶装置では、半導体基体上に形成さ
れた複数の素子分離領域と、前記素子分離領域で挟まれ
た半導体活性領域内に形成されたソース領域、ドレイン
領域と、前記ソース領域、ドレイン領域間の半導体活性
領域上に第１のゲート絶縁膜を介して形成された電荷蓄
積層と、前記電荷蓄積層上に第２のゲート絶縁膜を介し
て形成された制御ゲートとを有する不揮発性半導体記憶
装置であって、前記素子分離領域の上面のうち、前記制
御ゲート間に位置する上面の高さ“Ｈa ”と、前記制御
ゲート下に位置する上面の高さ“Ｈb ”と、前記第２の
ゲート絶縁膜の厚さ“Ｔc ”との間に、Ｈb − Ｈa
＜Ｔc の関係を有することを特徴とする。

【００４９】請求項５に係る不揮発性半導体記憶装置に
よれば、制御ゲート下の素子分離領域の厚さと制御ゲー
ト間の素子分離領域の厚さとの差を、第２のゲート絶縁
膜の厚さ“Ｔc ”以下に抑える。つまり、素子分離領域
の表面に発生する“膜減り”は、第２のゲート絶縁膜の
厚さ“Ｔc ”以下に抑える。上記“膜減り”は、第２の
ゲート絶縁膜の厚さ“Ｔc ”以下であれば、実用上問題
の無い範囲となる。

【００５０】また、請求項６に係る発明は、請求項５に
係る発明において、前記素子分離領域は、トレンチ型素
子分離領域であることを特徴とする。

【００５１】請求項６に係る発明によれば、素子分離領
域をトレンチ型素子分離領域とするので、素子分離領域
の微細化を図れる。請求項５に係る発明を、トレンチ型
素子分離領域を有する不揮発性半導体記憶装置に適用す
ることで、請求項１に係る発明のように、たとえトレン
チ型素子分離領域の上面上に第２のゲート絶縁膜がなく
ても、請求項１に係る発明と同様に、微細な素子分離領
域を有する不揮発性半導体記憶装置を、例えば歩留り良
く製造できる、などの効果を得ることができる。

【００５２】また、請求項７に係る発明では、請求項５
及び請求項６いずれかに係る発明において、前記素子分
離領域の上面の位置は、前記電荷蓄積層の上面のうち、
前記素子活性領域上における上面よりも低く、かつ前記
電荷蓄積層と前記第１のゲート絶縁膜との界面よりも高
い位置にあることを特徴とする。

【００５３】請求項７に係る発明によれば、請求項２に
係る発明と同様に、素子分離領域の上面が、電荷蓄積層
と前記第１のゲート絶縁膜との界面よりも高い位置にあ
るので、請求項５及び請求項６いずれかに係る発明にお
いて、請求項２に係る発明と同様な作用効果を得ること
ができる。

【００５４】また、請求項８に係る発明では、請求項５
乃至請求項７いずれかに一項に係る発明において、前記
制御ゲートの表面が平坦化されていることを特徴とす
る。

【００５５】請求項８に係る発明によれば、請求項３に
係る発明と同様に、制御ゲートの表面が平坦化されてい
るので、請求項５乃至請求項７いずれかに一つに係る発
明において、請求項３に係る発明と同様な作用効果を得
ることができる。

【００５６】また、請求項９に係る発明では、請求項５
乃至請求項７いずれか一項に係る発明において、前記制
御ゲートは、前記浮遊ゲートと同一種類の一の導電物
と、前記一の導電物とは異なり、かつ前記一の導電物よ
りも低抵抗な他の導電物との積層構造でなり、前記一の
導電物の表面が平坦化されていることを特徴とする。請
求項９に係る発明によれば、請求項４に係る発明と同様
に、一の導電物の表面が平坦化されているので、請求項
５乃至請求項７いずれか一つに係る発明において、請求
項４に係る発明と同様な作用効果を得ることができる。

【００５７】上記目的を達成するために、請求項１０に
係る不揮発性半導体記憶装置の製造方法では、半導体基
体の上に、第１のゲート絶縁膜と第１の導電層とを順次
積層した積層構造体を形成する工程と、前記積層構造体
のうち、半導体基体の、素子分離領域となる領域上にあ
る部分を除去し、前記積層構造体に開口部を形成する工
程と、前記素子分離領域となる領域に、素子分離領域を
形成する工程と、前記素子分離領域の上面上から前記積
層構造体の表面上に亘って、第２のゲート絶縁膜を形成
する工程と、前記第２のゲート絶縁膜の上に、第２の導
電層を形成する工程と、前記第２の導電層のうち、制御
ゲートの形成予定領域以外を後退させ、前記第２の導電
層を、少なくとも前記第１の導電層の上面の上方から除
去するとともに、前記素子分離領域の上方に残す工程
と、少なくとも前記素子分離領域の上方に残された前記
第２の導体層をマスクに用いて、前記第２のゲート絶縁
膜を後退させ、前記第１の導電層の少なくとも上面を、
露出させる工程と、前記第１、第２の導電層を後退さ
せ、第１の導電層から成る電荷蓄積部と、第２の導電層
から成る制御ゲートと、前記電荷蓄積部と前記制御ゲー
トとを互いに容量結合させる前記第２のゲート絶縁膜と
を含む積層ゲート構造体を形成する工程と、を含むこと
を特徴とする。

【００５８】請求項１０に係る発明によれば、第２の導
電層のうち、制御ゲートの形成予定領域以外を後退さ
せ、第２の導電層を、少なくとも前記第１の導電層の上
面の上方から除去するとともに、素子分離領域の上方に
残す。この後、残された第２の導体層をマスクに用い
て、第２のゲート絶縁膜を後退させ、第１の導電層の少
なくとも上面を、露出させる。この後、第１、第２の導
電層を後退させ、第１の導電層から成る電荷蓄積部と、
第２の導電層から成る制御ゲートと、前記電荷蓄積部と
前記制御ゲートとを互いに容量結合させる前記第２のゲ
ート絶縁膜とを含む積層ゲート構造体を形成する。以上
の工程を含むことにより、素子分離領域の表面は、積層
ゲート構造体を形成している間、第２の導電層、あるい
は第２のゲート絶縁膜により保護される。このため、素
子分離領域の表面に“膜減り”の発生を抑制しながら、
積層ゲート構造体を形成することができる。

【００５９】また、請求項１１に係る発明では、請求項
１０に係る発明において、前記素子分離領域を形成する
工程は、前記積層構造体の開口部に露呈している部分の
前記半導体基体に、溝を形成する工程と、前記溝と前記
積層構造体の開口部とを、前記素子分離領域となる絶縁
物で埋め込む工程と、前記絶縁物の上面を、前記積層構
造体に含まれる前記第１の導電層の側壁が露出するよう
に後退させる工程と、を含むことを特徴とする。

【００６０】請求項１１に係る発明によれば、トレンチ
型素子分離領域を、将来、浮遊ゲートとなる第１の導電
層の側面に自己整合させて形成できる。このような製造
方法において、トレンチ型素子分離領域の表面に発生す
る“膜減り”を抑制することができる。

【００６１】また、請求項１２に係る発明では、請求項
１０及び請求項１１いずれかに係る発明において、前記
第２の導電層を形成する工程は、前記第２のゲート絶縁
膜の上に、前記第２の導電層となる導電物を堆積する工
程と、堆積された前記導電物の表面を平坦化する工程
と、を含むことを特徴とする。

【００６２】請求項１２に係る発明によれば、堆積され
た上記導電物の表面を平坦化するので、素子分離領域の
上方における導電物の厚さを、第１の導体層の上方にお
ける厚さよりも厚くできる。このため、素子分離領域の
上方に、上記導電物を残し易くできる。

【００６３】また、請求項１３に係る発明では、請求項
１０及び請求項１１いずれかに係る発明において、前記
第２の導電層を形成する工程は、前記第２のゲート絶縁
膜の上に、前記第２の導電層を構成する一の導電物を堆
積する工程と、堆積された前記導電物の表面を平坦化す
る工程と、平坦化された前記導電物の上に、前記第２の
導電層を構成する他の導電物を堆積する工程と、を含む
ことを特徴とする。

【００６４】請求項１３に係る発明によれば、堆積され
た上記一の導電物の表面を平坦化するので、素子分離領
域の上方における一の導電物の厚さを、第１の導体層の
上方における厚さよりも厚くできる。このため、素子分
離領域の上方に、上記一の導電物を残し易くできる。ま
た、一の導電物の表面が平坦化されているので、他の導
電物は、一の導電物の表面上に、均一に堆積させられ
る。このため、他の導電物を後退させるのが容易とな
る。

【００６５】また、請求項１４に係る発明では、請求項
１３に係る発明において、前記第２の導電層を、少なく
とも前記第１の導電層の上面の上方から除去するととも
に、前記素子分離領域の上方に残す工程は、前記一の導
電物および前記他の導電物を含む前記第２の導電層のう
ち、制御ゲートの形成予定領域以外を後退させ、前記一
の導電物および前記他の導電物を、少なくとも前記第１
の導電層の上面の上方から除去するとともに、前記一の
導電物の少なくとも一部を、前記素子分離領域の上方に
残すことを特徴とする。

【００６６】請求項１４に係る発明によれば、堆積され
た上記一の導電物の表面を平坦化するので、素子分離領
域の上方における一の導電物の厚さを、第１の導体層の
上方における厚さよりも厚くできる。また、一の導電物
の表面が平坦化されているので、他の導電物は、一の導
電物の表面上に、均一に堆積させられる。このため、他
の導電物を後退させるのが容易であり、素子分離領域の
上方に、上記一の導電物のみを、容易に残せる。

【００６７】また、上記目的を達成するために、請求項
１５に係る不揮発性半導体記憶装置の製造方法では、素
子分離領域を有する半導体基板上に、第１のゲート絶縁
膜を介して、前記素子分離領域の上面上にスリットが設
けられた第１の導電層を形成する工程と、前記素子分離
領域の上面上から、前記第１の導電層の表面上に亘っ
て、第２のゲート絶縁膜を形成する工程と、前記第２の
ゲート絶縁膜の上に、第２の導電層を形成する工程と、
前記第２の導電層の、制御ゲートとなる部分以外を後退
させて前記第２の導電層を、前記第１の導電層の少なく
とも上面から除去するとともに、前記スリット内に残
し、前記スリットに残された第２の導電層をマスクに用
いて前記第２のゲート絶縁膜を後退させて前記第２のゲ
ート絶縁膜を前記第１の導電層の少なくとも上面上から
除去し、前記第１導電層と前記スリットに残された第２
の導電層とを後退させて制御ゲートとともに、浮遊ゲー
トを形成する工程とを含むことを特徴とする。

【００６８】請求項１５に係る発明によれば、第２の導
電層の、制御ゲートの形成予定領域以外を後退させて第
２の導電層を、第１の導電層の少なくとも上面から除去
するとともに、第１の導電層に形成されたスリット内に
残す。さらにスリットに残された第２の導電層をマスク
に用いて第２のゲート絶縁膜を後退させて第２のゲート
絶縁膜を第１の導電層の少なくとも上面上から除去す
る。さらに第１導電層とスリットに残された第２の導電
層とを後退させて制御ゲートとともに、浮遊ゲートを形
成する。以上のようにして、制御ゲートと、浮遊ゲート
とを形成するので、素子分離領域の表面は、第２の導電
層、あるいは第２のゲート絶縁膜により保護される。こ
のため、素子分離領域の表面に“膜減り”の発生を抑制
しながら、制御ゲートと、浮遊ゲートとを形成すること
ができる。

【００６９】また、上記目的を達成するために、請求項
１６に係る不揮発性半導体記憶装置の製造方法では、半
導体基体の上に、第１のゲート絶縁膜と第１の導電層と
を順次積層した積層構造体を形成する工程と、前記積層
構造体のうち、ストライプ状に設定される素子分離領域
となる領域上にある部分を除去し、前記積層構造体に開
口部を形成する工程と、前記素子分離領域となる領域
に、素子分離領域を形成する工程と、前記素子分離領域
の上面上から前記積層構造体の表面上に亘って、第２の
ゲート絶縁膜を形成する工程と、前記第２のゲート絶縁
膜の上に、第２の導電層を形成する工程と、前記第２の
導電層のうち、積層ゲート構造体の形成予定領域以外を
後退させ、前記第２の導電層を、少なくとも前記第１の
導電層の上面の上方から除去するとともに、前記素子分
離領域の上方に残す工程と、少なくとも前記素子分離領
域の上方に残された前記第２の導体層をマスクに用い
て、前記第２のゲート絶縁膜を後退させ、前記第１の導
電層の少なくとも上面を露出させる工程と、前記第１、
第２の導電層を後退させ、前記ストライプ状の素子分離
領域とは異なった方向に延びる積層ゲート構造体を形成
する工程と、前記積層ゲート構造体および前記素子分離
領域をマスクに用いて、前記半導体基体に、ソース／ド
レイン領域として機能する半導体領域を形成する工程
と、前記積層ゲート構造体どうしを、互いに絶縁する層
間絶縁膜を形成する工程と、前記積層ゲート構造体間の
前記層間絶縁膜に、前記積層ゲート構造体に沿って延
び、前記ソース／ドレイン領域として機能する半導体領
域および前記素子分離領域を露出させるストライプ状の
開口部を、少なくとも前記素子分離領域の上方に残され
た前記第２のゲート絶縁膜をマスクに用いて形成する工
程とを含むことを特徴とする。

【００７０】請求項１６に係る発明によれば、素子分離
領域上に、第２のゲート絶縁膜を残すので、積層ゲート
構造体間の層間絶縁膜に、上記積層ゲート構造体に沿っ
て延び、ソース／ドレイン領域として機能する半導体領
域および素子分離領域を露出させるストライプ状の開口
部を形成しても、この開口部内に露出する素子分離領域
は、その“膜減り”を抑制することができる。このた
め、この開口部内と、素子分離領域における半導体基体
との絶縁性の低下が抑制される。

【００７１】また、請求項１７に係る発明では、請求項
１６に係る発明において、前記ストライプ状の開口部
は、前記ストライプ状の素子分離領域によって互いに分
離されたソース領域として機能する半導体領域どうし
を、前記積層ゲート構造体に沿って互いに接続する埋め
込み電極を形成する開口部であることを特徴とする。

【００７２】請求項１７に係る発明によれば、積層ゲー
ト構造体間の層間絶縁膜に、上記積層ゲート構造体に沿
って延び、ソース／ドレイン領域として機能する半導体
領域および素子分離領域を露出させるストライプ状の開
口部の具体的な使用例を提供できる。即ち、ストライプ
状の素子分離領域によって分断されたソース領域どうし
を、ストライプ状の開口部に埋め込み電極を形成するこ
とで、互いに接続することができる。ストライプ状の開
口部に形成された埋め込み電極は、この開口部内で素子
分離領域上を通過するが、素子分離領域は“膜減り”が
抑制されているため、素子分離領域における半導体基体
と埋め込み電極との絶縁性は、充分に確保される。

【００７３】

【発明の実施の形態】以下、この発明を、実施の形態に
より説明する。

【００７４】図１〜図１０は、この発明の第１の実施の
形態に係る自己整合トレンチ素子分離技術を用いたＦＥ
ＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの製造工程を示す
斜視図である。なお、図１〜図１０は、ＮＯＲ型ＥＥＰ
ＲＯＭのパターンを、一例として示している。

【００７５】まず、図１に示すように、ｐ型シリコン基
板（あるいはｐ型ウェル）１００の表面に第１のゲート
酸化膜としてのトンネル酸化膜（ＳｉＯ₂）１０５を形
成する。トンネル酸化膜１０５の厚みは、制御ゲートと
シリコン基板との間に印加される電圧によって浮遊ゲー
トとシリコン基板との間で、電荷授受が可能な範囲に設
定される。その厚さは、例えば１０ｎｍ以下である。次
いで、トンネル酸化膜１０５の上に、シリコンを堆積
し、将来、浮遊ゲートとなる導電性の多結晶シリコン膜
１０６を形成する。導電性の多結晶シリコン膜１０６
は、例えばｎ型の不純物をドーピングすることで電気伝
導率を高めたものである。次いで、多結晶シリコン膜１
０６の上に、窒化シリコン（Ｓｉ₃Ｎ₄）を堆積し、将
来、マスク材となるシリコン窒化膜２０１を形成する。
次いで、シリコン窒化膜２０１のうち、将来、トレンチ
型素子分離領域となる領域の上にある部分をエッチング
する。次いで、シリコン窒化膜２０１をマスクに用い
て、多結晶シリコン膜１０６、およびゲート絶縁膜１０
５を異方性エッチングする。続いて、基板１００を、異
方性エッチングし、トレンチ１１１を形成する。次い
で、トレンチ１１１の側壁を洗浄処理した後、側壁に、
図示せぬ薄い絶縁膜、例えば薄い熱酸化膜（ＳｉＯ₂）
を形成し、側壁処理する。側壁処理は、例えばトレンチ
側壁に生ずるエッチングのダメージを回復する。ダメー
ジの回復の方法としては、熱酸化の他、熱アニールがあ
る。また、形成された薄い熱酸化膜は、除去されても良
いが、そのまま残してもよい。残した場合には、側壁を
保護する保護膜となる。また、トレンチ１１１下の基板
１００の導電型反転耐圧やパンチスルー耐圧を高めるた
めに、トレンチ１１１の底面を介して基板１００に、ボ
ロンをイオン注入し、ｐ⁺型チャネルストッパ１０３を
形成する。チャネルストッパ１０３は、必要に応じて形
成されれば良い。なお、トレンチ１１１の深さは、トレ
ンチ１１１下の基板１００の導電型の反転耐圧や、パン
チスルー耐圧を考慮して、適宜選べる。

【００７６】次に、図２に示すように、ＴＥＯＳ、ある
いはＢＰＳＧなどの絶縁物を堆積し、トンネル酸化膜１
０５、多結晶シリコン膜１０６、窒化膜２０１からなる
積層構造に形成された開口部、およびトレンチ１１１
を、埋め込み材１１２により埋め込む。次いで、堆積さ
れた埋め込み材１１２の表面を平坦にする。平坦化に
は、例えば異方性エッチングを用いたエッチバック法、
あるいはケミカルメカニカルポリッシング（ＣＭＰ）法
を用いて行われる。

【００７７】次に、図３に示すように、シリコン窒化膜
２０１を除去した後、リソグラフィ法を用いて、メモリ
セルアレイ領域上に窓を有する図示せぬホトレジスト層
を形成する。次いで、図示せぬホトレジスト層をマスク
に用いて、埋め込み材１１２を、ドライエッチング、あ
るいはウェットエッチングし、多結晶シリコン膜１０６
の側壁を、埋め込み材１１２の上面から露出させる。露
出した多結晶シリコン膜１０６の側壁は、制御ゲートと
の間に容量を形成するために使用される。このため、露
出される側壁の高さは、浮遊ゲート〜制御ゲート間に、
所望の容量Ｃ２を得るために必要な面積から決定され
る。次いで、露出した多結晶シリコン膜１０６の側壁
を、洗浄処理する。

【００７８】次に、図４に示すように、埋め込み材１１
２および多結晶シリコン膜１０６の上に、シリコン酸化
膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ₃Ｎ₄）、シリ
コン酸化膜（ＳｉＯ₂）を順次積層し、将来、浮遊ゲー
トと制御ゲートとを互いに絶縁する層間絶縁膜（第２の
ゲート絶縁膜）となる積層ＯＮＯ膜１０７を形成する。
次いで、ＯＮＯ膜１０７の上に、多結晶シリコンを堆積
し、将来、制御ゲートとなる導電性の多結晶シリコン膜
１０８Ａを形成する。このとき、多結晶シリコン膜１０
８Ａは、埋め込み材１１２の表面が多結晶シリコン膜１
０６の表面より後退することで生じた段差を埋め込むよ
うに形成する。導電性の多結晶シリコン膜１０８Ａは、
非晶質のシリコン膜であっても、単結晶のシリコン膜で
あっても良い。また、導電性の多結晶シリコン膜１０８
Ａは、ｎ型の不純物をドーピングしたものである。次い
で、多結晶シリコン膜１０８Ａの表面を、エッチバック
法、あるいはケミカルメカニカルポリッシング法を用い
て、平坦化する。

【００７９】次いで、図５に示すように、平坦化された
多結晶シリコン膜１０８Ａの上に、多結晶シリコンより
も低抵抗なメタル膜１０８Ｂを形成し、多結晶シリコン
とメタルとの積層構造であるポリメタル構造を形成す
る。メタル膜１０８Ｂは、例えばタングステン（Ｗ）で
ある。

【００８０】次に、図６に示すように、メタル膜１０８
Ｂの上にホトレジストを塗布し、ホトレジスト層２０２
を形成する。次いで、ホトレジスト層２０２を、リソグ
ラフィ法により、制御ゲートパターンにパターニングす
る。次いで、ホトレジスト層２０２をマスクに用いて、
メタル膜１０８Ｂ、および多結晶シリコン膜１０８Ａ
を、異方性エッチングする。このとき、メタル膜１０８
Ｂ、および多結晶シリコン膜１０８Ａは、多結晶シリコ
ン膜１０６の上方から、完全に除去するが、埋め込み材
１１２の上方には、多結晶シリコン膜１０８Ａの一部分
を残す。埋め込み材１１２の上方は、多結晶シリコン膜
１０６に形成された開口部である。この開口部は、将
来、浮遊ゲートを、制御ゲートに沿った方向で分離する
“スリット”としても、機能している。つまり、将来、
浮遊ゲートを、制御ゲートに沿った方向で分離する“ス
リット”に、将来、制御ゲートを構成する多結晶シリコ
ン膜１０８Ａの一部分を残している。なお、この実施の
形態では、自己整合トレンチ素子分離技術を用いた製造
方法を説明しているが、この発明を、これ以外のトレン
チ型の素子分離領域を有するＥＥＰＲＯＭやＬＯＣＯＳ
型の素子分離領域を有するＥＥＰＲＯＭに適用した場合
にも同様に、将来、浮遊ゲートを、制御ゲートに沿った
方向で分離する“スリット”に、将来、制御ゲートとな
る、あるいは制御ゲートを構成する多結晶シリコン膜１
０８Ａの一部分を残せば良い。

【００８１】次に、図７に示すように、ＯＮＯ膜１０７
を異方性エッチングし、多結晶シリコン膜１０６の上
面、および側面の一部を露出させる。このとき、残され
た多結晶シリコン膜１０８Ａがマスクとなるので、埋め
込み材１１２の表面がエッチングされることがない。こ
のため、埋め込み材１１２の表面が、部分的に後退する
ことがなく、“膜減り”の発生は抑制される。“膜減
り”の発生が抑制されることによって、埋め込み材１１
２の厚みは、図３に示す工程で規定された厚みを保つこ
とができ、デザインした構造は、実際の構造に、より忠
実に再現される。

【００８２】次に、図８に示すように、多結晶シリコン
膜１０６、および残された多結晶シリコン膜１０８Ａを
異方性エッチングする。これにより、多結晶シリコン膜
１０６は、メモリセルごとに分離され、浮遊ゲート１０
６の形状になる。同時に、ＯＮＯ膜１０７は、浮遊ゲー
ト１０６と制御ゲート１０８とを絶縁する層間絶縁膜１
０７の形状となる。また、多結晶シリコン膜１０８Ａお
よびメタル膜１０８Ｂは、メモリセルアレイのロウごと
に分離され、制御ゲート１０８の形状となる。これによ
り、制御ゲート１０８、層間絶縁膜１０７、浮遊ゲート
１０６とからなる積層ゲート構造体２０３が完成する。
なお、この明細書では、積層ゲート構造体２０３の完成
以後、埋め込み材１１２を、トレンチ型素子分離領域１
１２、あるいは素子分離領域１１２と呼ぶ。

【００８３】次に、図９に示すように、ホトレジスト層
２０２を除去した後、あるいは除去する前に、積層ゲー
ト構造体２０３および素子分離領域１１２をマスクに用
いて、基板１００に、リンなどのドナー不純物をイオン
注入し、ｎ⁺型ソース領域１１０Ｓ、およびｎ⁺型ドレ
イン領域１１０Ｄを形成する。

【００８４】次に、図１０に示すように、積層ゲート構
造体２０３間を埋め込み、積層ゲート構造体２０３どう
しを絶縁する層間絶縁膜２０４を形成し、層間絶縁膜２
０４にドレイン領域１１０Ｄに通じるコンタクト孔２０
５を形成し、層間絶縁膜２０４の上にコンタクト孔２０
５を介してドレイン領域１１０Ｄに電気的に接続される
ビット線２０６を形成することで、ＥＥＰＲＯＭのメモ
リセルが完成する。

【００８５】上記の第１の実施の形態に係るＥＥＰＲＯ
Ｍの製造方法であると、特に図７に示すように、埋め込
み材１１２の表面の上に、ＯＮＯ膜１０７、および多結
晶シリコン膜１０８Ａを残す。これにより、積層ゲート
構造体２０３を加工形成している際、埋め込み材１１２
の表面が後退し難く、“膜減り”の発生が抑制される。
“膜減り”の発生が抑制されることで、例えば層間絶縁
膜２０４を埋め込む時、“埋め込み不十分”が発生し難
くなる。また、素子領域（素子活性領域）１０２の側面
を、埋め込み材１１２によって、確実に保護でき、例え
ば多結晶シリコン膜１０６をエッチングしているとき、
基板１００がエッチングされたりすることもない。した
がって、第１の実施の形態によれば、微細なトレンチ型
素子分離領域を有するＥＥＰＲＯＭを、歩留り良く製造
できる。また、その構造においても、埋め込み材１１２
による素子領域１０２の側面の保護を、従来に増して、
より確実にできるので、ＥＥＰＲＯＭの信頼性も向上す
る。

【００８６】図１１は、この発明の第２の実施の形態に
係る自己整合トレンチ素子分離技術を用いたＦＥＴＭＯ
Ｓ型ＥＥＰＲＯＭのメモリセルの主要な製造工程を示す
斜視図である。なお、図１１は、第１の実施の形態と同
様に、ＮＯＲ型ＥＥＰＲＯＭのパターンを、一例として
示している。

【００８７】図１１に示すように、埋め込み材１１２の
表面上のＯＮＯ膜１０７を、除去しても良い。この場
合、過度なエッチングを行うと、埋め込み材１１２の表
面が、大きく後退する。そこで、制御ゲート間の埋め込
み材１１２の膜厚“Ｈa ”と、制御ゲート下の埋め込み
材１１２の膜厚“Ｈb ”との差を、ＯＮＯ膜１０７の膜
厚“Ｔc ”以下に抑えるようにする。つまり、埋め込み
材１１２の表面に発生する“膜減り”を、ＯＮＯ膜１０
７の膜厚“Ｔc ”以下にとどめる。この程度の“膜減
り”であれば、実用上問題の無い範囲となる。

【００８８】これを式により表すと下記（１）式のよう
になる。

【００８９】Ｈb − Ｈa ＜Ｔc … （１）なお、第１の実施の形態に係るＥＥＰＲＯＭでは、“Ｈ
b ”＝“Ｈa ”であり、（１）式の関係を保っている。

【００９０】次に、この発明の第３の実施の形態を説明
する。

【００９１】第１、第２の実施の形態では、この発明
を、ＮＯＲ型ＥＥＰＲＯＭに適用した例を説明したが、
以下、説明する第３の実施の形態は、この発明を、ＮＡ
ＮＤ型ＥＥＰＲＯＭに適用した例である。

【００９２】図１２〜図２３は、この発明の第３の実施
の形態に係る自己整合トレンチ素子分離技術を用いたＦ
ＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの製造工程を示
す斜視図である。

【００９３】まず、図１２に示すように、ｐ型シリコン
基板（あるいはｐ型ウェル）１００の表面に第１のゲー
ト酸化膜としてのトンネル酸化膜（ＳｉＯ₂）１０５を
形成する。トンネル酸化膜１０５の厚みは、第１の実施
の形態と同様に、例えば１０ｎｍ以下である。次いで、
トンネル酸化膜１０５の上に、シリコンを堆積し、将
来、浮遊ゲートとなる導電性の多結晶シリコン膜１０６
を形成する。導電性の多結晶シリコン膜１０６は、例え
ばｎ型の不純物をドーピングすることで電気伝導率を高
めたものである。次いで、多結晶シリコン膜１０６の上
に、窒化シリコン（Ｓｉ₃Ｎ₄）を堆積し、将来、マス
ク材となるシリコン窒化膜２０１を形成する。次いで、
シリコン窒化膜２０１のうち、将来、トレンチ型素子分
離領域となる領域の上にある部分をエッチングする。次
いで、シリコン窒化膜２０１をマスクに用いて、多結晶
シリコン膜１０６、およびゲート絶縁膜１０５を異方性
エッチングする。続いて、基板１００を、異方性エッチ
ングし、トレンチ１１１を形成する。次いで、トレンチ
１１１の側壁を洗浄処理した後、側壁に、図示せぬ薄い
絶縁膜、例えば薄い熱酸化膜（ＳｉＯ₂）を形成し、第
１の実施の形態と同様に、側壁処理する。次に、ボロン
を、トレンチ１１１の底面を介して、基板１００にイオ
ン注入し、ｐ⁺型チャネルストッパ１０３を形成する。
チャネルストッパ１０３は、必要に応じて形成されれば
良い。

【００９４】次に、図１３に示すように、ＴＥＯＳ、あ
るいはＢＰＳＧなどの絶縁物を堆積し、トンネル酸化膜
１０５、多結晶シリコン膜１０６、窒化膜２０１からな
る積層構造に形成された開口部、およびトレンチ１１１
を、埋め込み材１１２により埋め込む。次いで、堆積さ
れた埋め込み材１１２の表面を平坦にする。平坦化に
は、例えば異方性エッチングを用いたエッチバック法、
あるいはケミカルメカニカルポリッシング（ＣＭＰ）法
を用いて行われる。

【００９５】次に、図１４に示すように、シリコン窒化
膜２０１を除去した後、リソグラフィ法を用いて、メモ
リセルアレイ領域上に窓を有する図示せぬホトレジスト
層を形成する。次いで、図示せぬホトレジスト層をマス
クに用いて、埋め込み材１１２を、ドライエッチング、
あるいはウェットエッチングし、多結晶シリコン膜１０
６の側壁を、埋め込み材１１２の上面から露出させる。
露出した多結晶シリコン膜１０６の側壁は、制御ゲート
との間に容量を形成するために使用される。このため、
露出される側壁の高さは、浮遊ゲート〜制御ゲート間
に、所望の容量Ｃ２を得るために必要な面積から決定さ
れる。次いで、露出した多結晶シリコン膜１０６の側壁
を、洗浄処理する。

【００９６】次に、図１５に示すように、埋め込み材１
１２および多結晶シリコン膜１０６の上に、シリコン酸
化膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ₃Ｎ₄）、シ
リコン酸化膜（ＳｉＯ₂）を順次積層し、将来、浮遊ゲ
ートと制御ゲートとを互いに絶縁する層間絶縁膜（第２
のゲート絶縁膜）となる積層ＯＮＯ膜１０７を形成す
る。次いで、ＯＮＯ膜１０７の上に、多結晶シリコンを
堆積し、将来、制御ゲートとなる導電性の多結晶シリコ
ン膜１０８Ａを形成する。このとき、多結晶シリコン膜
１０８Ａは、埋め込み材１１２の表面が多結晶シリコン
膜１０６の表面より後退することで生じた段差を埋め込
むように形成する。導電性の多結晶シリコン膜１０８Ａ
は、非晶質のシリコン膜であっても、単結晶のシリコン
膜であっても良い。また、導電性の多結晶シリコン膜１
０８Ａは、ｎ型の不純物をドーピングしたものである。
次いで、多結晶シリコン膜１０８Ａの表面を、エッチバ
ック法、あるいはケミカルメカニカルポリッシング法を
用いて、平坦化する。次いで、平坦化された多結晶シリ
コン膜１０８Ａの上に、多結晶シリコンよりも低抵抗な
メタル膜１０８Ｂを形成し、多結晶シリコンとメタルと
の積層構造であるポリメタル構造を形成する。メタル膜
１０８Ｂは、例えばタングステン（Ｗ）である。次い
で、メタル膜１０８Ｂの上に、キャップ層１０９を形成
する。キャップ層１０９は、積層ゲート構造体を使用し
た自己整合コンタクト時にマスクとなるもので、その材
料は、コンタクト孔が形成される層間絶縁膜とエッチン
グレートの異なるものが用いられる。例えば層間絶縁膜
がシリケートガラス系の時には、キャップ層１０９に
は、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）が用いられ
る。

【００９７】次に、図１６に示すように、キャップ層１
０９の上にホトレジストを塗布し、ホトレジスト層を形
成する。次いで、ホトレジスト層を、リソグラフィ法に
より、制御ゲートパターン２０２ＣＧ、および選択ゲー
トパターン２０２ＳＧにパターニングする。次いで、パ
ターン２０２ＣＧ、２０２ＳＧをマスクに用いて、キャ
ップ層１０９、メタル膜１０８Ｂ、および多結晶シリコ
ン膜１０８Ａを、異方性エッチングする。このとき、キ
ャップ層１０９、メタル膜１０８Ｂ、および多結晶シリ
コン膜１０８Ａは、多結晶シリコン膜１０６の上方か
ら、完全に除去するが、埋め込み材１１２の上方には、
多結晶シリコン膜１０８Ａの一部分を残す。埋め込み材
１１２の上方は、多結晶シリコン膜１０６に形成された
開口部である。この開口部は、将来、浮遊ゲートを、制
御ゲートに沿った方向で分離する“スリット”として
も、機能している。つまり、将来、浮遊ゲートを、制御
ゲートに沿った方向で分離する“スリット”に、将来、
制御ゲートを構成する多結晶シリコン膜１０８Ａの一部
分を残す。なお、この実施の形態では、自己整合トレン
チ素子分離技術を用いた製造方法を説明しているが、こ
の発明を、これ以外のトレンチ型の素子分離領域を有す
るＥＥＰＲＯＭやＬＯＣＯＳ型の素子分離領域を有する
ＮＡＮＤ型ＥＥＰＲＯＭに適用した場合にも同様に、将
来、浮遊ゲートを、制御ゲートに沿った方向で分離する
“スリット”に、将来、制御ゲートとなる、あるいは制
御ゲートを構成する多結晶シリコン膜１０８Ａの一部分
を残せば良い。

【００９８】次に、図１７に示すように、ＯＮＯ膜１０
７を異方性エッチングし、多結晶シリコン膜１０６の上
面、および側面の一部を露出させる。このとき、残され
た多結晶シリコン膜１０８Ａがマスクとなるので、埋め
込み材１１２の表面は、エッチングされることがない。
このため、埋め込み材１１２の表面が、部分的に後退す
ることがなく、“膜減り”の発生は抑制される。“膜減
り”の発生が抑制されることによって、埋め込み材１１
２の厚みは、図１４に示す工程で規定された厚みを保つ
ことができ、デザインした構造は、実際の構造に、より
忠実に再現される。次いで、多結晶シリコン膜１０６、
および残された多結晶シリコン膜１０８Ａを異方性エッ
チングする。これにより、多結晶シリコン膜１０６は、
メモリセルごとに分離され、浮遊ゲート１０６の形状に
なる。同時に、ＯＮＯ膜１０７は、浮遊ゲート１０６と
制御ゲート１０８とを絶縁する層間絶縁膜１０７の形状
となる。また、多結晶シリコン膜１０８Ａおよびメタル
膜１０８Ｂは、メモリセルアレイのロウごとに分離さ
れ、制御ゲート／選択ゲート１０８の形状となる。これ
により、制御ゲート／選択ゲート１０８、層間絶縁膜１
０７、浮遊ゲート１０６とからなり、上面をキャップ層
１０９により被覆された、制御ゲート用積層ゲート構造
体２０３ＣＧ、および選択ゲート用積層ゲート構造体２
０３ＳＧが完成する。なお、この明細書では、積層ゲー
ト構造体２０３ＣＧ、２０３ＳＧの完成以後、埋め込み
材１１２を、トレンチ型素子分離領域１１２、あるいは
素子分離領域１１２と呼ぶ。次いで、パターン２０２Ｃ
Ｇ、２０２ＳＧを除去した後、あるいは除去する前に、
積層ゲート構造体２０３ＣＧ、２０３ＳＧ、および素子
分離領域１１２をマスクに用いて、基板１００に、リン
などのドナー不純物をイオン注入し、ｎ⁺型ソース／ド
レイン領域１１０を形成する。

【００９９】次に、図１８に示すように、積層ゲート構
造体２０３ＣＧ、２０３ＳＧの側壁上に、側壁スペーサ
膜１０９Ｓを形成する。側壁スペーサ膜１０９Ｓは、キ
ャップ層１０９と同様に、積層ゲート構造体を使用した
自己整合コンタクト時にマスクとなるもので、その材料
は、コンタクト孔が形成される層間絶縁膜とエッチング
レートの異なるものが用いられる。例えば層間絶縁膜が
シリケートガラス系の時には、側壁スペーサ膜１０９Ｓ
には、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）が用いられ
る。なお、ｎ⁺型ソース／ドレイン領域１１０の形成
は、側壁スペーサ膜１０９Ｓを形成した後に行っても良
い。また、積層ゲート構造体２０３ＣＧ、２０３ＳＧ、
および素子分離領域１１２をマスクに用いて、低濃度Ｎ
型ソース／ドレイン領域を形成した後、側壁スペーサ膜
１０９Ｓをマスクに用いて、高濃度Ｎ型ソース／ドレイ
ン領域を形成し、メモリセルトランジスタおよび選択ト
ランジスタをそれぞれ、ＬＤＤ構造としても良い。

【０１００】次に、図１９に示すように、積層ゲート構
造体２０３ＣＧ、２０３ＳＧ間を埋め込み、積層ゲート
構造体２０３ＣＧ、２０３ＳＧどうしを絶縁する、例え
ば二酸化シリコンからなる第１層層間絶縁膜２０４Ａを
形成する。次いで、ソース／ドレイン領域１１０のう
ち、ドレインとして機能する領域に通じるコンタクト孔
２０５Ｄ、およびソースとして機能する領域に通じるコ
ンタクト孔２０５Ｓをそれぞれ、層間絶縁膜２０４Ａに
形成する。このとき、コンタクト孔２０５Ｓにあって
は、素子分離領域１１２によって互いに分離されたソー
スとして機能する領域それぞれを、積層ゲート構造体２
０３ＳＧ間に沿って互いに結線するようにストライプ状
に形成する。また、コンタクト孔２０５Ｄ、２０５Ｓ
は、キャップ層１０９、側壁スペーサ膜１０９Ｓをエッ
チングのマスクに用いた自己整合コンタクト技術を用い
て形成される。さらに、この実施の形態では、素子分離
領域１１２上に残された層間絶縁膜１０７に窒化シリコ
ンが含まれている。このため、層間絶縁膜１０７は、コ
ンタクト孔２０５Ｄ、２０５Ｓを形成する時、素子分離
領域１１２をエッチングから保護するマスクとなる。

【０１０１】次に、図２０に示すように、コンタクト孔
２０５Ｄ、２０５Ｓの内部をそれぞれ、例えば導電性の
多結晶シリコンで埋め込む。これにより、ソース／ドレ
イン領域１１０のうち、ドレインとして機能する領域
を、層間絶縁膜２０４Ａの表面まで引き出す埋め込み電
極層３０１Ｄ、および積層ゲート構造体２０３ＳＧ間に
沿って存在するソースとして機能する領域どうしを、互
いに結線したうえで層間絶縁膜２０４Ａの表面まで引き
出す埋め込み電極層３０１Ｓが形成される。埋め込み電
極層３０１Ｓは、ソース線としても機能する。

【０１０２】次に、図２１に示すように、層間絶縁膜２
０４Ａ上、および埋め込み電極層３０１Ｄ、３０１Ｓの
露出面上それぞれに、例えば二酸化シリコンからなる第
２層層間絶縁膜２０４Ｂを形成する。次いで、埋め込み
電極層３０１Ｄに通じるコンタクト孔３０２Ｄ、および
埋め込み電極層３０１Ｓに通じるコンタクト孔３０２Ｓ
をそれぞれ、層間絶縁膜２０４Ｂに形成する。このと
き、コンタクト孔３０２Ｓにあっては、埋め込み電極層
３０１Ｓの平面形状に沿ってストライプ状に形成され
る。次いで、コンタクト孔３０２Ｄ、３０２Ｓの内部を
それぞれ、低抵抗のメタル、例えばタングステンで埋め
込む。これにより、埋め込み電極層３０１Ｄを、層間絶
縁膜２０４Ｂの表面まで引き出す低抵抗埋め込み電極層
３０３Ｄ、および埋め込み電極層３０１Ｓを層間絶縁膜
２０４Ｂの表面まで引き出す低抵抗埋め込み電極層３０
３Ｓが形成される。また、埋め込み電極層３０３Ｓにあ
っては、コンタクト孔３０２Ｓの形状に従ってストライ
プ状に形成されるため、低抵抗な共通ソース線として機
能するようになる。

【０１０３】次に、図２２に示すように、層間絶縁膜２
０４Ｂ上、および埋め込み電極層３０３Ｄ、３０３Ｓの
露出面上それぞれに、例えば二酸化シリコンからなる第
３層層間絶縁膜２０４Ｃを形成する。次いで、埋め込み
電極層３０３Ｄに通じるコンタクト孔３０４Ｄ、および
埋め込み電極層３０３Ｓに通じるコンタクト孔３０４Ｓ
をそれぞれ、層間絶縁膜２０４Ｃに形成する。このと
き、コンタクト孔３０４Ｄにあってはビット線が配置さ
れる部分に形成される。また、コンタクト孔３０４Ｓに
あってはソース線が配置される部分に形成される。次い
で、コンタクト孔３０４Ｄ、３０４Ｓの内部をそれぞ
れ、例えば導電性のシリコンで埋め込む。これにより、
埋め込み電極層３０３Ｄを、層間絶縁膜２０４Ｃ表面の
ビット線コンタクト位置まで引き出す埋め込み電極層３
０５Ｄ、および埋め込み電極層３０３Ｓを、層間絶縁膜
２０４Ｃ表面のソース線コンタクト位置まで引き出す埋
め込み電極層３０５Ｓが形成される。

【０１０４】次に、図２３に示すように、層間絶縁膜２
０４Ｃ上、および埋め込み電極層３０５Ｄ、３０５Ｓの
露出面上それぞれに、例えば二酸化シリコンからなる第
４層層間絶縁膜２０４Ｄを形成する。次いで、層間絶縁
膜２０４Ｄに、積層ゲート構造体２０３と直交する方向
にストライプ状に延び、それぞれ埋め込み電極層３０５
Ｄ、３０５Ｓを露出させるビット線埋め込み用孔３０６
ＢＬ、およびソース線埋め込み用孔３０６ＳＬを形成す
る。次いで、コンタクト孔３０６ＢＬ、３０６ＳＬの内
部をそれぞれ、低抵抗なメタル、例えばタングステンで
埋め込む。これにより、埋め込み電極層３０５Ｄに接続
されるビット線２０６ＢＬ、および埋め込み電極層３０
５Ｓに接続され、ビット線２０６ＢＬに並行するソース
線２０６ＳＬが形成され、ＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイが完成する。

【０１０５】上記の第３の実施の形態に係るＥＥＰＲＯ
Ｍの製造方法においても、特に図１６に示すように、第
１、第２の実施の形態と同様に埋め込み材１１２の表面
の上に、ＯＮＯ膜１０７、および多結晶シリコン膜１０
８Ａが残される。これにより、積層ゲート構造体２０３
ＣＧ、２０３ＳＧを加工形成している際に、互いに隣接
する積層ゲート構造体２０３ＣＧ、２０３ＳＧ間に位置
する全ての各ゲート間で、埋め込み材１１２の表面が後
退し難くなり、“膜減り”の発生が抑制される。

【０１０６】さらに、第３の実施の形態では、特に図１
９に示すように、素子分離領域１１２によって互いに分
離されたソースとして機能する領域１１０を、素子分離
領域１１２上で互いに接続する、ストライプ状のコンタ
クト孔２０５Ｓを形成する。このストライプ状のコンタ
クト孔２０５Ｓは、その内部に素子分離領域１１２の表
面を露出させる。このようなコンタクト孔２０５Ｓを形
成するときでも、素子分離領域（埋め込み材）１１２の
表面の上に、ＯＮＯ膜１０７が残されていることで、素
子分離領域１１２の“膜減り”の発生を抑制することが
できる。この結果、特にストライプ状のコンタクト孔２
０５Ｓ内に形成され、素子分離領域１１２によって分断
されたソース領域どうしを接続する、埋め込み電極層３
０１Ｓは、素子分離領域１１２上を、コンタクト孔２０
５Ｓ内で通過するが、素子分離領域１１２は、ＯＮＯ膜
１０７により“膜減り”が抑制されるため、半導体基体
１００と埋め込み電極層３０１Ｓとの絶縁性は、充分に
確保することができる。

【０１０７】これらのような利点により、例えば層間絶
縁膜２０４Ａを埋め込む時、“埋め込み不十分”が発生
し難くなる。また、素子領域（素子活性領域）１０２の
側面を、埋め込み材１１２によって、確実に保護でき、
例えば多結晶シリコン膜１０６をエッチングしていると
き、基板１００がエッチングされたりすることもない。
また、半導体基体１００と埋め込み電極層３０１Ｓとの
絶縁性が損なわれることもない。

【０１０８】したがって、第３の実施の形態によれば、
微細なトレンチ型素子分離領域を有し、かつ素子分離領
域１１２を、例えば第１の実施の形態のような格子状で
はなく、ストライプ状に形成し、微細加工性を増したＮ
ＡＮＤ型ＥＥＰＲＯＭを、歩留り良く製造できる。ま
た、その構造においても、埋め込み材１１２による素子
領域１０２の側面の保護を、第１の実施の形態と同様、
従来に増して、より確実にできるので、ＥＥＰＲＯＭの
信頼性も向上する。

【０１０９】次に、この発明の第４の実施の形態を説明
する。

【０１１０】第４の実施の形態は、第３の実施の形態と
同様に、この発明を、ＮＡＮＤ型ＥＥＰＲＯＭに適用し
た例である。異なる部分は、積層ゲート構造体のうち、
選択ゲートとなる構造体の構造である。

【０１１１】図２４〜図２９は、この発明の第４の実施
の形態に係る自己整合トレンチ素子分離技術を用いたＦ
ＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの製造工程を示
す斜視図である。

【０１１２】まず、図２４に示すように、図１２〜図１
４を参照して説明した製造方法に従って、トレンチ１１
１を形成し、トレンチ１１１を、例えば二酸化シリコン
からなる埋め込み材１１２により埋め込んだ後、埋め込
み材１１２および多結晶シリコン膜１０６の上に、シリ
コン酸化膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ
₃Ｎ₄）、シリコン酸化膜（ＳｉＯ₂）を順次積層し、
将来、浮遊ゲートと制御ゲートとを互いに絶縁する層間
絶縁膜（第２のゲート絶縁膜）となる積層ＯＮＯ膜１０
７を形成する。次いで、ＯＮＯ膜１０７の上に、多結晶
シリコンを堆積し、将来、制御ゲートとなる導電性の多
結晶シリコン膜１０８Ａを形成する。

【０１１３】次に、図２５に示すように、多結晶シリコ
ン膜１０８Ａの上に、ホトレジストを塗布する。次い
で、塗布されたホトレジストに対して、メモリセルアレ
イのうち、選択ゲートが形成される領域４０１ＳＧに対
応した窓を形成し、メモリセルアレイのうち、メモリセ
ルが形成される領域４０１ＭＣの上を覆うホトレジスト
パターン４０２を形成する。

【０１１４】次に、図２６に示すように、ホトレジスト
パターン４０２をマスクに用いて、多結晶シリコン膜１
０８Ａ、およびＯＮＯ膜１０７をエッチングし、選択ゲ
ートが形成される領域４０１ＳＧにおいて、浮遊ゲート
となる多結晶シリコン膜１０６の表面を露出させる。こ
のエッチングに際し、多結晶シリコン膜１０６間におけ
る埋め込み材１１２上には、多結晶シリコン膜１０８
Ａ、およびＯＮＯ膜１０７を残す。

【０１１５】次に、図２７に示すように、ホトレジスト
パターン４０２を除去した後、露出された多結晶シリコ
ン膜１０６、および多結晶シリコン膜１０８Ａの上に、
多結晶シリコンよりも低抵抗なメタル膜１０８Ｂを形成
し、多結晶シリコンとメタルとの積層構造であるポリメ
タル構造を形成する。メタル膜１０８Ｂは、例えばタン
グステン（Ｗ）である。このとき、メタル膜１０８Ｂ
は、選択ゲートが形成される領域４０１ＳＧにおいて、
図中参照符号４０３に示すように、多結晶シリコン膜１
０６と直接に接触される。次いで、メタル膜１０８Ｂの
上に、キャップ層１０９を形成する。キャップ層１０９
は、積層ゲート構造体を使用した自己整合コンタクト時
にマスクとなるもので、その材料は、コンタクト孔が形
成される層間絶縁膜とエッチングレートの異なるものが
用いられる。例えば層間絶縁膜がシリケートガラス系の
時には、キャップ層１０９には、例えばシリコン窒化膜
（Ｓｉ₃Ｎ₄）が用いられる。

【０１１６】次に、図２８に示すように、キャップ層１
０９の上にホトレジストを塗布し、ホトレジスト層を形
成する。次いで、ホトレジスト層を、リソグラフィ法に
より、制御ゲートパターン２０２ＣＧ、および選択ゲー
トパターン２０２ＳＧにパターニングする。次いで、パ
ターン２０２ＣＧ、２０２ＳＧをマスクに用いて、キャ
ップ層１０９、メタル膜１０８Ｂ、および多結晶シリコ
ン膜１０８Ａを、異方性エッチングする。このとき、キ
ャップ層１０９、メタル膜１０８Ｂ、および多結晶シリ
コン膜１０８Ａは、多結晶シリコン膜１０６の上方か
ら、完全に除去するが、埋め込み材１１２の上方には、
多結晶シリコン膜１０８Ａの一部分を残す。埋め込み材
１１２の上方は、多結晶シリコン膜１０６に形成された
開口部である。この開口部は、将来、浮遊ゲートを、制
御ゲートに沿った方向で分離する“スリット”として
も、機能している。つまり、将来、浮遊ゲートを、制御
ゲートに沿った方向で分離する“スリット”に、将来、
制御ゲートを構成する多結晶シリコン膜１０８Ａの一部
分を残す。なお、この実施の形態では、自己整合トレン
チ素子分離技術を用いた製造方法を説明しているが、こ
の発明を、これ以外のトレンチ型の素子分離領域を有す
るＥＥＰＲＯＭやＬＯＣＯＳ型の素子分離領域を有する
ＥＥＰＲＯＭに適用した場合にも同様に、将来、浮遊ゲ
ートを、制御ゲートに沿った方向で分離する“スリッ
ト”に、将来、制御ゲートとなる、あるいは制御ゲート
を構成する多結晶シリコン膜１０８Ａの一部分を残せば
良い。

【０１１７】次に、図２９に示すように、メモリセルが
形成される領域４０１ＭＣにおいて、ＯＮＯ膜１０７を
異方性エッチングし、多結晶シリコン膜１０６の上面、
および側面の一部を露出させる。このとき、残された多
結晶シリコン膜１０８Ａがマスクとなるので、埋め込み
材１１２の表面は、エッチングされることがない。この
ため、埋め込み材１１２の表面が、部分的に後退するこ
とがなく、“膜減り”の発生は抑制される。“膜減り”
の発生が抑制されることによって、埋め込み材１１２の
厚みは、第３の実施の形態の図１４に示す工程で規定さ
れた厚みを保つことができ、デザインした構造は、実際
の構造に、より忠実に再現される。次いで、多結晶シリ
コン膜１０６、および残された多結晶シリコン膜１０８
Ａを異方性エッチングする。これにより、制御ゲートパ
ターン２０２ＣＧ下に存在していた多結晶シリコン膜１
０６は、メモリセルごとに分離され、浮遊ゲート１０６
の形状になる。同時に、ＯＮＯ膜１０７は、浮遊ゲート
１０６と制御ゲート１０８とを絶縁する層間絶縁膜１０
７の形状となる。また、選択ゲートパターン２０２ＳＧ
下に存在していた多結晶シリコン膜１０６は、メタル膜
１０８Ｂと接続されてメタル膜１０８Ｂと一体化され、
一般的なＭＯＳＦＥＴ型のゲートの形状になる。また、
制御ゲートパターン２０２ＣＧ下に存在していた多結晶
シリコン膜１０８Ａおよびメタル膜１０８Ｂは、メモリ
セルアレイのロウごとに分離され、制御ゲート１０８Ｃ
Ｇの形状となる。これにより、制御ゲート１０８ＣＧ、
層間絶縁膜１０７、浮遊ゲート１０６とからなり、上面
をキャップ層１０９により被覆された、制御ゲート用積
層ゲート構造体２０３ＣＧが完成する。同時に、選択ゲ
ートパターン２０２ＳＧ下に存在していたメタル膜１０
８Ｂは、メモリセルアレイの選択ゲートごとに分離さ
れ、多結晶シリコン膜１０６と接続されて選択ゲート１
０８ＳＧの形状となる。これにより、選択ゲート１０８
ＳＧを含み、上面をキャップ層１０９により被覆され
た、選択ゲート用積層ゲート構造体２０３ＳＧが完成す
る。

【０１１８】以下、特に図示しないが、図１８〜図２３
を参照して説明した製造方法に従って、積層ゲート構造
体２０３ＣＧ、２０３ＳＧの側壁に、側壁スペーサ膜１
０９Ｓを形成した後、自己整合コンタクト技術と配線埋
め込み技術とを用いて、ビット線２０６ＢＬ、ソース線
２０６ＳＬを形成することで、ＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルアレイが完成する。

【０１１９】上記の第４の実施の形態に係るＥＥＰＲＯ
Ｍの製造方法では、特に図２８に示すように、第１〜第
３の実施の形態と同様に埋め込み材１１２の表面の上
に、ＯＮＯ膜１０７、および多結晶シリコン膜１０８Ａ
を残すので、第１〜第３の実施の形態と同様、埋め込み
材１１２の“膜減り”を抑制できる、という利点を得る
ことができる。

【０１２０】さらに、第４の実施の形態では、第３の実
施の形態と比較して、特に図２６に示すように、選択ゲ
ートが形成される領域４０１ＳＧにおいて、多結晶シリ
コン膜１０８Ａをエッチングし、多結晶シリコン膜１０
６の表面を露出させる。このため、領域４０１ＳＧで
は、メタル膜１０８Ｂが、多結晶シリコン膜１０６と直
接に接続される。これにより、領域４０１ＳＧには、メ
モリセルが形成される領域４０１ＭＣに形成される浮遊
ゲート型のＭＯＳＦＥＴと異なった、通常型のＭＯＳＦ
ＥＴを形成することができる。

【０１２１】即ち、第４の実施の形態では、選択ゲート
トランジスタを、通常型のＭＯＳＦＥＴで形成できる、
という利点を得ることができる。

【０１２２】なお、上述した第３の実施の形態では、選
択ゲートトランジスタは、メモリセルトランジスタと同
じ、浮遊ゲート型のＭＯＳＦＥＴで構成されるが、別に
問題はない。なぜならば選択ゲートに、浮遊ゲート型の
ＭＯＳＦＥＴが導通する電位を与えれば良いためであ
る。

【０１２３】したがって、第４の実施の形態によれば、
第３の実施の形態と同様に、微細なトレンチ型素子分離
領域を有し、かつ素子分離領域１１２を、例えば第１の
実施の形態のような格子状ではなく、ストライプ状に形
成し、微細加工性を増したＮＡＮＤ型ＥＥＰＲＯＭを、
歩留り良く製造できる。また、その構造においても、埋
め込み材１１２による素子領域１０２の側面の保護を、
第１の実施の形態と同様、従来に増して、より確実にで
き、ＥＥＰＲＯＭの信頼性も向上する。

【０１２４】以上、この発明を、ＮＯＲ型ＥＥＰＲＯ
Ｍ、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明したが、こ
の発明は、ＮＯＲ型、ＮＡＮＤ型ＥＥＰＲＯＭに限って
適用されるものではなく、他のＥＥＰＲＯＭにも適用す
ることができる。

【０１２５】また、この発明は、その主旨を逸脱しない
範囲で、例えば下記の要領で種々変形して使用すること
ができる。

【０１２６】トンネル酸化膜１０５は、二酸化シリコン
の他、例えば二酸化シリコンの表面を窒化した、シリコ
ン酸窒化膜としても良い。

【０１２７】導電性の多結晶シリコン膜１０６は、導電
性の非晶質シリコン膜であっても良い。

【０１２８】ＯＮＯ膜１０７は、シリコン酸化膜（Ｓｉ
Ｏ₂）、あるいはシリコン窒化膜（Ｓｉ₃Ｎ₄）の単層
であっても良いし、シリコン酸窒化膜（ＳｉＯＮ、ある
いは二酸化シリコンの表面を窒化したもの）、あるいは
シリコン酸化膜（ＳｉＯ₂）とシリコン窒化膜（Ｓｉ₃
Ｎ₄）とのＯＮ膜、もしくはＮＯ膜であっても良い。さ
らには、他の絶縁物としても良い。

【０１２９】導電性の多結晶シリコン膜１０８Ａは、導
電性の非晶質シリコン膜であっても良い。

【０１３０】メタル膜１０８Ｂは、タングステンの他、
モリブデン（Ｍｏ）など、他の高融点金属としても良
い。また、メタル膜１０８Ｂを、例えばタングステンシ
リサイド（ＷＳｉ）やモリブデンシリサイド（ＭｏＳ
ｉ）などとし、多結晶シリコンとシリサイドとの積層構
造であるポリサイド構造を形成するようにしても良い。
また、メタル膜１０８Ｂを、チタン（Ｔｉ）やコバルト
（Ｃｏ）とし、短時間の高温処理を行って、多結晶シリ
コンにシリサイドを選択成長させたサリサイド構造を形
成するようにしても良い。

【０１３１】また、第１、第２の実施の形態では、多結
晶シリコン膜１０８Ａの表面を、多結晶シリコン膜１０
８Ａを埋め込み材１１２の上に残すことを容易に行うた
めに、平坦化しているが、多結晶シリコン膜１０８Ａ表
面の平坦化は、必ずしも行われる必要はない。

【０１３２】また、メタル膜１０８Ｂを形成せずに、導
電性の多結晶シリコン１０８Ａの一層のみで、制御ゲー
トを形成するようにしても良い。

【０１３３】

【発明の効果】以上、説明したように、この発明によれ
ば、素子分離領域の表面に“膜減り”を発生しない不揮
発性半導体記憶装置、およびその製造方法を提供でき
る。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図２】図２はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図３】図３はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図４】図４はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図５】図５はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図６】図６はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図７】図７はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図８】図８はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図９】図９はこの発明の第１の実施の形態に係るEEPR
OMの一製造工程の斜視図。

【図１０】図10はこの発明の第１の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１１】図11はこの発明の第２の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１２】図12はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１３】図13はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１４】図14はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１５】図15はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１６】図16はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１７】図17はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１８】図18はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図１９】図19はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２０】図20はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２１】図21はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２２】図22はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２３】図23はこの発明の第３の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２４】図24はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２５】図25はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２６】図26はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２７】図27はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２８】図28はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図２９】図29はこの発明の第４の実施の形態に係るEE
PROMの一製造工程の斜視図。

【図３０】図30(A) は従来のEEPROMのメモリセルの平面
図、図30(B) は図30(A) 中の30Ｂ−30Ｂ線に沿う断面
図。

【図３１】図31はＬＯＣＯＳ法の、典型的な手順を示す
断面図。

【図３２】図32(A) は従来の他のEEPROMのメモリセルの
平面図、図32(B) は図32(A) 中の32Ｂ−32Ｂ線に沿う断
面図。

【図３３】図33(A) は自己整合トレンチ素子分離技術を
用いた従来のEEPROMのメモリセルの平面図、図33(B) は
図33(A) 中の33Ｂ−33Ｂ線に沿う断面図。

【図３４】図34は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図３５】図35は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図３６】図36は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図３７】図37は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図３８】図38は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図３９】図39は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図４０】図40は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図４１】図41は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【図４２】図42は自己整合トレンチ素子分離技術を用い
た従来のEEPROMの一製造工程の斜視図。

【符号の説明】

１００…ｐ型シリコン基板（あるいはｐ型ウェル）、１０２…素子領域（半導体活性領域）、１０３…ｐ⁺型チャネルストッパ、１０４…チャネル領域、１０５…トンネル酸化膜（第１のゲート絶縁膜）、１０６…浮遊ゲート（導電性多結晶シリコン膜）、１０７…ＯＮＯ膜（第２のゲート絶縁膜）、１０８…制御ゲート、１０８Ａ…導電性多結晶シリコン膜、１０８Ｂ…メタル膜、１０９…キャップ層、１０９Ｓ…側壁スペーサ膜、１１０Ｓ…ｎ⁺型ソース領域、１１０Ｄ…ｎ⁺型ドレイン領域、１１１…トレンチ、１１２…トレンチ型素子分離領域（埋め込み材）、１１３…ウィング、１１４…スリット、２０１…シリコン窒化膜（マスク材）、２０２、２０２ＳＧ、２０２ＣＧ…ホトレジスト層（制
御ゲートパターン、選択ゲートパターン）、２０３、２０３ＳＧ、２０３ＣＧ…積層ゲート構造体、２０４、２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄ…層
間絶縁膜、２０５…コンタクト孔、２０６、２０６ＢＬ…ビット線、２０６ＳＬ…ソース線、３０１Ｄ、３０１Ｓ、３０３Ｄ、３０３Ｓ、３０５Ｄ、
３０５Ｓ…埋め込み電極層、４０１ＳＧ…選択ゲートが形成される領域、４０１ＭＣ…メモリセルが形成される領域、４０２…ホトレジスト層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−265169（ＪＰ，Ａ) 特開平９−8156（ＪＰ，Ａ) 特開平９−8152（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体上に形成され、半導体活性領
域を区画する複数の素子分離領域と、前記素子分離領域
により挟まれた前記半導体活性領域内に形成されたソー
ス領域およびドレイン領域と、第１のゲート絶縁膜を介
して、前記ソース領域とドレイン領域との間の半導体活
性領域に容量結合する電荷蓄積層と、第２のゲート絶縁
膜を介して、前記電荷蓄積層に容量結合する制御ゲート
とを有する不揮発性半導体記憶装置であって、前記素子分離領域はトレンチ型素子分離領域であり、前記第２のゲート絶縁膜が、前記制御ゲート下の前記素
子分離領域の上面上から、前記制御ゲート下以外の前記
素子分離領域の上面上に亘って形成されていることを特
徴とする不揮発性半導体記憶装置。
【請求項２】前記素子分離領域の上面の位置は、前記
電荷蓄積層の上面のうち、前記素子活性領域上における
上面よりも低く、かつ前記電荷蓄積層と前記第１のゲー
ト絶縁膜との界面よりも高い位置にあることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記制御ゲートの表面が平坦化されてい
ることを特徴とする請求項１及び請求項２いずれかに記
載の不揮発性半導体記憶装置。
【請求項４】前記制御ゲートは、前記浮遊ゲートと同
一種類の一の導電物と、前記一の導電物とは異なり、か
つ前記一の導電物よりも低抵抗な他の導電物との積層構
造でなり、前記一の導電物の表面が平坦化されているこ
とを特徴とする請求項１及び請求項２いずれかに記載の
不揮発性半導体記憶装置。
【請求項５】半導体基体上に形成された複数の素子分
離領域と、前記素子分離領域で挟まれた半導体活性領域
内に形成されたソース領域、ドレイン領域と、前記ソー
ス領域、ドレイン領域間の半導体活性領域上に第１のゲ
ート絶縁膜を介して形成された電荷蓄積層と、前記電荷
蓄積層上に第２のゲート絶縁膜を介して形成された制御
ゲートとを有する不揮発性半導体記憶装置であって、前記素子分離領域の上面のうち、前記制御ゲート間に位
置する上面の高さ“Ｈa ”と、前記制御ゲート下に位置する上面の高さ“Ｈb ”と、前記第２のゲート絶縁膜の厚さ“Ｔc ”との間に、Ｈb − Ｈa ＜Ｔc の関係を有することを特徴とする不揮発性半導体記憶装
置。
【請求項６】前記素子分離領域は、トレンチ型素子分
離領域であることを特徴とする請求項５に記載の不揮発
性半導体記憶装置。
【請求項７】前記素子分離領域の上面の位置は、前記
電荷蓄積層の上面のうち、前記素子活性領域上における
上面よりも低く、かつ前記電荷蓄積層と前記第１のゲー
ト絶縁膜との界面よりも高い位置にあることを特徴とす
る請求項５及び請求項６いずれかに記載の不揮発性半導
体記憶装置。
【請求項８】前記制御ゲートの表面が平坦化されてい
ることを特徴とする請求項５乃至請求項７いずれか一項
に記載の不揮発性半導体記憶装置。
【請求項９】前記制御ゲートは、前記浮遊ゲートと同
一種類の一の導電物と、前記一の導電物とは異なり、か
つ前記一の導電物よりも低抵抗な他の導電物との積層構
造でなり、前記一の導電物の表面が平坦化されているこ
とを特徴とする請求項５乃至請求項７いずれか一項に記
載の不揮発性半導体記憶装置。
【請求項１０】半導体基体の上に、第１のゲート絶縁
膜と第１の導電層とを順次積層した積層構造体を形成す
る工程と、前記積層構造体のうち、半導体基体の、素子分離領域と
なる領域上にある部分を除去し、前記積層構造体に開口
部を形成する工程と、前記素子分離領域となる領域に、素子分離領域を形成す
る工程と、前記素子分離領域の上面上から前記積層構造体の表面上
に亘って、第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の上に、第２の導電層を形成す
る工程と、前記第２の導電層のうち、制御ゲートの形成予定領域以
外を後退させ、前記第２の導電層を、少なくとも前記第
１の導電層の上面の上方から除去するとともに、前記素
子分離領域の上方に残す工程と、少なくとも前記素子分離領域の上方に残された前記第２
の導体層をマスクに用いて、前記第２のゲート絶縁膜を
後退させ、前記第１の導電層の少なくとも上面を、露出
させる工程と、前記第１、第２の導電層を後退させ、第１の導電層から
成る電荷蓄積部と、第２の導電層から成る制御ゲート
と、前記電荷蓄積部と前記制御ゲートとを互いに容量結
合させる前記第２のゲート絶縁膜とを含む積層ゲート構
造体を形成する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。
【請求項１１】前記素子分離領域を形成する工程は、前記積層構造体の開口部に露呈している部分の前記半導
体基体に、溝を形成する工程と、前記溝と前記積層構造体の開口部とを、前記素子分離領
域となる絶縁物で埋め込む工程と、前記絶縁物の上面を、前記積層構造体に含まれる前記第
１の導電層の側壁が露出するように後退させる工程と、を含むことを特徴とする請求項１０に記載の不揮発性半
導体記憶装置の製造方法。
【請求項１２】前記第２の導電層を形成する工程は、前記第２のゲート絶縁膜の上に、前記第２の導電層とな
る導電物を堆積する工程と、堆積された前記導電物の表面を平坦化する工程と、を含むことを特徴とする請求項１０及び請求項１１いず
れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】前記第２の導電層を形成する工程は、前記第２のゲート絶縁膜の上に、前記第２の導電層を構
成する一の導電物を堆積する工程と、堆積された前記導電物の表面を平坦化する工程と、平坦化された前記導電物の上に、前記第２の導電層を構
成する他の導電物を堆積する工程と、を含むことを特徴とする請求項１０及び請求項１１いず
れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】前記第２の導電層を、少なくとも前記
第１の導電層の上面の上方から除去するとともに、前記
素子分離領域の上方に残す工程は、前記一の導電物および前記他の導電物を含む前記第２の
導電層のうち、制御ゲートの形成予定領域以外を後退さ
せ、前記一の導電物および前記他の導電物を、少なくと
も前記第１の導電層の上面の上方から除去するととも
に、前記一の導電物の少なくとも一部を、前記素子分離
領域の上方に残すことを特徴とする請求項１３に記載の
不揮発性半導体記憶装置の製造方法。
【請求項１５】素子分離領域を有する半導体基板上
に、第１のゲート絶縁膜を介して、前記素子分離領域の
上面上にスリットが設けられた第１の導電層を形成する
工程と、前記素子分離領域の上面上から、前記第１の導電層の表
面上に亘って、第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の上に、第２の導電層を形成す
る工程と、前記第２の導電層の、制御ゲートとなる部分以外を後退
させて前記第２の導電層を、前記第１の導電層の少なく
とも上面から除去するとともに、前記スリット内に残
し、前記スリットに残された第２の導電層をマスクに用
いて前記第２のゲート絶縁膜を後退させて前記第２のゲ
ート絶縁膜を前記第１の導電層の少なくとも上面上から
除去し、前記第１導電層と前記スリットに残された第２
の導電層とを後退させて制御ゲートとともに、浮遊ゲー
トを形成する工程とを含むことを特徴とする不揮発性半
導体記憶装置の製造方法。
【請求項１６】半導体基体の上に、第１のゲート絶縁
膜と第１の導電層とを順次積層した積層構造体を形成す
る工程と、前記積層構造体のうち、ストライプ状に設定される素子
分離領域となる領域上にある部分を除去し、前記積層構
造体に開口部を形成する工程と、前記素子分離領域となる領域に、素子分離領域を形成す
る工程と、前記素子分離領域の上面上から前記積層構造体の表面上
に亘って、第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の上に、第２の導電層を形成す
る工程と、前記第２の導電層のうち、積層ゲート構造体の形成予定
領域以外を後退させ、前記第２の導電層を、少なくとも
前記第１の導電層の上面の上方から除去するとともに、
前記素子分離領域の上方に残す工程と、少なくとも前記素子分離領域の上方に残された前記第２
の導体層をマスクに用いて、前記第２のゲート絶縁膜を
後退させ、前記第１の導電層の少なくとも上面を露出さ
せる工程と、前記第１、第２の導電層を後退させ、前記ストライプ状
の素子分離領域とは異なった方向に延びる積層ゲート構
造体を形成する工程と、前記積層ゲート構造体および前記素子分離領域をマスク
に用いて、前記半導体基体に、ソース／ドレイン領域と
して機能する半導体領域を形成する工程と、前記積層ゲート構造体どうしを、互いに絶縁する層間絶
縁膜を形成する工程と、前記積層ゲート構造体間の前記層間絶縁膜に、前記積層
ゲート構造体に沿って延び、前記ソース／ドレイン領域
として機能する半導体領域および前記素子分離領域をそ
れぞれ露出させるストライプ状の開口部を、少なくとも
前記素子分離領域の上方に残された前記第２のゲート絶
縁膜をマスクに用いて形成する工程とを含むことを特徴
とする不揮発性半導体記憶装置の製造方法。
【請求項１７】前記ストライプ状の開口部は、前記ス
トライプ状の素子分離領域によって互いに分離されたソ
ース領域として機能する半導体領域どうしを、前記積層
ゲート構造体に沿って互いに接続する埋め込み電極を形
成する開口部であることを特徴とする請求項１６に記載
の不揮発性半導体記憶装置の製造方法。