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KR20060009437A - 불휘발성 메모리 장치 및 그 제조방법 - Google Patents

불휘발성 메모리 장치 및 그 제조방법 Download PDF

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KR20060009437A
KR20060009437A KR1020040057295A KR20040057295A KR20060009437A KR 20060009437 A KR20060009437 A KR 20060009437A KR 1020040057295 A KR1020040057295 A KR 1020040057295A KR 20040057295 A KR20040057295 A KR 20040057295A KR 20060009437 A KR20060009437 A KR 20060009437A
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KR
South Korea
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interlayer insulating
bit line
layer
insulating film
insulating layer
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Application number
KR1020040057295A
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Inventor
김광복
김경현
고용선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US11/183,650 priority patent/US20060017094A1/en
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Abstract

층간절연막의 두께를 줄일 수 있는 불휘발성 메모리장치의 제조방법에 따르면, 먼저 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 다수의 게이트 구조물을 형성한다. 게이트 구조물을 덮는 제1 층간절연막을 형성한 후, 제1 층간절연막의 표면으로부터 소정의 거리만큼 낮게 위치하는 공통 소스라인을 형성한다. 공통 소스라인 및 제1 층간절연막 상에 형성되며, 제1 층간절연막과 공통 소스라인의 높이 차이에 대응하는 만큼 두께 줄인 제2 층간절연막을 형성한다. 제2 층간절연막을 관통하여 비트라인 플러그가 형성되며, 제2 층간절연막의 상부에 비트라인 플러그와 전기적으로 연결되는 비트라인이 형성된다. 공통 소스라인과 비트라인과의 작동마진을 동일하게 유지하면서 층간절연막의 두께를 줄일 수 있다.

Description

불휘발성 메모리 장치 및 그 제조방법 {Non-volatile memory device and method of manufacturing the same}
도 1a 및 도 1b는 종래의 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 장치의 평면도이다.
도 3은 도 2의 I-I'선에 따른 NAND형 플래쉬 메모리 장치의 단면도이다.
도 4a 내지 도 4e는 본 발명의 일실시예에 의한 불휘발성 메모리 장치의 제조방법을 나타내는 공정도들이다.
도 5a 내지 도 5c는 상기 제2 층간절연막과 비트라인 콘택 플러그를 별개의 공정으로 형성하는 과정을 나타내는 공정도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 117 : 제1 층간절연막
118 : 제1 콘택 홀 120 : 함몰 공통 소스라인
122 : 제2 층간절연막 124 : 제2 콘택 홀
126 : 비트라인 콘택 플러그
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 층간절연막의 두께를 감소시킨 불휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.
도 1a 내지 도 1b는 종래의 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자분리 공정에 의해 필드 영역과 액티브 영역으로 구분되어진 반도체 기판(10) 상에 터널 산화막(즉, 게이트 산화막)을 소정의 두께로 형성한다. 상기 결과물 상에 플로팅 게이트용 제1 폴리실리콘층을 증착하고, 상기 제1 폴리실리콘층 상에 ONO 유전막, 컨트롤 게이트(20)로 사용되어질 제2 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 증착한다.
상기 텅스텐 실리사이드층 상에 산화막을 플라즈마-증강 화학 기상 증착(plasma-enhanced chemical vapor deposition; PE-CVD) 방법 또는 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 증착하여 하드 마스크층을 형성한다. 상기 하드 마스크층 상에 실리콘 산질화물(SiON) 계열의 절연물질을 증착하여 반사 방지층(anti-reflective layer; ARL)(도시하지 않음)을 형성한 후, 사진식각 공정으로 상기 하드 마스크층을 게이트 패턴으로 패터닝하여 하드 마스크 패턴(22)을 형성한다. 이어서, 상기 하드 마스크 패턴(22)을 이용하여 상기 텅스텐 실리사이드층, 제2 폴리실리콘층, ONO 유전막 및 제1 폴리실리콘층을 연속적으로 이방성 식각함으로써 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트들을 형성한다. 즉, 게이트 산화막(12), 제1 폴리실리콘 층(14), ONO 유전막(16), 제2 폴리실리콘 층(18), 텅스텐 실리사이드 층(19) 및 하드 마스크 패턴(22)을 구비하는 게이트 구조물을 형성한다.
이어서, 상기 결과물 상에 절연층을 소정의 두께로 형성하여 게이트와 후속 공정에서 형성되어질 공통 소스 라인(common source line; CSL)을 절연시키기 위한 제1 층간절연막(24)을 형성한다. 상기 제1 층간절연막(24)은 화학 기계적 연마공정에 의해 소정의 두께를 갖도록 평탄화된다.
평탄화 된 상기 제1 층간절연막(24)의 일부분을 식각하여 공통 소스 라인(CSL)이 형성되어질 소스라인 개구부(26)를 형성한다. 상기 소스라인 개구부(26) 및 평탄화 된 제1 층간절연막(24) 상에 텅스텐 등과 같은 금속층을 형성한 후, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 제1 층간절연막(24)의 표면까지 상기 금속층을 제거한다. 이때, 상기 제1 층간절연막(24)은 상기 금속층에 대한 CMP 공정의 저지막(stop layer) 역할을 한다. 상기 제1 층간절연막의 상부면은 상기 게이트 구조물의 표면으로부터 약 1500Å의 간격을 갖도록 이격되어, 상기 금속층에 대한 CMP 공정으로부터 상기 게이트 구조물을 보호하는 역할을 한다. 상기 CMP 공정에 의해 상기 소스라인 개구부(26)의 내부에 금속으로 형성된 공통 소스라인(28)이 형성된다. 따라서, 상기 CMP 공정 후 게이트와 공통 소스 라인(28) 사이의 단차(c)는 약 1500Å 정도가 된다.
도 1b를 참조하면, 상기 공통 소스라인(28)이 형성된 결과물 전면에 예컨대 TEOS(Tetra Ethyl Ortho Silicate)막을 소정의 두께로 증착하여 상기 공통 소스라인(28)과 후속 공정에서 형성되어질 비트라인 플러그를 절연시키기 위한 제2 층간절연막(30)을 형성한다. 사진식각 공정에 의해 상기 제2 층간절연막(30) 및 제1 층간절연막(24)을 일부분 식각하여 액티브 영역과 후속 공정에서 형성되어질 비트라인을 연결시키기 위한 비트라인 콘택 플러그용 개구부(32)를 형성한다.
상기 비트라인 콘택 플러그용 개구부(32) 및 제2 층간절연막(30) 상에 도프드 폴리실리콘층을 증착한 후, 에치백 또는 CMP 공정으로 상기 제2 층간절연막(30)의 표면까지 상기 폴리실리콘층을 제거하여 상기 비트라인 콘택홀(32)을 매립하는 비트라인 플러그(34)를 형성한다. 이어서, 상기 비트라인 플러그(34) 및 제2 층간절연막(30) 상에 금속 물질, 예컨대 텅스텐을 증착한 후, 이를 사진식각 공정으로 패터닝하여 상기 비트라인 플러그(34)와 연결되는 비트라인(36)을 형성한다.
상기 공통 소스라인과 상기 비트 라인 사이의 작동 마진은 상기 제2 층간절연막(30)의 두께(e)를 조정함으로써 결정하며, 불휘발성 메모리 장치의 원활한 작동을 위하여 통상 약 4500Å 정도의 두께를 갖도록 형성한다.
상술한 종래 방법에 의하면, 상기 제1 층간절연막의 높이(b)는 약 5000Å정도로 형성되어, 상기 공통 소스라인 형성을 위한 금속층의 CMP 공정을 약 3500Å의 높이를 갖는 상기 게이트의 단차 위로 약 1500Å 높은 지점에서 종료한다. 또한, 상기 비트라인과 공통 소스라인 사이의 작동 마진(e)은 4500Å으로 설정되어, 총 층간절연막의 높이(d)는 약 9900Å 정도로 형성된다. 이 상태에서 금속층 등을 형성하기 위한 일련의 사진식각 공정들이 계속 수행된다.
그러나, 상기 층간 절연막의 두께(d)가 너무 두꺼우면, 비트라인 콘택 플러그용 개구부의 안정된 갭 매립이 어려워지며 이로 인한 콘택 저항의 증가가 초래될 수 있다. 또한, 상기 비트라인 콘택 플러그용 개구부를 형성하기 위한 에칭공정에서 얼라인먼트 마진이 줄어들게 되어 비트라인 콘택 플러그 사이의 브리지(bridge) 불량을 유발하게 된다. 그러나, 메모리 장치의 원활한 작동을 위해 상기 비트라인 과 공통 소스라인사이의 작동 마진을 줄일 수는 없으므로, 상술한 바와 같은 문제점들을 해결하기 위해 상부면에 비트라인이 형성되는 상기 제2 층간절연막의 두께(e)만 줄이는 것은 바람직하지 않다. 따라서, 상기 비트 라인과 공통 소스라인 사이의 작동마진은 동일하게 유지하면서, 그 사이에 위치하는 층간 절연막의 두께를 줄일 수 있는 방법이 요구되고 있다.
상기와 같은 문제점을 해결하기 위해 상기 공통 소수라인, 상기 제1 층간절연막 및 상기 게이트면을 동일한 평면상에 형성하는 플래시 메모리의 제조방법이 대한민국 공개특허 2002-0084473호에 개시되어 있다. 그러나, 상기 대한민국 공개특허에 의하면, 상기 소스 공통라인이 상기 제1 층간절연막과 동일한 공정에 의해 제거될 수 있는 물질로 형성되어야 하므로 상기 소스 공통라인이 폴리실리콘으로 형성되어 있으면 산화막인 제1 층간절연막과 동시에 제거될 수 있지만, 금속층으로 형성되어 있는 경우에는 적용할 수 없는 문제점이 있다. 또한, 소스 공통라인과 비트 라인간의 작동마진은 동일하게 유지되어야 하므로 총 층간절연막의 두께를 감소는 제2 층간절연막의 두께 감소가 아니라 제1 층간절연막의 두께만 감소시킴으로써 가능하다. 따라서, 두께 감소의 최대값은 상기 게이트의 상부에 위치하는 상기 제1 층간 절연막의 두께로 한정된다. 특히, 상기 공통 소스라인이 상기 게이트의 하부로 함몰된 경우에는 상기 작동마진을 줄이지 않으면서 상기 제2 층간절연막의 두께를 감소시킬 수 있다.
플래시 메모리 장치를 구성하는 소스라인의 표면이 게이트의 표면보다 아래쪽에 위치하는 함몰 공통 소스라인(recessed common source line)을 구비하는 플래 시 메모리 장치가 미국특허 제6,534,818호에 개시되어 있다. 그러나, 상기 함몰(recessed) 소스라인은 미스얼라인(misalign)에 의해 콘트롤 게이트가 소스라인 형성을 위한 콘택 홀 내부에 위치한 경우 상기 소스라인과의 전기적 단락을 방지하기 위하여 제시된 것이며, 공통 소스라인과 비트라인 사이의 작동 마진을 동일하게 유지하면서 층간 절연막의 두께를 줄일 수 있는 방법은 개시되어 있지 않다.
따라서, 상기 공통 소스라인과 비트라인 사이의 작동 마진을 동일하게 유지하면서 층간 절연막의 두께를 줄일 수 있는 불휘발성 메모리 장치의 제조방법에 대한 필요성은 여전히 남아 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 공통 소스라인과 비트라인 플러그 사이의 작동 마진은 동일하게 유지하면서 그 사이에 위치하는 층간 절연막의 두께를 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 불휘발성 메모리 장치를 제조할 수 있는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 의한 불휘발성 메모리 장치는 액티브 영역과 필드 영역으로 구분되어진 반도체 기판상에 형성된 다수의 게이트 구조물을 포함한다. 상기 다수의 게이트 구조물 및 기판 상에 형성되어 상기 게이트 구조물 사이를 매립하는 제1 절연층 및 상기 제1 절연층 상에 형성되어 상부면을 평탄화 시키는 제2 절연층을 포함하며, 상기 액티브 영역 의 일부를 노출시키는 소스라인 개구부를 갖는 제1 층간절연막을 구비한다. 상기 소스라인 개구부의 내부에 상기 제1 층간절연막의 표면보다 낮게 위치하는 공통 소스라인이 위치한다. 상기 공통 소스라인 및 상기 제1 층간절연막 상에 위치하며, 그 내부를 관통하는 비트라인 플러그를 구비하는 제2 층간절연막을 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예에 의하면, 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 다수의 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물 및 기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막을 관통하여 상기 기판과 전기적으로 연결되고, 상기 제1 층간절연막의 표면보다 낮은 위치에 공통 소스라인을 형성한다. 상기 공통 소스라인 및 상기 제1 층간절연막 상에 형성되며, 그 내부를 관통하는 비트라인 플러그를 구비하는 제2 층간절연막을 형성한다.
상기 공통 소스라인을 형성하기 위하여, 먼저 상기 제1 층간절연막을 부분적으로 제거하여 상기 액티브 영역을 노출시키는 소스라인 개구부를 형성한다. 이어서, 상기 소스라인 개구부 및 상기 제1 층간절연막 상에 소스 도전층을 형성한다. 상기 제1 층간절연막의 표면까지 상기 소스 도전층을 1차 제거하여 상기 소스라인 개구부의 내부에만 상기 소스 도전층을 남긴다. 상기 소스 도전층을 상기 제1 층간절연막의 표면으로부터 소정의 거리만큼 2차 제거한다.
상기 제2 층간절연막을 형성하기 위한 일실시예에 의하면, 먼저 상기 공통 소스라인 및 상기 제1 층간절연막 상에 절연물질을 증착하여 절연박막을 형성한다. 이어서, 상기 절연 박막 및 상기 절연 박막의 하부에 위치하는 상기 제1 층간절연 막을 부분적으로 제거하여 상기 액티브 영역의 일부를 노출시키는 비트라인 콘택 플러그용 개구부를 형성한다. 상기 비트라인 콘택 플러그용 개구부 및 상기 절연박막 상에 비트라인 플러그용 도전층을 형성한다. 상기 비트라인 플러그용 도전층을 포함하는 상기 절연박막을 상기 공통 소스라인의 표면으로부터 소정의 두께를 갖도록 제거하여 상기 비트라인 콘택 플러그용 개구부의 내부에만 상기 비트라인 플러그용 도전층을 남긴다.
상기 제2 층간절연막을 형성하기 위한 다른 실시예에 의하면, 먼저 상기 함몰 공통 소스라인 및 상기 제1 층간절연막 상에 절연물질을 증착하여 상기 공통 소스라인의 표면으로부터 소정의 두께를 갖는 절연박막을 형성한다. 이어서, 상기 절연 박막 및 상기 절연 박막의 하부에 위치하는 상기 제1 층간절연막을 부분적으로 제거하여 상기 액티브 영역의 일부를 노출시키는 비트라인 콘택 플러그용 개구부를 형성한다. 상기 비트라인 콘택 플러그용 개구부 및 상기 절연박막 상에 비트라인 플러그용 도전층을 형성한다. 상기 비트라인 플러그용 도전층을 제거하여 상기 비트라인 콘택 플러그용 개구부의 내부에만 상기 비트라인 플러그용 도전층을 남긴다.
상기한 본 발명에 의하면, 공통 소스라인과 비트라인 플러그 사이의 작동마진은 동일하게 유지하면서 그 사이에 위치하는 층간 절연막의 두께를 감소시킬 수 있다. 따라서, 게이트 구조물 상부의 높은 수직 단차로 인한 콘택 저항증가를 방지할 수 있으며, 층간절연막의 두께를 낮게 유지하면서도 후속하는 사진식각 공정들의 얼라인먼트 마진을 충분히 확보할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 장치의 레이아웃을 나타내는 도면이고, 도 3은 도 2의 I-I'선에 따른 NAND형 플래쉬 메모리 장치의 단면도이다.
도 2 및 도 3을 참조하면, 메모리 셀 트랜지스터의 채널과 소스/드레인이 형성될 액티브 영역(202)들이 각각 필드 영역(201)에 의해 이격되어 서로 평행하게 Y축으로 신장하면서 X축으로 반복되어 배열된다.
상기 액티브 영역(202) 상에는 n개의 워드라인(W/L1, W/L2, …, W/Ln)(129)들이 X축으로 신장하면서 Y축으로 반복되어 배열됨으로써, 플로팅 게이트(106)와 컨트롤 게이트(110)로 구성된 스택 게이트 구조의 메모리 셀 트랜지스터를 형성한다. 이와 같이 소정 간격으로 이격되는 워드라인(129)들 사이의 노출된 액티브 영역(202)의 표면에 고농도의 소스/드레인 영역들이 형성된다.
Y축으로 신장하는 액티브 영역(202)과 X축으로 신장하는 워드라인(129)의 배열에 의해 X-Y 방향으로 배열되는 다수의 메모리 셀 어레이를 형성할 때, 첫 번째 워드라인(W/L1)과 n번째 워드라인(W/Ln)의 바깥에 각각 선택 트랜지스터인 스트링 선택라인(SSL)과 접지 선택라인(GSL)을 구비하여 하나의 메모리 단위로서 "스트링"을 형성한다. 상기 스트링에서, n개의 메모리 셀 트랜지스터들은 소오스/드레인을 공유하면서 직렬 연결된다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 구성하는 선택 트랜지스터들은 저항에 의한 신호지연 현상을 방지하기 위하여 각 입/출력(I/O) 사이의 필드 영역(201)에 플로팅 게이트(104)와 컨트롤 게이트(110)를 연결시키기 위한 버핑 콘택홀(도시하지 않음)을 구비한다. 따라서, 선택 트랜지스터들은 전기적으로 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다.
상기 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트 구조물들은 일실시예로서, 상기 반도체 기판 상에 형성된 게이트 산화막(102), 상기 게이트 산화막(102) 상에 형성되고 제1 도전층으로 이루어진 플로팅 게이트(104), 상기 플로팅 게이트(104) 상에 형성되는 유전막(106), 상기 유전막(106) 상에 형성되고 제2 도전층으로 이루어진 컨트롤 게이트(110) 및 절연물질로 이루어진 하드 마스크층(112)을 포함한다. 바람직하게는, 각 게이트의 측면 상에는 산화물 계의 절연물질로 이루어진 게이트 스페이서(113)가 형성될 수 있다. 상기 접지 선택라인(GSL)은 상기 게이트 산화막(102)상에 형성된 폴리실리콘층 또는 금속 실리사이드로 형성한다.
일실시예로서, 상기 플로팅 게이트(104)는 제1 도프드 폴리실리콘(doped polysilicon)을 저압 화학기상증착(Low Pressure CVD) 방법으로 소정의 두께로 증착함으로써 형성한다. 실리콘(silicon) 소스물질로서는 실란(silane)가스를 이용한다. 상기 유전막(106)은 ONO(oxide/nitride/oxide) 막 또는 산화탄탈륨(Ta2O5) 막으로 형성한다. 상기 컨트롤 게이트(110)는 상기 유전막(106) 상에 제2 도프트 폴리 실리콘(doped polysilicon)을 증착함으로써 형성한다.
서로 이웃하는 스트링 선택 라인(SSL) 사이에는 비트라인 콘택홀(124)이 한 개씩 구비되며, 두 개의 스트링은 거울상(mirror image) 형태로 한 개의 비트라인 콘택홀(124)을 공유한다. 상기 워드라인(129)상에는 제1 층간절연막(117) 및 제2 층간절연막(122)을 개재하여 워드라인과 직교하도록 Y축으로 신장하면서 X축으로 반복되는 다수의 비트라인(B/Lk, B/Lk -1, B/Lk -2, …)(128)들이 형성된다. 상기 "스트링"의 또 다른 바깥쪽에는 서로 이웃한 접지 선택 라인(GSL) 사이에 X축 방향으로 신장되는 공통 소스라인(CSL)(120)이 구비되고, 상기 공통 소스라인(120) 위에 복수개의 비트라인(128)마다 하나의 금속 콘택홀(130)이 형성된다.
상기 게이트 구조물 및 상기 기판(100) 상에 상기 기판(100)으로부터 제1 두께를 갖도록 형성되는 제1 층간절연막(117)은 일부가 개구되어 상기 기판의 액티브 영역의 일부를 노출시키는 소스라인 개구부(118)를 구비한다. 상기 공통 소스라인(120)은 상기 소스라인 개구부(118)의 내부에 상기 제1 층간절연막(117)의 표면으로부터 소정의 함몰거리(dR)만큼 낮게 위치한다.
일실시예로서, 상기 제1 층간절연막(117)은 상기 게이트 구조물 사이를 매립하는 제1 절연층(114) 및 상기 제1 절연층(114) 상에 형성되어 상부면을 평탄화시키는 제2 절연층(116)을 포함한다. 일실시예로서, 상기 제1 절연층(114)은 구조물 사이의 매립 특성이 우수한 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래스(undoped silicate glass)로 이루어지며, 상기 게 이트 구조물의 표면으로부터 약 4000Å의 두께를 갖는다. 상기 제2 절연층(116)은 플라즈마 증강 화학기상증착(PECVD) 방법으로 형성된 테우스막(TEOS, Tetra Ethyl Ortho Silicate) 또는 플라즈마 화학기상증착 방법으로 형성된 옥시(PE-OxSi, Plasma Enhanced Oxy-Silane)막을 포함하며, 상기 제1 절연층(114)의 표면으로부터 약 1000Å의 두께를 갖는다. 상기 제2 절연층(116)은 공통 소스라인을 형성하기 위한 화학 기계적 연마공정에서 발생하는 부식(erosion)을 방지하여 하부에 위치하는 상기 게이트 구조물을 보호하는 패시베이션막(passivation layer)의 역할을 한다.
일실시예로서, 상기 공통 소스라인(120)은 텅스텐(tungsten, W)으로 형성되며, 상기 게이트 구조물은 약 3500Å의 두께를 갖는다. 상기와 같은 조건에서, 상기 함몰거리(dR)는 약 500Å 내지 3000Å의 범위를 갖는다. 따라서, 상기 공통 소스라인(120)은 상기 게이트 구조물과 동일한 높이를 가질 수도 있으며, 상기 게이트 구조물보다 낮은 높이를 가질 수도 있다.
상기 제1 층간절연막(117) 및 상기 공통 소스라인(120)의 상부에 그 내부를 관통하는 비트라인 플러그(126)를 구비하는 제2 층간절연막(122)이 위치한다. 상기 제2 층간절연막(122) 및 상기 제2 층간절연막(122)의 하부에 연속하여 위치하는 상기 제1 층간절연막(117)을 부분적으로 제거하여 상기 액티브 영역의 일부를 노출하는 비트라인 콘택 플러그용 개구부(124)가 형성된다. 상기 비트라인 콘택 플러그용 개구부(124)의 내부에 도전성 물질로 형성되어 상기 기판(100)과 전기적으로 연결되는 비트라인 플러그(126)가 위치한다. 일실시예로서, 상기 제2 층간절연막(122) 은 플라즈마 증강 화학기상증착 방법으로 형성된 테우스(TEOS, Tetra Ethyl Ortho Silicate)막 또는 플라즈마 증강 화학기상증착 방법으로 형성된 옥시(PE-OxSi, Plasma Enhanced Oxy-Silane)막을 포함한다. 상기 비트라인 콘택 플러그(126)는 폴리실리콘 또는 금속으로 이루어진다. 상기 제2 층간절연막(122)의 상부에 상기 비트라인 플러그(126)와 전기적으로 연결되는 비트라인(128)이 위치한다.
이때, 상기 공통 소스라인(120)의 표면으로부터 측정되는 상기 제2 층간절연막(122)의 제1 두께(t1)는 종래의 제2 층간절연막의 두께와 동일하며, 상기 제1 층간절연막(116)의 표면으로부터 측정되는 상기 제2 층간절연막(122)의 제2 두께(t2)는 상기 함몰거리(dR)에 대응하는 만큼 축소된다. 즉, 본 발명의 일실시예에 의한 불휘발성 메모리 장치의 총 층간절연막의 두께(d)는 상기 함몰거리(dR)에 대응하는 만큼 축소되지만, 상기 제1 두께(t1)에 대응하는 상기 메모리 장치의 작동마진(e)은 동일하게 유지되고 있다. 일실시예로서, 상기 작동마진(e)은 약 4500Å으로 형성된다.
상기한 바와 같은 본 발명의 일실시예에 의한 불휘발성 메모리 장치에 의하면, 상기 작동마진(e)에 영향을 미치지 않으면서 불휘발성 메모리장치의 총 층간절연막의 두께(d)가 축소되어, 비트라인 콘택홀의 종횡비를 크게 개선할 수 있다. 이에 따라, 비트라인 콘택홀을 형성하기 위한 에칭공정에서 얼라인먼트 마진을 충분히 확보할 수 있으며, 비트라인 콘택 플러그 사이의 브리지(bridge) 불량을 방지할 수 있다.
도 4a 내지 도 4e는 본 발명의 일실시예에 의한 불휘발성 메모리 장치의 제조방법을 나타내는 공정도들이다.
도 4a 및 도 4b는 기판 상에 게이트 구조물을 형성하는 단계를 도시한다. 먼저 도 4a를 참조하면, 반도체 기판(100) 상에 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 필드 영역(도 2의 참조부호 201)을 형성하여 상기 기판(100)에 액티브 영역(도 2의 참조부호 202)을 정의한다. 이어서, 상기 액티브 영역(202) 상에 열산화 공정으로 터널 산화막(즉, 게이트 산화막)(102a)을 형성한다. 다른 실시예로서, 선택 트랜지스터와 셀 트랜지스터의 게이트 산화막 두께를 서로 다르게 하기 위하여, 상기 기판(100) 상에 게이트 산화막을 성장시킨 후 사진식각 공정으로 셀 트랜지스터 영역의 게이트 산화막을 습식 식각 공정으로 제거한 후 터널 산화막을 형성할 수도 있다.
이어서, 상기 결과물 상에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 도전층으로서, 예컨대 도프드 폴리실리콘층을 증착하여 상의 제1 도전층(104a)을 형성한다. 계속해서, 상기 제1 도전층 상에 유전막으로서, 예컨대 ONO막(106a)을 형성한 후, 그 위에 셀 트랜지스터의 컨트롤 게이트로 사용될 제2 도전층(110a)을 증착한다. 일실시예로서, 상기 제2 도전층(110a)은 도프트 폴리실리콘층(108a)을 증착한 후 금속 실리사이드층(109a)을 증착하여 형성할 수 있다. 일실시예로서, 상기 금속실리사이드 층(109a)는 텅스텐 실리사이드층으로 형성한다. 이어서, 상기 제2 도전층(110a) 상에 산화물 또는 질화물 계열의 절연물질을 증착하여 하드 마스크층 (112a)을 형성한다. 상기 하드 마스크층(112a)은 게이트 패터닝을 위한 마스크로 기능한다.
이어서, 도 4b를 참조하면, 사진식각 공정으로 상기 하드 마스크층(112a)을 게이트 패턴으로 패터닝한 후, 패터닝된 하드 마스크층(112)을 이용하여 상기 제2 도전층(110a), 유전막(106a) 및 제1 도전층(104a)을 건식 식각한다. 그러면, 플로팅 게이트(104), 유전막(106) 및 컨트롤 게이트(110)를 구비하는 셀 트랜지스터의 게이트 구조물이 형성된다. 이와 동시에, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들(SSL, GSL)이 형성된다.
도 4c 내지 도 4d는 제1 층간절연막의 형성 단계를 도시한다. 상술한 바와 같이 게이트 구조물들을 형성한 후, 통상의 이온주입 공정을 실시하여 셀 트랜지스터 및 선택 트랜지스터들의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 도 4c에 도시된 바와 같이 상기 결과물의 전면에 제1 절연층(114)을 형성한다.
상기 제1 절연층(114)은 구조물 사이의 매립 특성이 우수한 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래스(undoped silicate glass)를 상기 게이트 구조물의 표면으로부터 약 4000Å의 두께를 갖도록 증착하여 형성한다. 따라서, 상기 제1 절연층(114)이 상기 기판(100)으로부터 소정의 두께를 갖도록 증착되면, 상기 스트링 선택라인(SSL)과 접지 선택라인(GSL) 사이에 위치하는 게이트 구조물들 사이의 간격은 충분히 매립되어, 상기 게이트 구조물의 상부에 상기 제1 절연층(114)이 형성되며, 상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL)의 외측 영역에는 상기 기판의 표면에 상기 제1 절연층(114) 이 형성된다. 일실시예로서, 상기 게이트 구조물의 높이가 약 3500Å인 경우, 상기 제1 절연층(114)은 기판으로부터 약 500Å의 두께를 갖도록 증착된다. 상기 제1 절연층(114)은 상기 게이트 구조물의 프로파일을 따라 형성되어, 상기 스트링을 인접하는 스트링과 분리하는 주변 갭(surrounding gap, 115)을 형성한다. 즉, 상기 게이트 구조물의 상부에 위치하는 상기 제1 절연층(114)은 상기 기판(100)으로부터 약 4000Å의 두께를 갖지만, 상기 주변 갭(115)의 영역에 위치하는 상기 제1 절연층(114)은 약 500Å의 두께를 갖는다. 상기 고밀도 플라즈마 산화물 또는 언도프드 실리케이트 글래스뿐만 아나라, 절연성능이 우수하고 매립 특성이 우수한 물질이라면 상기 제1 절연층(114)으로 이용될 수 있다.
상기 제1 절연층(114)상에 제2 절연층(116)을 증착한다. 이때, 상기 제2 절연층(116)은 상기 주변 갭(115)을 매립할 수 있도록 충분한 두께를 갖도록 형성한다. 일실시예로서, 상기 제2 절연층(116)은 테우스(TEOS, Tetra Ethyl Ortho Silicate) 또는 옥시(Oxy-Silane)가스를 소스물질로 하여 플라즈마 증강 화학기상증착 방법으로 상기 제1 절연층(114)상에 증착하여 형성한다. 상기 제2 절연층은 후속하는 공통 소스라인을 형성하기 위한 화학 기계적 연마공정에 의한 부식(erosion)을 방지하여 하부에 위치하는 게이트 구조물들을 보호한다.
이어서, 도 4d에 도시된 바와 같이, 상기 제2 절연층(116)은 상기 게이트 구조물의 상부에 위치하는 제1 절연층(114)으로부터 약 1000Å의 두께를 갖도록 제거된다. 일 실시예로서, 상기 제2 절연층(116)은 화학 기계적 연마공정에 의해 제거된다. 따라서, 상기 제1 절연층(114) 및 제2 절연층(116)으로 구성된 상기 제1 층 간절연막(117)은 상기 기판(100)으로부터 약 5000Å 정도의 두께를 갖는다.
도 4e는 공통 소스라인(120)의 형성 단계를 도시한다. 사진식각 공정으로 상기 제1 층간절연막(117)을 부분적으로 식각하여 서로 이웃하는 접지 선택 라인(GSL) 사이의 액티브 영역의 일부를 노출시키는 소스라인 개구부(118)를 형성한다. 상기 소스라인 개구부(118) 및 제1 층간절연막(117) 상에 상기 소스라인 개구부(118)를 충분히 매립할 수 있을 정도의 두께로 금속층을 증착한 후, 화학 기계적 연마공정으로 상기 제1 층간절연막(117)의 표면이 노출되도록 상기 금속층을 제거한다. 그러면, 상기 제1 층간절연막(117)의 표면과 상기 소스라인 개구부(118)의 내부를 매립하는 금속층의 표면은 동일한 평면에 위치한다. 이어서, 상기 제1 층간절연막을 구성하는 산화막에 대하여 식각 선택비가 높은 물질을 이용하여 상기 금속층을 식각하여, 금속층의 상부면을 상기 제1 층간절연막(117)의 표면으로부터 소정의 함몰거리(dR)만큼 낮게 형성한다. 일 실시예로서, 상기 금속층은 텅스텐(tungsten, W)으로 이루어지며, 상기 함몰거리(dR)는 500Å 내지 3000Å의 범위에서 결정된다.
도 4f 내지 4h는 제2 층간절연막의 형성 단계를 도시한다. 도 4f를 참조하면, 상기 공통 소스라인(120)을 형성한 후 결과물의 전면에 절연물질을 증착하여 소정의 두께를 갖는 제2 층간절연막(122)을 형성한다. 일실시예로서, 상기 제2 층간절연막(122)은 테우스(TEOS, Tetra Ethyl Ortho Silicate) 또는 옥시(OxSi, Oxy-Silane)가스를 소스물질로 하여 플라즈마 증강 화학기상증착 방법으로 증착하여 형 성한다. 이어서, 사진식각 공정에 의해 상기 제2 층간절연막(122) 및 상기 제2 층간절연막(122)의 하부에 위치하는 제1 층간절연막(117)을 부분적으로 식각하여 서로 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역을 노출시키는 비트라인 콘택 플러그용 개구부(124)를 형성한다.
이어서, 도 4g에 도시한 바와 같이, 상기 비트라인 콘택 플러그용 개구부(124) 및 제2 층간절연막(122) 상에 상기 비트라인 콘택 플러그용 개구부(124)를 충분히 매립할 수 있을 정도의 두께로 도전층(126a)을 증착한다. 일실시예로, 상기 도전층(126a)은 도프드 폴리실리콘(doped polysilicon layer)으로 형성한다.
이어서, 도 4h에 도시된 바와 같이, 상기 비트라인 콘택 플러그용 개구부(124)의 내부에만 상기 도전층(126a)을 남기도록 상기 도전층(126a) 및 제2 층간절연막(122)을 제거하여 비트라인 콘택 플러그(126)를 형성한다. 일실시예로서, 상기 도전층(126a) 및 제2 층간절연막(122)은 식각공정 또는 연마공정에 의해 제거된다.
이때, 상기 제2 층간절연막(122)은 종래와 비교하여 상기 함몰거리(dR)에 대응하는 만큼 더 제거되어 상기 기판으로부터 측정된 제2 층간 절연막(122)의 두께를 줄인다. 따라서, 상기 제1 층간절연막(116)의 표면으로부터 측정되는 상기 제2 층간절연막(122)의 제2 두께(t2)는 종래와 비교하여 상기 함몰거리((dR)에 대응하는 만큼 축소되지만, 상기 공통 소스라인(120)의 표면으로부터 측정되는 상기 제2 층간절연막(122)의 제1 두께(t1)는 종래의 제2 층간 절연막의 두께와 동일하게 형성된다. 일실시예로서, 상기 제2 층간절연막(122)은 공통 소스라인(120)의 표면으로부 터 측정되는 상기 제2 층간절연막(122)의 제1 두께(t1)가 4500Å이 되도록 제거된다. 후속공정에서, 상기 제2 층간절연막(122)의 상부에 비트 라인이 형성되므로, 상기 공통 소스라인(120)의 표면으로부터 측정되는 상기 제2 층간절연막(122)의 제1 두께(t1)는 상기 공통 소스라인(120)과 상기 비트 라인 사이의 작동마진(e)으로 기능한다. 따라서, 본 발명에 의한 불휘발성 메모리 장치의 제조방법에 의하면, 총 층간절연막의 두께(d)는 상기 함몰거리((dR)에 대응하는 만큼 축소되지만, 상기 공통 소스라인(120)과 상기 제2 층간절연막(122) 사이의 작동마진(e)은 동일하게 유지되고 있다. 즉, 작동마진을 동일하게 유지하면서 상기 층간 절연막의 총 두께(d)를 낮출 수 있다.
일 실시예로서, 상기 제1 층간절연막(117)의 두께가 5000Å, 상기 게이트 구조물의 두께가 3500Å인 경우, 상기 함몰거리(dR)가 1500Å이면, 상기 공통 소스라인(120)과 상기 게이트 구조물은 동일한 높이에서 형성된다. 그러나, 상기 함몰거리(dR)가 1500Å이상이면, 공통 소스라인(120)은 상기 게이트 구조물의 하부에 위치하며, 상기 함몰거리(dR)가 1500Å이하이면, 상기 공통 소스라인(120)은 상기 게이트 구조물과 상기 제1 층간절연막(117) 사이에 형성된다. 즉, 상기 게이트 구조물에 대한 상기 공통 소스라인(120)의 위치는 층간절연막의 두께 감소량에 따라 결정되는 것이며, 게이트 구조물에 의해 결정되는 것은 아니다.
상술한 바와 같이, 제2 층간절연막(122)과 비트라인 콘택 플러그(126)를 동 시에 형성할 수도 있지만, 별개의 공정으로 형성할 수도 있음은 자명하다.
도 5a 내지 도 5c는 상기 제2 층간절연막과 비트라인 콘택 플러그를 별개의 공정으로 형성하는 과정을 나타내는 공정도들이다.
도 5a에 도시된 바와 같이, 상기 공통 소스라인(120)을 형성한 후, 결과물의 전면에 절연물질을 증착하여 제2 층간절연막(122)을 형성한다. 일실시예로서, 테오스(TEOS)막을 상기 함몰 공통 소스라인의 표면으로부터 약 4500Å의 두께를 갖도록 증착한다. 따라서, 상기 제1 층간절연막(117)의 표면으로부터 측정된 상기 제2 층간절연막(122)의 두께(t2)는 상기 함몰거리(dR)만큼 줄어들게 되어, 메모리 장치의 총 층간절연막의 두께(d)를 줄일 수 있다.
도 5b에 도시된 바와 같이, 상기 제2 층간절연막(122) 및 상기 제2 층간절연막(122)의 하부에 위치하는 제1 층간절연막(117)을 부분적으로 제거하여 서로 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역을 노출시키는 비트라인 콘택 플러그용 개구부(124)를 형성한다. 이어서, 상기 비트라인 콘택 플러그용 개구부(124)를 충분히 매립할 수 있을 정도의 두께로 비트라인 플러그용 도전층(126a)을 형성한다. 일실시예로서, 상기 비트라인 플러그용 도전층(126a)은 폴리실리콘 또는 금속으로 형성된다.
이어서, 도 5c에 도시된 바와 같이, 상기 비트라인 플러그용 도전층(126a)을 제거하여 상기 제2 콘택 홀(124)의 내부에만 상기 비트라인 플러그용 도전층(126a)을 남긴다. 일실시예로서, 상기 도전층(126a)은 화학 기계적 연마공정 또는 식각공 정에 의해 상기 제2 층간절연막(122)이 노출되도록 제거된다. 따라서, 상부면이 상기 제2 층간절연막(122)의 표면과 동일평면을 형성하는 비트라인 콘택 플러그(126)가 완성된다.
상술한 바와 같이 제2 층간절연막을 형성한 후, 상기 비트라인 플러그(126) 및 제2 층간절연막(122) 상에 SiON을 플라즈마-증진 화학기상증착(PE-CVD) 방법에 의해 증착하여 식각 저지층(도시하지 않음)을 형성한다. 이어서, 상기 식각 저지층 상에 절연층으로서, TEOS를 PE-CVD 방법에 의해 증착한 후, 사진식각 공정으로 상기 절연층 및 식각 저지층을 식각하여 비트라인 절연층(도시하지 않음)을 형성한다. 상기 비트라인 절연층은 서로 이웃하는 비트라인들을 절연시키는 역할을 하며, 비트라인과 동일한 방향, 즉 Y축 방향으로 신장되고 X축 방향으로 반복된다. 즉, 서로 이웃하는 비트라인 절연층 사이에는 비트라인 배선영역이 정의된다.
상기와 같은 본 발명에 따르면, 비트라인과 공톨 소스라인 사이의 작동마진은 동일하게 유지하면서 총 층간절연막의 두께를 낮출 수 있다. 따라서, 게이트 구조물 상부의 높은 수직 단차로 인한 콘택 저항증가를 방지할 수 있으며, 층간절연막의 두께를 낮게 유지하면서도 후속하는 사진식각 공정들의 얼라인먼트 마진을 충분히 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 액티브 영역과 필드 영역으로 구분되어진 반도체 기판;
    상기 반도체 기판 상에 형성된 다수의 게이트 구조물;
    상기 다수의 게이트 구조물 및 기판 상에 형성되어 상기 게이트 구조물 사이를 매립하는 제1 절연층 및 상기 제1 절연층 상에 형성되어 상부면을 평탄화시키는 제2 절연층을 포함하며, 상기 액티브 영역의 일부를 노출시키는 소스라인 개구부를 갖는 제1 층간절연막;
    상기 소스라인 개구부의 내부에 상기 제1 층간절연막의 표면보다 낮게 위치하는 공통 소스라인; 및
    상기 공통 소스라인 및 상기 제1 층간절연막 상에 위치하며, 그 내부를 관통하는 비트라인 플러그를 구비하는 제2 층간절연막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 절연층은 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래스(undoped silicate glass)로 이루어지며, 상기 제2 절연층은 테우스(TEOS, Tetra Ethyl Ortho Silicate)막 또는 오에스(OS, Ortho Silicate)믹을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 제1 절연층은 상기 게이트 구조물의 상부면으로부터 500Å의 두께를 가지며, 상기 제2 절연층은 상기 기판으로부터 5000Å의 두께를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 제2 층간 절연막은 플라즈마 증강 테우스(PE-TEOS, Plasma Enhanced Tetra Ethyl Ortho Silicate)막 또는 플라즈마 증강 옥시(PE-OxSi, Plasma Enhanced Oxy-Silane)막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 비트라인 플러그는 폴리 실리콘 또는 금속으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 공통소스라인은 상기 제2 절연층의 표면으로부터 500Å 내지 3000Å 낮게 위치하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 공통 소스라인의 표면으로부터 측정한 상기 제2 층간절연막의 두께는 4500Å인 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 제2 층간절연막의 상부에 위치하며, 상기 비트라인 플러그와 전기적으로 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 비트라인은 텅스텐(W)으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 게이트 구조물은
    상기 반도체 기판 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성되고, 제1 도전층으로 이루어진 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 유전막;
    상기 유전막 상에 형성되고, 제2 도전층으로 이루어진 컨트롤 게이트; 및
    질화물 계열의 절연물질로 이루어진 하드 마스크층을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 액티브 영역과 필드 영역으로 구분된 반도체 기판 상에 다수의 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 및 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 관통하여 상기 기판과 전기적으로 연결되고, 상기 제1 층간절연막의 표면보다 낮은 위치에 공통 소스라인을 형성하는 단계; 및
    상기 공통 소스라인 및 상기 제1 층간절연막 상에 형성되며, 그 내부를 관통 하는 비트라인 플러그를 구비하는 제2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 제1 층간절연막을 형성하는 단계는
    상기 게이트 구조물 및 상기 기판 상에 상기 게이트 구조물을 매립하기 위한 제1 절연층을 증착하는 단계; 및
    상기 제1 절연층 상에 상기 제2 절연층을 증착하는 단계; 및
    상기 제2 절연층을 제거하여 평탄화 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  13. 제12항에 있어서, 상기 제1 절연층은 상기 게이트 구조물의 상부면으로부터 500Å의 두께를 갖도록 증착되며, 상기 제2 절연층은 상기 기판으로부터 5000Å의 두께를 갖도록 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제12항에 있어서, 상기 제1 절연층은 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래스(undoped silicate glass)로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제12항에 있어서, 상기 제2 절연층은 테우스(TEOS, Tetra Ethyl Ortho Silicate) 또는 옥시(OxSi, Oxy-Silane)가스를 플라즈마 증각 화학기상증착 방법으 로 증착하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  16. 제11항에 있어서, 상기 공통 소스 라인을 형성하는 단계는
    상기 제1 층간절연막을 부분적으로 제거하여 상기 액티브 영역을 노출시키는 소스라인 개구부를 형성하는 단계;
    상기 소스라인 개구부 및 상기 제1 층간절연막 상에 소스 도전층을 형성하는 단계;
    상기 제1 층간절연막의 표면까지 상기 소스 도전층을 1차 제거하여 상기 소스라인 개구부의 내부에만 상기 소스 도전층을 남기는 단계; 및
    상기 소스 도전층을 상기 제1 층간절연막의 표면으로부터 소정의 거리만큼 2차 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  17. 제16항에 있어서, 상기 소스 도전층은 텅스텐(W)을 증착하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  18. 제16항에 있어서, 상기 소스 도전층을 1차 제거하는 단계는 화학적 기계적 연마(CMP)공정에 의해 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  19. 제16항에 있어서, 상기 소스 도전층을 2차 제거하는 단계는 건식 식각에 의한 에치백 공정으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  20. 제16항에 있어서, 상기 거리는 500Å 내지 3000Å인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  21. 제11항에 있어서, 상기 제2 층간절연막을 형성하는 단계는
    상기 공통 소스라인 및 상기 제1 층간절연막 상에 절연물질을 증착하여 절연박막을 형성하는 단계;
    상기 절연 박막 및 상기 절연 박막의 하부에 위치하는 상기 제1 층간절연막을 부분적으로 제거하여 상기 액티브 영역의 일부를 노출시키는 비트라인 콘택 플러그용 개구부를 형성하는 단계;
    상기 비트라인 콘택 플러그용 개구부 및 상기 절연박막 상에 비트라인 플러그용 도전층을 형성하는 단계; 및
    상기 비트라인 플러그용 도전층을 포함하는 상기 절연박막을 상기 공통 소스라인의 표면으로부터 소정의 두께를 갖도록 제거하여 상기 비트라인 콘택 플러그용 개구부의 내부에만 상기 비트라인 플러그용 도전층을 남기는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  22. 제21항에 있어서, 상기 절연박막은 테우스(TEOS, Tetra Ethyl Ortho Silicate) 또는 옥시(Oxy-Silane)가스를 플라즈마 증강 화학기상증착 방법으로 증착하여 이루어지며, 상기 비트라인 플러그용 도전층은 폴리실리콘을 화학기상증착방법으로 증착하여 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  23. 제21항에 있어서, 상기 비트라인 플러그용 도전층을 포함하는 상기 절연박막은 화학 기계적 연마공정에 의해 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  24. 제21항에 있어서, 상기 제1 층간절연막의 두께는 5000Å이며, 상기 공통소스 라인의 표면으로부터 측정한 상기 제2 층간절연막의 두께는 4500Å인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  25. 제11항에 있어서, 상기 제2 층간절연막을 형성하는 단계는
    상기 공통 소스라인 및 상기 제1 층간절연막 상에 상기 공통 소스라인의 표면으로부터 소정의 두께를 갖도록 절연물질을 증착하여 절연박막을 형성하는 단계;
    상기 절연 박막 및 상기 절연 박막의 하부에 위치하는 상기 제1 층간절연막을 부분적으로 제거하여 상기 액티브의 영역의 일부를 노출시키는 비트라인 콘택 플러그용 개구부를 형성하는 단계;
    상기 비트라인 콘택 플러그용 개구부 및 상기 절연박막 상에 비트라인 플러그용 도전층을 형성하는 단계; 및
    상기 비트라인 플러그용 도전층을 제거하여 상기 비트라인 콘택 플러그용 개구부의 내부에만 상기 비트라인 플러그용 도전층을 남기는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  26. 제25항에 있어서, 상기 절연박막은 테우스(TEOS, Tetra Ethyl Ortho Silicate) 또는 옥시(Oxy-Silane)가스를 플라즈마 화학기상증착 방법으로 증착하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  27. 제26항에 있어서, 상기 비트라인 플러그용 도전층은 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  28. 제25항에 있어서, 상기 절연박막은 화학 기계적 연마공정에 의해 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  29. 제25항에 있어서, 상기 비트라인 플러그용 도전층은 화학 기계적 연마공정 또는 건식식각에 의해 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  30. 제25항에 있어서, 상기 제1 층간절연막의 두께는 5000Å이며, 상기 공통소스 라인의 표면으로부터 측정한 상기 제2 층간절연막의 두께는 4500Å인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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