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KR20050107517A - 노화를 없애기 위해 타이밍에 효과적인 광학 피드백을 갖는광 방출 능동 매트릭스 디스플레이 - Google Patents

노화를 없애기 위해 타이밍에 효과적인 광학 피드백을 갖는광 방출 능동 매트릭스 디스플레이 Download PDF

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KR20050107517A
KR20050107517A KR1020057017043A KR20057017043A KR20050107517A KR 20050107517 A KR20050107517 A KR 20050107517A KR 1020057017043 A KR1020057017043 A KR 1020057017043A KR 20057017043 A KR20057017043 A KR 20057017043A KR 20050107517 A KR20050107517 A KR 20050107517A
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KR
South Korea
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transistor
pixel
discharge
voltage
gate
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KR1020057017043A
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English (en)
Inventor
스티븐 씨. 딘
데이빗 에이. 피쉬
존 엠. 셰넌
제이슨 알. 헥터
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Filing date
Publication date
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Abstract

능동 매트릭스 디스플레이에서, 각 픽셀은 구동 트랜지스터를 어드레싱하기 위해 사용될 전압을 저장하기 위한 저장 커패시터를 구비한다. 방전 트랜지스터가 상기 저장 커패시터를 방전시켜 상기 구동 트랜지스터를 스위치 오프하기 위해 제공된다. 이러한 타이밍은 디스플레이 소자에 의해 조명되는 광 의존 디바이스에 의해 제어된다. 상기 구동 트랜지스터는 상기 디스플레이 소자로부터 일정 광 출력을 제공하기 위해 제어되며, 지속기간이 데이터 전압에 따라 제어된다. 광학 피드백이 디스플레이 소자의 노화 보상과 구동 트랜지스터 내에서의 변화에 대한 보상을 제공하기 위해 상기 방전 트랜지스터의 작동 타이밍을 추가적으로 변경하기 위해 사용된다.

Description

노화를 없애기 위해 타이밍에 효과적인 광학 피드백을 갖는 광 방출 능동 매트릭스 디스플레이{LIGHT EMISSIVE ACTIVE MATRIX DISPLAY DEVICES WITH OPTICAL FEEDBACK EFFECTIVE ON THE TIMING TO COUNTERACT AGEING}
본 발명은 능동 매트릭스 디스플레이 디바이스, 특히 그러나 비배타적으로,각 픽셀과 관련있는 박막 스위칭 트랜지스터를 구비하는 능동 매트릭스 전계 발광 디스플레이 디바이스에 대한 것이다.
전계 발광, 광-방출, 디스플레이 소자를 사용하는 매트릭스 디스플레이 디바이스가 잘 알려져 있다. 디스플레이 소자는 예컨대 폴리머 물질을 사용하는 유기 박막 전계 발광 소자, 또는 통상적인 Ⅲ-Ⅴ족 반도체 화합물을 사용하는 발광 다이오드(LED)를 포함할 수 있다. 유기 전계 발광 물질, 특히 폴리머 물질의 최근의 발전은 실질적으로 비디오 디스플레이 디바이스에 사용될 능력을 드러냈다. 이들 물질은 일반적으로 한 쌍의 전극 사이에 삽입된 하나 이상의 층의 반도체 공액 폴리머(a semiconducting conjugated polymer)를 포함하는데, 상기 한 쌍의 전극 중 하나의 전극은 투명하고 나머지 전극은 홀이나 전자를 폴리머 층에 주입하기에 적당한 물질로 이루어진다.
폴리머 물질은 CVD 공정을 사용해서 제조되거나, 용해가능한 공액 폴리머액을 사용하는 스핀 코팅 기술에 의해 간단히 제조될 수 있다. 잉크젯 프린팅이 또한 사용될 수 있다. 유기 전계 발광 물질은 다이오드-유사 Ⅰ-Ⅴ족 특성을 나타내도록 배열될 수 있어, 이 물질은 디스플레이 기능 및 스위칭 기능 모두를 제공할 수 있으며, 따라서 수동형 디스플레이에 사용될 수 있다. 대안적으로, 이들 물질은 각 픽셀이 디스플레이 소자, 및 디스플레이 소자를 관통하는 전류를 제어하기 위한 스위칭 디바이스를 포함하는 능동 매트릭스 디스플레이 디바이스에 사용될 수 있다.
이러한 유형의 디스플레이 디바이스는 전류-어드레스 지정된 디스플레이 소자를 구비할 수 있어, 종래의, 아날로그 구동 방식은 제어가능한 전류를 디스플레이 소자에 공급하는 것을 수반한다. 픽셀 구성의 일부로서 전류 소스 트랜지스터를 제공하는 것이 알려져 있는데, 전류 소스 트랜지스터에 공급된 게이트 전압이 디스플레이 소자를 관통하는 전류를 결정한다. 어드레싱 단계 후 저장 커패시터가 게이트 전압을 유지한다.
도 1은 능동 매트릭스 어드레스 지정된 전계 발광 디스플레이 디바이스용의 공지의 픽셀 회로를 도시한다. 디스플레이 디바이스는 블록(1)으로 표시된, 규칙적으로 이격된 픽셀의 행 및 열 매트릭스 어레이를 구비하는 패널로서, 행(선택) 및 열(데이터) 어드레스 컨덕터(4 및 6)의 교차 세트 사이의 교차점에 위치된 관련 스위칭 수단과 함께 전계 발광 디스플레이 소자(2)를 포함하는 패널을 포함한다. 소수의 픽셀만이 간략함을 위해 도시되었다. 실제로 수백 개의 픽셀 행 및 열이 있을 수 있다. 픽셀(1)은 각각의 컨덕터 세트의 종단에 연결된 행, 스캐닝, 구동기 회로(8)와 열, 데이터, 구동기 회로(9)를 포함하는 주변 구동 회로에 의해 행 및 열 어드레스 컨덕터 세트를 통해 어드레스 지정된다.
전계 발광 디스플레이 소자(2)는 본 명세서에서 다이오드 소자(LED)로 나타나는 유기 발광 다이오드로서, 유기 전계 발광 물질의 하나 이상의 능동층이 삽입되는 한 쌍의 전극을 포함하는 유기발광 다이오드를 포함한다. 상기 어레이의 디스플레이 소자는 절연 서포트의 일 측면에 관련 능동 매트릭스 회로와 함께 수용된다. 디스플레이 소자의 캐소드 또는 애노드 중 하나가 투명 전도 물질로 형성된다. 서포트는 유리와 같은 투명한 물질이며, 기판에 가장 가까운 디스플레이 소자(2)의 전극은, 서포트의 타 측면에 있는 시청자에게 보이도록 하기 위해 전계 발광층에 의해 발생된 광이 이들 전극 및 서포트를 통해 송신되도록 ITO와 같은 투명 전도 물질로 구성될 수 있다. 일반적으로, 유기 전계 발광 물질층의 두께는 100nm과 200nm 사이이다. 소자(2)에 대해 사용될 수 있는 적당한 유기 전계 발광 물질의 일반적인 예가 공지되어 있으며 EP-A-0 717446에 기술되어 있다. WO96/36959에 기술된 바와 같은 공액 폴리머 물질이 또한 사용될 수 있다.
도 2는 전압-어드레스 지정된 동작을 제공하기 위한 공지의 픽셀 및 구동 회로 배열을 간략화된 도식화된 형태로 도시한다. 각 픽셀(1)은 EL 디스플레이 소자(2) 및 관련 구동기 회로를 포함한다. 구동기 회로는 행 컨덕터(4) 상의 행 어드레스 펄스에 의해 턴 온 되는 어드레스 트랜지스터(16)를 구비한다. 어드레스 트랜지스터(16)가 턴 온 될 때, 열 컨덕터(6) 상의 전압이 나머지 픽셀로 보내질 수 있다. 특히, 어드레스 트랜지스터(16)는 구동 트랜지스터(22) 및 저장 커패시터(24)를 포함하는 전류 소스(20)에 열 컨덕터 전압을 공급한다. 열 전압이 구동 트랜지스터(22)의 게이트에 제공되며, 게이트는 행 어드레스 펄스가 종료된 이후에도 저장 커패시터(24)에 의해 이 전압으로 유지된다.
이 회로 내의 구동 트랜지스터(22)는 p형 TFT로서 구현될 수 있어, 저장 커패시터(24)는 게이트 소스 전압을 고정된 채로 유지한다. 이는 트랜지스터를 관통하는 고정 소스 드레인 전류를 야기하며, 따라서 필요한 전류 소스 동작을 픽셀에제공한다.
위의 기본적인 픽셀 회로에서, 폴리실리콘을 기초로 한 회로에 대해, 트랜지스터의 채널 내의 폴리실리콘 그레인의 통계적 분포로 인해 트랜스터의 임계 전압에 변동이 있다. 그러나, 폴리실리콘 트랜지스터는 현재 전류 및 전압 스트레스 하에서 상당히 안정적이어서, 임계 전압은 실질적으로 일정하게 유지된다.
적어도 기판의 좁은 범위(short range)에 걸치는 무정형의 실리콘 트랜지스터 내에서 임계 전압의 변동이 작으나, 임계 전압은 전압 스트레스에 매우 민감하다. 구동 트랜지스터에 필요한 임계 이상의 고전압의 인가는 임계 전압에 큰 변화를 야기하는데, 이 변화는 디스플레이된 이미지의 정보 내용(information content)에 의존한다. 따라서 항상 온이 아닌 것과 비교해서, 항상 온인 무정형의 실리콘 트랜지스터의 임계 전압에 큰 차이(difference)가 존재할 것이다. 이러한 차동 노화(differential ageing)는 무정형의 실리콘 트랜지스터로 구동되는 LED 디스플레이에서 심각한 문제이다.
트랜지스터 특성의 변동에 덧붙여, LED 자체에 차이를 나타내는 노화가 또한 존재한다. 이는 전류 스트레싱 후, 광 방출 물질의 효율의 감소 때문이다. 대부분의 경우에서, LED를 통과하는 전류 및 전하가 많을수록, 효율이 더욱 낮다.
전압-어드레스 지정된 픽셀보다는 전류-어드레스 지정된 픽셀이 기판의 트랜지스터 변동의 효과를 감소시키거나 제거할 수 있다는 것이 인식되어 왔다. 예컨대, 전류-어드레스 지정된 픽셀은 샘플링 트랜지스터에 대해 게이트 소스 전압을 샘플링하기 위해 전류 미러를 사용할 수 있는데 상기 샘플링 트랜지스터를 통해 필요한 픽셀 구동 전류가 구동된다. 샘플링된 게이트 소스 전압은 구동 트랜지스터를 어드레스 지정하는데 사용된다. 이는 디바이스의 균일성 문제를 어느정도 완화하는데, 그 이유는 샘플링 트랜지스터와 구동 트랜지스터가 기판 상에서 서로 인접해서 서로에 대해 더욱 정확하게 매칭될 수 있기 때문이다. 다른 전류 샘플링 회로가 샘플링 및 구동을 위해 동일한 트랜지스터를 사용하여, 추가적인 트랜지스터 및 어드레스 라인이 필요함에도 불구하고, 어떠한 트랜지스터 매칭도 요구되지 않는다.
LED 물질의 노화에 대해 보상하는 전압-어드레스 지정된 픽셀 회로에 대한 제안이 또한 있었다. 예컨대, 픽셀이 광 감지 소자를 포함하는 다양한 픽셀 회로가 제안되었다. 이러한 소자는 디스플레이 소자의 광 출력에 응답하며 어드레스 기간 동안 디스플레이의 통합 광 출력을 제어하기 위해, 광 출력에 응답해서 저장 커패시터 상의 저장된 전하를 누설하도록 작용한다. 도 3은 이러한 목적을 위한 픽셀 배치의 일 예를 도시한다. 이러한 유형의 픽셀 구성의 예가 WO01/20591 및 EP 1 096 466에 상세히 기술되어 있다.
도 3의 픽셀 회로에서, 포토다이오드(27)가 커패시터(24)에 저장된 게이트 전압을 방전시킨다. 구동 트랜지스터(22) 상의 게이트 전압이 임계 전압에 도달할 때 EL 디스플레이 소자(2)는 더 이상 방출하지 않으며, 이후 저장 커패시터(24)는 방전시키는 것을 중지할 것이다. 포토다이오드(27)로부터 전하가 누설되는 속도는 디스플레이 소자 출력의 함수이어서, 포토다이오드(27)는 광감 피드백 디바이스로서 기능한다. 포토다이오드(27)의 효과를 고려하는 통합 광 출력이,
...[1]
로 제공되는 것으로 나타날 수 있다.
이 방정식에서, ηPD는 디스플레이 전체에서 매우 균일한 포토다이오드의 효율이고, CS는 저장 커패시턴스이며, V(0)는 구동 트랜지스터의 초기 게이트-소스 전압이고, VT는 구동 트랜지스터의 임계 전압이다. 광 출력은 따라서 EL 디스플레이 소자 효율과 독립적이며 따라서 노화 보상을 제공한다. 그러나, VT는 디스플레이 전체에서 서로 다르며 따라서 비-균일성을 나타낼 것이다. 2002년 5월, SID 02 다이제스트, 32.1, D.A.Fish 등에 의한 "능동 매트릭스 폴리머/유기 LED 디스플레이용 픽셀 회로의 비교"라는 논문을 참조한다.
이러한 기본적인 회로에 대한 개선이 존재하나, 실질적인 전압-어드레스 지정되는 회로가 여전히 임계 전압 변동에 취약하다는 문제점이 남아있다. 따라서, 도 3의 회로는 무정형의 실리콘 구동 트랜지스터의 스트레스 유도 임계 전압 변동에 대해 보상하지 않을 것이다. 게다가, 게이트-소스 전압을 유지하는 커패시터가 방전됨에 따라, 디스플레이 소자를 위한 구동 전류가 점진적으로 사라진다. 따라서, 밝기가 희미해진다. 이는 더욱 낮은 평균 광 세기를 야기한다.
도 1은 공지의 EL 디스플레이 디바이스를 도시한 도면.
도 2는 EL 디스플레이 픽셀을 전류-어드레싱하기 위한 공지의 픽셀 회로의 간략화된 개략도.
도 3은 차동 노화에 대해 보상하는 공지의 픽셀 설계도를 도시한 도면.
도 4는 본 발명에 따른 픽셀 회로의 제1 예를 도시한 도면.
도 5는 도 4의 회로의 작동을 설명하기 위한 타이밍도.
도 6은 본 발명에 따른 픽셀 회로의 제2 예를 도시한 도면.
도 7은 도 6의 회로의 작동을 설명하기 위한 타이밍도.
도 8은 도 4의 회로를 간소화시켜 도시한 도면.
도 9는 도 8의 회로의 작동을 설명하기 위한 타이밍도.
도 10은 도 8의 회로를 제작하기 위한 바람직한 공정을 설명하기 위해 사용되는 도면.
도 11은 본 발명에 따른 픽셀 회로의 제3 예를 도시한 도면.
도 12는 도 11의 회로의 작동을 설명하기 위한 타이밍도.
도 13은 도 11의 회로에 대한 제1 변형을 도시한 도면.
도 14는 도 11의 회로에 대한 제2 변형을 도시한 도면.
도 15는 도 14의 회로의 작동을 설명하기 위한 타이밍도.
도 16은 본 발명에 따른 픽셀 회로의 제4 예를 도시한 도면.
도 17은 도 16의 회로의 작동을 설명하기 위한 타이밍도.
도 18은 도 18의 회로의 변형을 도시한 도면.
도 19는 도 16의 회로의 작동을 설명하기 위한 타이밍도.
도 20은 도 16의 회로의 다른 변형을 도시한 도면.
도 21은 도 20의 회로의 작동을 설명하기 위한 타이밍도.
도 22는 본 발명에 따른 픽셀 회로의 제5 예를 도시한 도면.
도 23은 도 22의 회로의 작동을 설명하기 위한 타이밍도.
도 24는 본 발명에 따른 픽셀 회로의 제6 예를 도시한 도면.
도 25는 도 24의 회로의 작동을 설명하기 위한 타이밍도.
도 26은 본 발명의 다양한 회로의 이점을 설명하기 위한 그래프.
본 발명에 따르면, 디스플레이 픽셀 어레이를 포함하는 능동 매트릭스 디스플레이 디바이스가 제공되는데, 각 픽셀은,
전류-구동 광 방출 디스프레이 소자;
디스플레이 소자를 관통하는 전류를 구동시키기 위한 구동 트랜지스터;
구동 트랜지스터를 어드레스하는데 사용될 전압을 저장하기 위한 저장 커패시터;
저장 커패시터를 방전하여 구동 트랜지스터를 스위치 오프하기 위한 방전 트랜지스터; 및
디스플레이 소자의 광 출력에 따라 방전 트랜지스터에 인가된 게이트 전압을 바꿈으로써 방전 트랜지스터의 작동 타이밍을 제어하기 위한 광-의존 디바이스를 포함한다.
저장 커패시터는 별개의 소자일 수 있거나 구동 트랜지스터의 기생 커패시턴스일 수 있다.
이러한 배열에서, 구동 트랜지스터는 디스플레이 소자로부터 일정한 광 출력을 제공하기 위해 제어될 수 있다. 노화 보상을 위한 광학 피드백이 구동 트랜지스터를 신속하게 스위치 오프하도록 교대로 작동하는 방전 트랜지스터의 동작(특히, 턴온) 타이밍을 바꾸는데 사용된다. 방전 트랜지스터의 동작 타이밍은 또한 픽셀에 인가될 데이터 전압을 따를 수 있다. 이러한 방식으로, 광 출력에 응답해서 구동 트랜지스터를 더욱 천천히 스위치 오프하는 방식보다 평균 광 출력이 더욱 높을 수 있다. 따라서 디스플레이 소자는 더욱 효율적으로 작동할 수 있다.
구동 트랜지스터의 임계 전압 내의 임의의 드리프트가 디스플레이 소자의 (일정한) 밝기의 변화로서 그 자체를 나타낼 것이다. 결국, 본 발명의 광학 피드백 회로는 LED 노화 및 구동 트랜지스터 임계 전압 변동 모두로부터 유래하는 출력 밝기의 변동에 대해 보상한다. 따라서, 방전 트랜지스터의 임계 전압이 변하지 않는 경우, 임계 전압 변동에 대한 보상이 달성된다.
광 의존 디바이스는 포토다이오드를 포함할 수 있다. 이는 방전 트랜지스터의 게이트와 일정한 전압 라인 사이에 제공되는 방전 커패시터를 방전시키거나 충전하는데 사용될 수 있다. 커패시터가 (원래보다 많거나 적을 수 있는) 충분한 전하를 가질 때, 방전 트랜지스터가 턴온된다. 광 의존 디바이스는 따라서 방전 커패시터를 방전시키거나 충전하기 위한 것이다.
각 픽셀은 데이터 신호 라인과 픽셀로의 입력 사이에 연결되는 어드레스 트랜지스터를 추가적으로 포함할 수 있다. 데이터 신호 라인 상의 데이터 신호는 어드레스 트랜지스터에 의해 방전 트랜지스터의 게이트에 제공될 수 있다. 방전 트랜지스터는 사용시에 바이어스되어, 이는 방전 커패시터가 데이터 전압에 따른 양에 의해 충전되거나 방전될 때까지 방전 트랜지스터가 턴오프되는 것을 야기한다.
각 픽셀은 바람직하게는 충전 라인과 구동 트랜지스터의 게이트 사이에 연결되는 충전 트랜지스터를 추가적으로 포함할 수 있다. 이는 저장 커패시터를 구동 트랜지스터의 상태에 완전히 대응하는 전압으로 충전하는데 사용되며, 공통 캐소드 디스플레이 구성을 구비하는 n형 구동 트랜지스터에 필요하다.
충전 라인은 전력을 디스플레이 소자 및 구동 트랜지스터에 공급하는 전원 라인을 포함할 수 있거나, 별개의 충전 라인이 사용될 수 있다.
각 픽셀은 바람직하게는 구동 트랜지스터의 소스와 측로 라인 사이에 연결되는 측로 트랜지스터를 추가적으로 포함할 수 있다. 이는 데이터 전압이 픽셀에 저장되고 디스플레이 소자를 턴오프할 어드레싱 단계 동안 구동 트랜지스터의 소스 전압을 고정하는데 사용된다. 대안적으로, 각 픽셀은 동일한 목적으로 구동 트랜지스터에 직렬로 연결되는 절연 트랜지스터를 추가적으로 포함할 수 있다.
각 픽셀은, 각각이 저장 커패시터와 방전 커패시터의 게이트 중 하나와 데이터 신호 라인 사이에 연결되는, 제1 및 제2 어드레스 트랜지스터를 추가적으로 포함할 수 있다.
이러한 배열에서, 데이터 라인은 저장 커패시터 상의 전압뿐만 아니라 방전 트랜지스터 게이트 상의 시동 전압을 정하는데 사용될 수 있다. 제1 및 제2 어드레스 트랜지스터 중 하나는 n형 트랜지스터이며 나머지 하나는 p형 트랜지스터이다. 이들은 이후 상보적인 방식으로 작동하기 위해 단일 제어 라인에 의해 제어될 수 있다.
픽셀 회로는 무정형의 n형 트랜지스터 또는 폴리실리콘 n형 및 p형 트랜지스터를 이용해서 구현될 수 있다. 폴리실리콘 트랜지스터는 모두 p형, 모두 n형 또는 n형과 p형 디바이스의 혼합일 수 있다.
본 발명은 또한 각각이 구동 트랜지스터 및 전류-구동 광 방출 디스플레이 소자를 포함하는 디스플레이 픽셀 어레이를 포함하는 능동 매트릭스 디스플레이 디바이스를 구동하는 방법을 제공하는데, 픽셀의 각 어드레싱에 대해, 이 방법은,
구동 전압을 픽셀의 입력에 인가하는 단계;
구동 전압으로부터 유도되는 전압을 방전 커패시터에 저장하는 단계;
저장 커패시터 상의 전압을 사용해서 구동 트랜지스터를 구동시키는 단계;
전계 발광 디스플레이 소자의 광 출력에 의해 조명되는 광 의존 디바이스를 관통하는 전하 흐름을 사용해서 방전 트랜지스터를 스위치 온 하는 단계로서, 전하 흐름이 방전 커패시터를 충전하거나 방전시키는, 스위치 온 하는 단계; 및
방전 트랜지스터를 사용해서 저장 커패시터를 방전시킴으로써 구동 트랜지스터를 턴오프하는 단계를 포함한다.
저장 커패시터는 별개의 소자일 수 있거나 구동 트랜지스터의 기생 커패시턴스일 수 있다.
본 발명은 이제 첨부 도면을 참조해서 예를 통해 설명될 것이다.
이들 도면은 개략적인 것이며 축척에 맞게 작도된 것이 아니라는 점이 주목되어야 한다. 이들 도면의 부분의 상대적인 크기 및 비율은 도면의 명확화 및 편의를 위해, 크기에 있어 과장되거나 축소되어 도시되었다.
본 발명에 따라, 구동 트랜지스터가 소정의 프레임 기간 동안 일정한 게이트 전압으로 구동되고, 디스플레이 소자가 (일정한 밝기로)조명되는 동안의 시간 기간이 LED 물질과 구동 트랜지스터 모두의 노화 효과뿐만 아니라 필요한 밝기 출력을 고려하도록 픽셀 회로가 변형된다.
도 4는 본 발명의 픽셀 배치의 제1 예를 도시한다. 도 2 및 3에서와 동일한 구성소자를 표시하기 위해 동일한 참조 번호가 사용되며, 픽셀 회로는 도 1에 도시된 바와 같은 디스플레이에 사용하기 위한 것이다. 도 4의 회로는 무정형의 실리콘 n형 트랜지스터를 사용해서 구현하는데 적합하다.
구동 트랜지스터(22)를 위한 게이트-소스 전압이 또한 저장 커패시터(30)에 유지된다. 그러나, 본 발명의 회로에서, 이러한 커패시터는 충전 트랜지스터(34)(T2)에 의해 충전 라인(32)으로부터 고정 전압으로 충전된다. 따라서, 구동 트랜지스터(22)는 디스플레이 소자가 조명될 때 픽셀로의 데이터 입력과 독립적인 일정한 레벨로 구동된다. 밝기가 듀티 사이클을 변경함으로써, 특히 구동 트랜지스터가 턴 오프될 시간을 변경함으로써 제어된다.
구동 트랜지스터(22)는 저장 커패시터(30)를 방전시키는 방전 트랜지스터(36)에 의해 턴 오프된다. 방전 트랜지스터가 턴 온 될 때, 커패시터(30)가 신속하게 방전되어 구동 트랜지스터가 턴 오프된다.
게이트 전압이 충분한 전압에 도달할 때 방전 트랜지스터가 턴 온된다. 포토다이오드(38)가 디스플레이 소자(2)에 의해 조명되고 디스플레이 소자(2)의 광 출력에 따라 광전류를 발생시킨다. 이러한 광전류는 방전 커패시터(40)를 충전하며, 일정 시점에, 커패시터(40)의 전압은 방전 트랜지스터(36)의 임계 전압에 도달할 것이고 따라서 방전 트랜지스터를 스위치 온 할 것이다. 이러한 시간은 커패시터(40)에 원래 저장된 전하 및 광전류에 의존할 것이며, 디스플레이 소자의 광 출력에도 또한 의존한다.
포토다이오드(38)가 전력 라인(26)에 연결되어 도시되어 있으나, 충전 라인(32)에 대신 연결할 수 있다.
따라서, 데이터 라인(6) 상의 픽셀에 제공된 데이터 신호는 어드레스 트랜지스터(16)(T1)에 의해 공급되며 방전 커패시터(40)에 저장된다. (트랜지스터(36)가 스위치 오프하기 위해 소량의 추가적인 전하만이 필요하도록) 낮은 밝기가 높은 데이터 신호에 의해 나타나며 (트랜지스터(36)가 스위치 오프하기 위해 대량의 추가적인 전하가 필요하도록) 높은 밝기가 낮은 데이터 신호에 의해 나타난다.
이 회로는 따라서 디스플레이 소자의 노화를 보상하기 위한 광학 피드백을 구비하고, 또한 구동 트랜지스터(22)의 임계 보상을 구비하는데, 그 이유는 구동 트랜지스터 특성의 변동이 또한 디스플레이 소자 출력에서의 차이를 야기할 것이기 때문인데, 이 차이는 또한 광학 피드백에 의해 보상된다. 트랜지스터(36)를 위해, 임계 이상의 게이트 전압이 매우 작게 또는 음으로 유지되어, 임계 전압 변동이 훨씬 덜 중요하다.
도 4에 도시된 바와 같이, 각 픽셀은 또한 구동 트랜지스터(22)의 소스와 측로 라인(44) 사이에 연결되는 측로 트랜지스터(42)(T3)를 구비하다. 이 측로 라인(44)은 모든 픽셀에 공통일 수 있다. 이는 저장 커패시터(30)가 충전될 때, 구동 트랜지스터의 소스에 일정 전압을 보장하기 위해 사용된다. 따라서, 이는 디스플레이 소자의 전압 강하에 대한 소스 전압의 의존을 제거하는데, 상기 전압 강하는 전류를 흐름게 할 수 있다. 따라서, 고정 게이트-소스 전압이 커패시터(30)에 저장되며, 데이터 전압이 픽셀에 저장될 때 디스플레이 소자가 턴 오프된다.
도 5는 도 4의 회로의 작동에 대한 타이밍도를 도시하며 회로 작동을 더욱 상세하게 설명하기 위해 사용된다.
전원 라인은 자신에 인가되는 스위치 전압을 갖는다. 플롯(50)은 이 전압을 나타낸다. 데이터를 픽셀에 기록하는 동안, 전원 라인(26)이 낮게 스위치되어, 구동 트랜지스터(22)가 턴 오프된다. 이는 측로 트랜지스터(42)가 양호한 접지 기준(ground reference)을 제공하는 것을 가능하게 한다.
세 개의 트랜지스터(T1, T2, T3)에 대한 제어 라인이 함께 연결되며, 세 개의 트랜지스터는 전원 라인이 낮을 때 모두 턴 온 된다. 이러한 공유 제어 라인 신호는 플롯(52)으로서 도시되어 있다.
T1을 턴 온 하는 것은 방전 커패시터(40)를 데이터 전압으로 충전하는 효과를 갖는다. T2를 턴 온 하는 것은 저장 커패시터(30)를 충전 라인(32)으로부터 일정한 충전 전압으로 충전하는 효과를 가지며, T3을 턴 온 하는 것은 디스플레이 소자(2)를 우회하고 구동 트랜지스터(22)의 소스 전압을 고정시키는 효과를 갖는다. 플롯(54)에 도시된 바와 같이, 데이터(빗금친 부분)가 이 시간 동안 픽셀에 인가된다.
도 6은 동일한 참조 번호가 동일한 구성 요소에 대해 사용되는 회로, 및 또한 n형 트랜지스터만으로 구현되어 도시되는 회로로서 무정형의 실리콘 트랜지스터를 사용해서 구현하는데 적합한 제1 변형을 도시한다. 이 회로에서, 충전 트랜지스터는 전원 라인(26)에 연결되며, 전원 라인 상의 전압은 스위치되지 않는다.
도 7은 이 회로에 대한 타이밍도를 도시한다. 세 개의 트랜지스터(T1, T2, T3) 모두가 플롯(52)에 의거해서 턴 온 될 때, 픽셀내의 데이터의 저장이 수행된다.
위의 두 개의 회로는 픽셀을 프로그래밍할 때 구동 트랜지스터 소스 전압을 고정시키기 위해 측로 트랜지스터(42)를 사용한다. 회로에 대한 변형에서, 이 트랜지스터는 사용되지 않는다. 광학 피드백 시스템이 구동 트랜지스터의 임계 전압에 대해 완벽하게 보상하지 않을 것이기 때문에, 충전 라인(32)의 전압 제어와 결합된 트랜지스터(42)의 제거는 추가적인 레벨의 임계 전압 보상을 제공할 수 있다. 도 8은 어떠한 측로 트랜지스터도 사용되지 않는 도 4의 변형을 도시한다. 도 8에서, 포토다이오드(38)는 또한 전력 라인(26)에 연결되어 도시되나, 또한 충전 라인(32)에 연결할 수 있다.
도 8의 회로에서, 저장 커패시터(30)를 충전하기 위해 사용되는, 충전 라인(32)상의 전압이 추가적인 임계 전압 보상을 제공하기 위해 사용될 수 있다. 이 회로에서, 구동 트랜지스터(22)의 임계 전압이 증가할 때, 픽셀 프로그래밍 동안 LED(2)의 애노드가 전력 라인(26) 상의 낮은 전압으로 완전히 떨어지지는 않는다. 컨덕터(6)의 데이터 전압이 음의 전압 값(예컨대, 약 -5V)을 갖는다. 이는 데이터가 어드레스 트랜지스터(16)를 통해 방전 커패시터(40)에 저장될 때, 더욱 높은 애노드 전압이 더욱 큰 전압으로 하여금 커패시터(40)에 저장되게 함을 의미한다. 이는, 방전 커패시터(40)를 위한 충전 시간이 증가되고, 따라서 방전 트랜지스터(36)의 작동이 지연됨에 따라, 이후 더욱 밝은 픽셀을 야기한다. 따라서, 구동 트랜지스터(22)의 임계 전압 드리프트가 픽셀로 하여금 더욱 밝은 출력으로 구동되게 한다. 특히, 구동 트랜지스터(22) 소스의 방전 커패시터(40)로의 연결이 픽셀 충전 동안 애노드 전압에 따른 방전 트랜지스터의 작동 타이밍을 형성하는데, 상기 애노드 전압은 구동 트랜지스터(22)의 임계 전압의 기능이다.
이러한 보상 효과는 충전 라인(32) 상의 전압을 조정함으로써 튜닝될 수 있으며, 또한 다양한 회로 구성요소의 크기 조정(sizing)에 의해 영향받는다. 충전 라인(32) 상의 더욱 낮은 전압은 LED(2)의 애노드 상에 증가된 전압 에러를 야기한다. 저장 커패시터(30)가 구동 트랜지스터(22)를 구동시키기 위해 충분한 전하를 갖고 있어야 함에 따라, 충전 라인(32) 상의 전압에 대한 하한이 당연히 존재한다. 필요한 경우, 전력 라인(26) 상의 일부 전압이 구동 트랜지스터(22)의 기생 커패시턴스 또는 추가적인 결합 커패시턴스를 통해 저장 커패시터(30)에 연결될 수 있다. 따라서, 이러한 추가적인 보상 효과가 충전 라인(32) 상의 전압 제어 및 다른 회로 구성요소 특히, 구동 트랜지스터(22)의 설계 제어를 통해 튜닝될 수 있다.
위의 회로에서, 방전 트랜지스터(36)가 구동 트랜지스터(22)의 게이트를 더욱 신속하게 방전시킬수록, 디스플레이의 다크 상태가 더욱 양호해질 것이다. 구동 트랜지스터(22)의 게이트가 픽셀의 어드레싱 동안에 항상 충전되며 따라서 LED(2)가 다크 상태로 구동되는 경우 신속하게 방전될 필요가 있다. 특히, 전력 라인(26)이 로(low)인 어드레싱 단계 동안, 픽셀이 다크 상태로 구동되는 경우 전력 라인이 하이(high)로 복귀되기 전에 구동 트랜지스터의 게이트가 완전히 방전될 필요가 있다.
도 9는 도 8의 회로의 작동을 위한 바람직한 타이밍 시퀀스를 더욱 상세히 도시하나, 동일한 원리가 도 4 및 6의 회로에 그리고 실제로 아래에서 설명되는 회로에 적용될 수 있다. 도 9a에 도시된 바와 같이 픽셀 프로그래밍 후 전력 라인(26)이 하이로 되는 시간이 트랜지스터(16)상의 어드레스 펄스의 종단 후까지 지연된다. 이는 구동 트랜지스터(22)의 게이트를 방전시키기 위해 방전 트랜지스터(36)에 훨씬 많은 시간을 준다. 도 9a는 데이터 컨덕터(6) 상의 데이터(플롯의 빗금친 부분)의 타이밍, 트랜지스터(16) 및 전원 라인 전압(26)에 대한 어드레스 펄스 타이밍을 도시한다. 도 9a는 또한 프레임별 필드 펄스(27)를 도시한다.
도 9b는 펄스 타이밍의 예를 더욱 상세히 도시한다. 도시된 바와 같이, 트랜지스터(16)에 대한 어드레스 펄스는 약 20㎲의 지속기간을 가질 수 있으며, 전원 라인(26)의 높은 전압(예컨대 15V)으로의 복귀는 약 200㎲일 수 있다. 이는 개선된 다크 상태를 제공하며 또한 방전 트랜지스터(36) 내의 임계 전압 드리프트의 임의의 가능성을 최소화시킨다. 특히, 이 트랜진스터(36)는, 이용가능한 추가적인 시간(200㎲ 지연)의 결과, 구동 트랜지스터(22)의 게이트의 신속한 방전을 달성하기 위해 임계 이상으로 바이어스될 필요가 없다. 전원 라인이 계속해서 로인 동안 다른 행이 어드레스될 수 있음에 따라, 이러한 방식은 디스플레이를 어드레싱하기 위한 시간 길이 또는 복잡도에 영향을 주지 않는다. 이러한 구동 방식은 따라서 높은 콘트라스트 디스플레이를 유지하는 동안 그리고 방전 트랜지스터(36)에 대한 특별한 구동 조건(예컨대 임계 구동 조건 이상)을 필요로 하지 않고 회로가 사용되는 것을 가능하게 한다.
위의 타이밍 방식은 디스플레이가 다크 상태로 구동될 때 디스플레이 소자(2)가 턴 오프되는 것을 보장함으로써 디스플레이의 콘트라스트를 개선한다. 다크 상태로 구동되지 않을 때 회로의 작동을 위해, 구동 트랜지스터(22)는 디스플레이 기간 동안 회로에 의해 턴 오프되며, 이러한 턴 오프 타이밍은 광 출력을 지시한다. 회로에 의해 수행되는 임계 보상 품질은 구동 트랜지스터(22)가 방전 트랜지스터(36)에 의해 턴 오프되는 속도에 따른다. 따라서, 회로의 작동 품질은 방전 트랜지스터(36)의 턴 온 속도(또는 "부-임계 슬로프(sub-threshold slope)")에 의해 정해진다. 이상적으로는, 이러한 디바이스는 소정의 전압에서 즉시 턴 온 해야 한다. 그러나, 대신에, 무정형의 실리콘 TFT가 볼트 게이트 스윙(volt gate swing) 당 거의 10의 지수적 증가로 근접되는 유한한 턴 온 속도를 나타낸다. 이러한 서브-임계 슬로프는 부분적으로는 이용된 무정형의 실리콘 공정에 의존하나, 주로 게이트 절연체의 두께 및 유전율에 의존한다. 게이트 절연체의 두께가 반으로 되는 경우 서브-임계 슬로프는 거의 두 배가 된다. 그러나, 얇은 게이트 절연체가 절연체 층 내의 높은 전기장뿐만 아니라 스텝 커버리지 문제로 인해 낮은 양품률(low yield)을 야기하도록 게이트 절연체 층이 또한 게이트(행) 및 데이터(열) 금속의 다수의 교차점에서 크로스오버 유전체(crossover dielectric)로서 기능해야 한다. 추가적인 문제점이 큰 크로스오버(large crossover) 커패시턴스로 인해 발생한다. 일반적으로, 게이트 절연체는 300-400nm의 두께를 가지며 PECVD 실리콘 질소화물로 형성된다.
회로의 성능을 개선하기 위해, 게이트 유전성 절연체(gate dielectic insulator)가 방전 트랜지스터(36)의 게이트 유전체를 한정하는 국부적으로 더욱 얇은 부분으로 형성될 수 있다. 이는 게이트 절연체 층을 2 스텝으로 증착함으로써 달성될 수 있는데, 제1 스텝은 더욱 얇은 게이트 유전체가 요구되는 제1 게이트 절연체 층을 제거하기 위해 마스크 스텝으로 형성된다. 이는 그 후 모든 다른 디바이스가 더욱 두꺼운 완벽한 게이트 절연체를 사용하는 반면에 방전 트랜지스터(36)가 얇은 게이트 절연체로 제공되는 것을 허용한다. 배치 설계(layout design)는 이후 얇은 게이트 절연체 영역 또는 영역들이 게이트 금속 내의 어떠한 스텝도 덮지 않으며, 방전 트랜지스터(36)의 채널 영역을 덮는 것만 허용해서, 양품률 감소에 대한 임의의 위험이 최소화된다.
도 10은 이러한 접근법을 개략적으로 도시한다.
도 10에 표현된 배치가 도 8의 회로에 대응하지 않으며, 단지 방전 트랜지스터(36)에 더욱 얇은 게이트 절연체 층을 제공하는 원리를 보여주기 위한 예로써 제공된다는 것이 주목되어야 한다.
도 10에 도시된 바와 같이, 게이트 유전층은 두 개의 층(100,102)을 포함한다. 제1 층(100)은 방전 트랜지스터(36)의 게이트 컨덕터(36a) 상에서 제거되도록 패턴화된다. 기판의 모든 다른 영역에서, 두 개의 게이트 절연층(100,102)이 함께 패턴화된다. 따라서, 구동 트랜지스터(22)가 완벽한 게이트 절연층을 구비한다. 두 개의 게이트 절연층(100,102)은 또한 도 10에 도시된 커패시터(C)를 위한 커패시터 유전층을 정한다.
도 10의 구조에서, 게이트 전극 및 다수의 다른 콘택(contact)이 바닥 금속층(106)에 의해 형성되며, 다른 콘택뿐만 아니라 소스 및 드레인 전극이 상부 금속층(108)에 의해 형성된다. 픽셀 전극(110)이 능동 매트릭스 기판 상에 형성되며, LED층(112)이 픽셀 전극(110)과 캐소드층(114) 사이에 삽입된다. 절연/평탄층(116)은 일반적으로 실리콘 질소화물이다.
픽셀 회로 내의 하나 이상의 커패시터는 또한 유전체로서 얇은 게이트 절연층을 사용할 수 있다. 이는 영역 감소가 동일한 커패시턴스를 달성하는 것을 가능하게 할 수 있다. 또한, 꼼꼼한 배치는 얇은 절연 영역이 밑에 있는 게이트 금속층 내의 어떠한 스텝도 덮지 않는 것을 여전히 가능하게 할 수 있다.
방전 트랜지스터(36)의 게이트 절연체 두께를 (330nm에서 165nm로)인수 2 만큼 줄이는 것이 구동 트랜지스터(22) 내의 전압 임계 드리프트를 정정하는데 있어 회로 성능에 3배의 개선을 제공할 수 있다는 것을 시뮬레이션이 보여준다.
이러한 접근법은 바닥 게이트 TFT를 갖는 픽셀 회로에서 그리고 무정형의 실리콘 트랜지스터에 대해 개략적으로 제시되어 왔다. 동일한 원리가 저온 폴리실리콘을 사용하는 트랜지스터뿐만 아니라 상부 게이트 TFT 공정에 적용될 수 있다.
위의 예는 공통 캐소드 구현으로서, LED 디스플레이 소자의 애노드측은 패턴화되며 모든 LED 소자의 캐소드측은 공통의 패턴화되지 않은 전극을 공유한다. 이는 LED 디스플레이 소자 어레이의 제작시에 사용된 공정 및 물질의 결과로서 전류 우선 구현(current preferred implementation)이다. 그러나, 패턴화되지 않은 캐소드 설계가 구현되며, 이는 픽셀 회로를 단순화시킬 수 있다.
도 11은 또한 무정형의 실시콘 n형 트랜지스터로 구현되는 공통-애노드 픽셀 구성을 도시한다. LED 디스플레이 소자(2)의 애노드는 전원 라인(26)에 연결되고, 구동 트랜지스터(22)는 디스플레이 소자(2)와 접지 사이에 연결된다. 충전 트랜지스터(34)는 전원 라인(26)에 연결되고, 전원 라인 상의 전압은 스위치되지 않는다.
데이터가 회로에 저장될 때, (도 12의 플롯(52)에 도시된 바와 같이) 트랜지스터(T1 및 T2)가 턴 온 된다. 구동 트랜지스터(22)의 소스가 접지에 직접 연결되며, 디스플레이 소자가 구동 트랜지스터(22)의 드레인측에 있기 때문에, 저장 커패시터(30)가 전원 라인 전압으로 충전되며, 어떠한 측로 트랜지스터도 필요하지 않다. 이는 회로를 단순화시키나, 어드레싱 기간 동안 디스플레이 소자가 턴 온 될 것이다. 이러한 어드레싱 기간은 예컨대 (하나의 가능한 예에서)20ms의 전체 프레임 기간 내에서 32마이크로초로 비교적 짧다.
도 13은 도 11의 회로의 제1 변형을 도시하는데, 별개의 접지 라인(GND1 및 GND2)이 저장 커패시터(30) 및 (데이터 전압을 저장하는) 방전 커패시터(40)에 제공된다. 이는 데이터 저장 커패시터를 위한 접지 콘택을 개선시키며, 픽셀은 도 11에서와 동일한 방식으로 작동한다.
도 14는 도 11의 회로의 제2 변형을 도시하는데, 디스플레이 소자(2)에 공급하기 위한 전원 라인(26)이 포토다이오드(38)를 통해 저장 커패시터(30) 및 방전 커패시터(40)에 전하를 공급하기 위한 공급 라인(60)과 분리된다. 이는 도 15의 플롯(50)에 도시된 바와 같이, 전원 라인(26)이 스위치되는 것을 가능하게 해서, 디스플레이 소자가 어드레싱 단계 동안 턴 오프 될 수 있다. 이는 픽셀 구동의 다크니스(darkness)를 블랙으로 개선시킨다.
위의 회로는 모두 n형만의 배열로서 무정형의 실리콘 구현에 적합하다. 도 16은 저온 폴리실리콘 공정을 사용해서 구현하는데 적합한 n형 및 p형 회로를 도시하며, 이는 n형 및 p형 디바이스를 사용한다. 이 회로는 또한 공통-캐소드 LED 디스플레이 소자 배열이 사용되는 것을 가능하게 한다.
구동 트랜지스터(22)는 p형 디바이스로 구현된다. 소스가 이제 전원 라인에 연결됨에 따라, 저장 커패시터(30)가 전원 라인(26)과 구동 트랜지스터(22)의 게이트 사이에 연결된다. 유사하게, 방전 트랜지스터(36)가 p형 디바이스이며, 따라서방전 커패시터(40)가 전원 라인(26)과 트랜지스터(36)의 게이트 사이에 연결된다. 이 회로에서, 전하가 포토다이오드(38)에 의해 커패시터(40)로부터 제거되어 방전 트랜지스터(36)가 턴 온 될 때까지 이 트랜지스터의 게이트 전압의 강하를 야기한다.
충전 트랜지스터(34)는 또한 p형 디바이스이며 구동 트랜지스터(22)의 게이트와 접지 사이에 연결된다. 따라서 전체 전원 전압이 커패시터에 걸릴 때까지 트랜지스터(34)에 의해 초래되는 충전 동작이 커패시터를 충전하게 된다. 이는 구동 트랜지스터(22)의 게이트를 접지로 유지시키는데, (구동 트랜지스터가 p형 디바이스이므로)구동 트랜지스터를 완전히 턴 온 한다.
따라서, 근본적으로, 회로는 p형 트랜지스터의 사용을 허용하기 위한 적응 구조를 구비하는 위의 회로와 동일한 방식으로 작동한다.
절연 트랜지스터(62)는 블랙 성능(black performance)이 보존되도록 어드레싱 단계 동안 디스플레이 소자(2)가 턴 오프되는 것을 가능하게 한다. 도 16에서, 이는 n형 디바이스이나, 모든 p형 디바이스를 구비하는 구현이 가능하도록 물론 p형 디바이스일 수도 있다.
도 17에 도시된 바와 같이, 게이트 제어 신호(56)가 하이일 때 n형 트랜지스터(62)를 턴 온 시키며, 어드레싱 단계 동안 로일 때, 트랜지스터(62)는 턴 오프되는 반면 p형 트랜지스터(T1, T2)는 턴 온 된다.
LTPS 구동 트랜지스터 사용으로 인한 한가지 문제점은 디스플레이 디바이스의 트랜지스터 특성의 변동이 이미지 비균일성을 야기한다는 것이다. 이러한 비균일성은 방전 트랜지스터(36)의 상이한 임계 전압을 야기할 수 있으며, 도 16의 회로는 이들 임계 전압 변동에 감응한다.
방전 트랜지스터(36)에 임계 전압 보정을 제공하는 것이 가능하며, 이를 수행하기 위한 회로가 도 18에 도시되어 있다.
도 18의 회로는 도 16의 회로에 대응하며, 동일한 구성 요소에 대해 동일한 참조 번호가 사용되었다. 도 18에서, 임계 전압 커패시터(120)가 픽셀 입력과 방전 트랜지스터(36)의 게이트 사이에 도입된다. 또한, 쇼팅 트랜지스터(shorting transistor)(121)(T3)가 방전 트랜지스터(36)의 게이트와 드레인 사이에 제공된다.
도 18의 회로에 대한 타이밍도가 도 19에 도시되어 있다.
어드레싱 단계 동안, 어드레싱 트랜지스터(16)(T1)가 턴 온 될 때, 충전 트랜지스터(34)(T2)는 저장 커패시터(30)를 충전하도록 펄스에 대해 턴 온 된다. 이 펄스의 종단 무렵에, 쇼팅 트랜지스터(T3)가 턴 온 된다. 충전 트랜지스터(34)(T2)가 턴 오프 될 때, 방전 트랜지스터(36)의 임계 전압이 임계 전압 커패시터(120) 상에서 측정되는 한편, 기준 전압(122)이 열 상에 유지된다. 특히, 전류가 쇼팅 트랜지스터(T3)를 통해 방전 트랜지스터(36)를 통과하며, 이는 임계 전압이 임계 전압 커패시터(120)에 저장될 때(이는 기준 전압(122)이 소스 전압과 동일한 경우이다)까지 임계 전압 커패시터(120)를 방전시키는데, 이 시점에서 방전 트랜지스터(36)가 턴 오프 한다.
이 기간 후, 열 상에 데이터 전압이 걸린다. 방전 트랜지스터(36)의 게이트 전압은 커패시터(40)에 저장되는 데이터 전압과, 커패시터(120)에 저장된 임계 전압의 합을 포함하므로, 게이트 전압은 방전 트랜지스터(36)의 임계 전압 변동에 대해 보상한다.
충전 트랜지스터(34)(T2)는 또한 두 번째로 저장 커패시터(30)를 충전하기 위해 다시 턴 온 된다. 이후 충전 트랜지스터(34)(T2)의 턴 오프와 어드레싱 트랜지스터(16)(T1)의 턴 오프 사이에 기간이 있다. 이는 데이터가 제로인 경우에 충전 트랜지스터(34)가 그의 임계로 유지되며, 디스플레이 소자(2)가 트랜지스터(62)를 통해 구동 트랜지스터(22)에 연결되기 전에 저장 커패시터(30)를 방전시키기 시작하기 때문에, 양호한 블랙 상태가 얻어지는 것을 가능하게 한다. 따라서, 구동 트랜지스터(22)의 게이트가 방전되는 동안에 임의의 광 출력이 회피된다.
이러한 회로는 차동 노화 보정(differential aging correction)을 수행하는 것 외에 회로 내의 모든 디바이스의 변동성 및 임계 전압의 상당한 변동에 잘 견딘다.
도 20은 n형 예컨대 무정형 실리콘 트랜지스터를 사용하는 구현을 제외하고, 도 18과 유사한 회로를 도시한다. 도 18에서와 동일한 구성 요소가 존재하며, 동일한 참조 번호가 제공된다. 이러한 회로는 전원 라인(26) 상에 스위치된 전압을 제공함으로써 절연 트랜지스터(62)에 대한 필요를 회피한다. 또한, 두 개의 쇼팅 트랜지스터(121a 및 121b)가 요구된다.
도 20에서, 포토다이오드(38)가 별개의 충전 라인(122)에 연결되어 있다. 이것의 장점은, 포토다이오드가 이상 전류원이 아니기 때문에, 전력 라인 상의 전압 강하에 의해 야기되는 크로스 토크에 덜 취약하다는 것이다. 어드레싱은 또한 방전 트랜지스터의 임계 전압을 측정하는데 필요한 시간이 전체 어드레싱 시간에 더해지지 않도록 파이프라인 될 수 있다. 도 18의 회로에서, 방전 트랜지스터(36)의 임계 전압을 측정하는 동안 열 전압이 고정되어야 하며, 전체 어드레싱 기간 동안 어드레스 트랜지스터(16)(T1)가 턴 온 된다.
도 21은 도 20의 회로에 대한 타이밍도이다. 작동은 도 19의 타이밍도에 도시된 도 18의 회로의 작동과 유사하다. 그러나, 어드레스 트랜지스터(16)(T1)가 (저장 커패시터(30)가 라인(122)으로부터 충전되기에 충분히 길고 방전 커패시터(40)가 열 데이터 라인으로부터 충전되기에 충분히 긴) 단 펄스(short pulse) 동안만 턴 온 되는데, 이는 위에서 설명된 파이프라인된 어드레싱이 구현되는 것을 가능하게 한다.
도 22는 디스플레이 소자가 어드레싱 동안 턴 오프 될 수 있으나, 절연 트랜지스터가 도 16 및 18의 회로에서처럼 디스플레이 소자와 직렬일 필요는 없는 추가적이고 대안적인 배열을 도시한다.
각 픽셀은 두 개의 어드레스 트랜지스터(16a, 16b)를 구비한다. 제1 어드레스 트랜지스터(16a)가 데이터 신호 라인(6)과 저장 커패시터(30) 사이에 연결되어, 저장 커패시터를 선택된 제1 전압으로 충전하는데 사용될 수 있다. 제2 어드레스 트랜지스터가 데이터 신호 라인(6)과 방전 커패시터 사이에 연결되어, 방전 커패시터를 선택된 제2 전압으로 충전하는데 사용될 수 있다.
이 회로에서, 저장 커패시터는 이산의 여러 개의 상이한 전압(a discrete number of different voltages)으로 충전될 수 있다. 이들 중 하나는 구동 트랜지스터를 턴 온 하는데 충분하지 않은 전압이다. 따라서, 픽셀이 블랙 출력(black output)으로 구동되는 경우, 어드레싱 단계는 디스플레이 소자의 일시적인 조명을 야기할 것이며, 디스플레이 소자를 우회하거나 절연하기 위한 추가적인 트랜지스터가 필요없다.
어드레스 트랜지스터는 상보형이며, 도 22의 예에서, 제 1 어드레스 트랜지스터(16a)는 n형 트랜지스터이며 제2 어드레스 트랜지스터(16b)는 p형 트랜지스터이다. 두 개의 어드레스 트랜지스터(16a, 16b)의 게이트는 공유 선택 라인(70)에 의해 제어된다.
방전 트랜지스터(36), 포토다이오드(38) 및 방전 커패시터(40)는 전원 라인(26)과 접지 사이에 직렬로 있다. 이전 회로에서와 마찬가지로, 커패시터(40)의 전압이 트랜지스터(36)의 게이트 전압을 정하도록 방전 트랜지스터(36)의 게이트는 커패시터(40)에 연결된다.
구동 트랜지스터(22)는 소스가 전원 라인에 연결되고 드레인이 디스플레이 소자의 애노드에 연결된 p형 디바이스이다.
회로는 두 단계로 어드레스 지정된다. 도 23에 도시된 제1 단계(P1)에서, 제1 어드레스 트랜지스터(16a)를 스위치 온 하기 위해 하이 펄스가 선택 라인(70)(플롯 72)에 인가된다. 이때, 데이터 라인(6)(플롯 74)상의 신호가 저장 커패시터(30)에 인가되며, 이 전압은 이산 구동 레벨 중 하나를 제공하기 위해 구동 트랜지스터(22)를 구동시키기 위한 것이다.
도 23에 도시된 제2 단계(P2)에서, 제2 어드레스 트랜지스터(16b)를 스위치 온 하기 위해 로 펄스가 선택 라인(70)(플롯 72)에 인가된다. 이때, 데이터 라인(6)(플롯 74) 상의 데이터 신호가 방전 커패시터(40)에 인가되며, 이 전압은 방전 트랜지스터(36)를 턴 오프 한다. 커패시터(30,40)에 제공된 전압은 포토다이오드(38)를 리버스 바이어스한다(reverse bias).
디스플레이 소자의 필요한 구동 레벨은 따라서 두 개의 값으로 변환되는데, 하나는 (하나의 구동 레벨을 선택하는) 커패시터(30)에 인가된 전압을 제어하기 위한 것이며, 하나는 (스위치 오프 타임에 영향을 미치는) 방전 커패시터(40)에 인가된 전압을 제어하기 위한 것이다. 따라서, 도 22의 회로는 다중 레벨 구동을 듀티 사이클 제어와 결합한다.
포토다이오드의 조명은, 이전 회로와 마찬가지로 방전 트랜지스터가 턴 온 하고, 이후 저장 커패시터(30)를 방전시키는 레벨에 전압이 도달할 때까지, 커패시터(40) 전압이 감소되게 한다. 커패시터(40) 전하가 저장 커패시터(30)로 흐른다. 저장 커패시터가 훨씬 커짐에 따라, 전압 내의 임의의 결과적인 변화가 작아지며, 광학 밝기 내에서의 임의의 결과적인 변화는 광학 피드백 시스템에 의해 추가적으로 보상된다.
위에서 언급된 바와 같이, 도 22의 회로는 다중 레벨 구동을 듀티 사이클 제어와 결합한다. 이러한 원리는 본 발명의 다른 회로에 적용될 수 있다. 예컨대, 도 4의 회로에서, 픽셀 밝기를 선택하기 위해, 이산의 여러 개의 상이한 전압이 라인(32)에 인가될 수 있다. 커패시터(40)에 인가된 데이터 전압이 이후 듀티 사이클을 정하며, 결합된 두 개의 전압이 이후 픽셀 출력을 정한다. 따라서, 디스플레이 소자가 최대 밝기로 최적 효율을 위해 구동될 수 있거나, 듀티 사이클을 한계 내에서 유지하기 위해 다수의 레벨로 구동될 수 있다.
위의 예에서, 광학 피드백이 LED 물질 및 구동 트랜지스터의 노화를 보상하기 위해 사용된다. 무정형의 실리콘 구동 트랜지스터에 대한 경우일 수 있는 임계 전압 내의 변동이 매우 큰 경우, 광전류가 프레임 타임 내에서 방전 트랜지스터(36)를 스위치 온 하는데 불충분할 수 있다. 이 경우에, 어느 정도의 전기적 임계 전압 보상이 요구된다.
도 24는 광학 피드백을 구동 트랜지스터에 대한 전기적 임계 보상과 결합하는 픽셀 회로를 도시한다. 이 회로 내의 구동 트랜지스터(22)에 대한 게이트-소스 전압은 직렬인 두 개의 커패시터, 저장 커패시터(30) 및 임계 커패시터(82) 상에 유지된다. 방전 커패시터(40)가 또한 방전 트랜지스터(36)를 턴 오프하기 위해 제공되는데, 이 트랜지스터는 저장 커패시터(30)를 쇼트 아웃하기 위해 배열된다. 회로는 저장 커패시터(30)에 (고정) 구동 전압 레벨을 제공하며 임계 커패시터(82)에 구동 트랜지스터 임계 전압 레벨을 저장한다.
회로는 또한 전원 라인(26)에서 저장 커패시터(30)까지 충전 경로를 제공하기 위한 제1 충전 트랜지스터(34)를 구비한다. 제2 충전 트랜지스터(84)가 임계 커패시터(82)로 하여금 충전되는 것을 가능하게 하기 위해 제공된다. 추가적인 트랜지스터(86)가 방전 트랜지스터(36)를 하드하게(hard) 턴 온 하기 위해 제공되며, 아래로부터 명백하듯이, 이는 구동 트랜지스터의 임계 게이트-소스 전압이 임계 커패시터(82)에만 저장될 수 있도록 어드레싱 시퀀스 동안 저장 커패시터(30)로 하여금 쇼트 아웃되는 것을 가능하게 할 것이다.
모든 디스플레이 소자의 공통 캐소드 단말(90)은 두 개의 전압 - 디스플레이소자를 리버스 바이어스하기 위한 높은 전압 및 접지로 스위치 가능하다.
도 25는 도 24의 회로의 작동에 대한 타이밍도이다. 타이밍도의 각 행은 도 25에서 식별된 회로 소자 참조부호에 인가된 제어 신호를 나타낸다. 예컨대, 맨 위의 플롯(16)은 어드레스 트랜지스터(16)의 게이트에 인가된 신호를 제공한다. 도 24의 회로 내의 모든 트랜지스터는 n형이기 때문에, 트랜지스터를 턴 온 하기 위해 하이 펄스가 사용되어, 어드레스 트랜지스터는 플롯(16)에서 단일의 하이 펄스에 의해 턴 온 된다.
어드레싱 단계의 초기 단계(P1)는 임계 전압을 커패시터(82)에 저장하기 위한 것이다. 이 단계 동안, 전원 라인(26)은 그것에 인가된 하이 전압을 가지며, 그에 따라 공통 캐소드(90) 또한 디스플레이 소자를 리버스 바이어스하고 스위치 오프하기 위해 높은 전압을 갖는다.
초기에, 저장 커패시터는 방전 트랜지스터를 턴 온 함으로써 쇼트된다. 이는 (트랜지스터(36)의 게이트를 하이로 만들기 위해) 트랜지스터(86)를 스위치 온 함으로써 그리고 측로 트랜지스터(42)를 스위치 온 함으로써 달성되는데, 이것은 저장 커패시터의 하위 단말이 접지되는 것을 보장한다. 동시에, 충전 트랜지스터(84)가 턴 온 되어 임계 커패시터(82)를 충전하고, 구동 트랜지스터가 턴 온 된다. 구동 트랜지스터를 통과하는 구동 전류는 측로 트랜지스터(42)를 통해 접지로 보내진다.
이후 측로 트랜지스터(42)는 턴 오프된다. 구동 트랜지스터는 이후 구동 트랜지스터가 턴 오프하는 시점에 임계 전압이 임계 커패시터(82)에 저장될 때까지 임계 커패시터(82)를 방전시킨다.
트랜지스터(84 및 86)는 이후 턴 오프되며, 전력 라인(26)과 캐소드 라인(90)은 데이터 어드레싱 단계(P2) 동안 로로 만들어진다.
단계(P2) 동안, 충전 트랜지스터(34)는 턴 온 되는 측로 트랜지스터(42)를 통해, 저장 커패시터(30)를 공통 라인(44) 상의 전압으로 충전하는데 사용된다. 따라서, 이전 회로 예에서와 같이, 고정 전압이 저장 커패시터(30)에 저장된다.
대안적으로, 충전 트랜지스터(34)와 포토다이오드는 전원 라인(26)이 로일 때조차 커패시터(30)의 충전을 가능하게 하기 위해, 그들 자신의 충전 라인에 연결될 수 있다.
어드레스 트랜지스터(16)는 또한 데이터 신호를 방전 커패시터(40)에 보내기 위해 턴 온 된다.
회로는 따라서 상수값 더하기 임계 전압과 동일한 게이트-소스 전압을 직렬 커패시터 장치(30, 82)에 저장하기 위해 작동한다. 이는 임계 전압 보상을 제공한다.
전력 라인은 이후 하이로 스위치되며, 회로는 위에서 설명된 회로에 대해서와 동일한 방식으로 작동한다.
도 26은 위의 모든 회로에 대한 노화 보상이 밝기 출력에 어떻게 영향을 주는지 설명하는데 사용된다. 픽셀 밝기(B)가 시간(t)에 대해 플로팅되며, 시간 기간(tF)은 프레임 기간이다.
플롯(80)은 도 3의 공지된 보상 회로에 대한 프레임 기간에 걸쳐 밝기가 어떻게 변하는지 보여준다. 광학 피드백은 밝기가 시간에 걸쳐 점점 낮아지게 한다. 픽셀의 노화 후에, 피크 밝기가 더욱 낮아지며, 광학 피드백은 따라서 플롯(82)에 도시된 바와 같이 밝기의 덜 급속한 감소를 야기한다. 전체적인 광 출력(커브 아래 영역)이 따라서 일정하게 유지된다.
본 발명의 회로는 플롯(84)에 도시된 바와 같이 작동하며, 일정한 광 출력에 이어 급격한 컷오프(sharp cutoff)를 제공한다. 노화 후, 플롯(86)에 도시된 바와 같이, 일정한 밝기가 더욱 낮아지나, 컷오프는 더 늦다.
위의 예에서, 광 의존 소자는 포토다이오드이나, 픽셀 회로는 포토트랜지스터 또는 포토레지스터를 사용해서 구성될 수 있다. 회로는 다양한 트랜지스터 또는 반도체 기술을 사용해서 도시되었다. 다수의 변형이 가능한데, 예컨대 크리스털라인 실리콘(crystalline silicon), 수소화 무정형 실리콘(hydrogenated amorphous silicon), 폴리실리콘 및 심지어 반도체 폴리머가 가능하다. 이들은 모두 청구된 본 발명의 범위 내에 있는 것이 의도된다. 디스플레이 디바이스는 폴리머 LED 디바이스, 유기 LED 디바이스, 인광체 함유 물질 및 다른 발광 구조일 수 있다.
다수의 상이한 픽셀 회로가 위에서 제공되었으며, 임의의 특정 특징 및 개선사항이 단지 각각의 실시예를 참조해서 설명되었다. 예컨대, 위의 하나의 실시예는 픽셀이 다크 상태로 리셋되도록 추가적인 시간을 제공하기 위해 낮은 전압 펄스를 지연된 전력 라인에 사용한다. 위의 다른 실시예는 방전 트랜지스터에 대해 임계 보상을 구비한다. 이들, 및 다른 특정 특징과 개선 사항이 적당한 다른 실시예에 적용될 수 있다는 것이 이해되어야 한다. 이들 특징이 다른 픽셀 회로 변형에 적당할 때와 그렇지 아니할 때가 당업자에게 명백할 것이다.
다양한 다른 변경이 당업자에게 명백할 것이다.
본 발명은 능동 매트릭스 디스플레이 디바이스, 특히 그러나 비배타적으로,각 픽셀과 관련있는 박막 스위칭 트랜지스를 구비하는 능동 매트릭스 전계 발광 디스플레이 디바이스에 이용 가능하다.

Claims (26)

  1. 디스플레이 픽셀 어레이를 포함하는 능동 매트릭스 디스플레이 디바이스로서, 각 픽셀은,
    전류 구동 발광 디스플레이 소자(2);
    상기 디스플레이 소자(2)를 통하는 전류를 구동시키기 위한 구동 트랜지스터(22);
    상기 구동 트랜지스터(22)를 어드레싱하기 위해 사용될 전압을 저장하기 위한 저장 커패시터(30);
    상기 저장 커패시터(30)를 방전시켜 상기 구동 트랜지스터를 스위치 오프하기 위한 방전 트랜지스터(36); 및
    상기 디스플레이 소자(2)의 광 출력에 따라 상기 방전 트랜지스터(36)에 인가된 게이트 전압을 바꿈으로써 상기 방전 트랜지스터의 작동 타이밍을 제어하기 위한 광 의존 디바이스(38)를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  2. 제1 항에 있어서,
    상기 광 의존 디바이스(38)는 상기 방전 트랜지스터(36)를 오프 상태에서 온 상태로 스위칭하는 타이밍을 제어하는, 능동 매트릭스 디스플레이 디바이스.
  3. 제1 항 또는 제 2항에 있어서,
    상기 광 의존 디바이스(38)는 방전 포토다이오드를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  4. 제1 항 또는 제2 항 또는 제3 항 중 어느 한 항에 있어서,
    방전 커패시터(40)가 상기 방전 트랜지스터(36)의 게이트와 일정한 전압 라인 사이에 제공되고, 상기 광 의존 디바이스(38)는 상기 방전 커패시터(40)를 충전하거나 방전시키기 위한 것인, 능동 매트릭스 디스플레이 디바이스.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    각 픽셀은 픽셀로의 입력과 데이터 신호 라인(6) 사이에 연결된 어드레스 트랜지스터(16)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 구동 트랜지스터(22)는 전원 라인(26)과 상기 디스플레이 소자(2) 사이에 연결되는, 능동 매트릭스 디스플레이 디바이스.
  7. 제6 항에 있어서,
    상기 저장 커패시터(30)는 상기 구동 트랜지스터(22)의 게이트와 소스 사이에 연결되는, 능동 매트릭스 디스플레이 디바이스.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    각 픽셀은 상기 구동 트랜지스터(22)의 게이트와 충전 라인(32) 사이에 연결된 충전 트랜지스터(34)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  9. 제8 항에 있어서,
    상기 충전 라인은 상기 디스플레이 소자(2)와 상기 구동 트랜지스터(22)에 전력을 공급하는 전원 라인(26)을 포함하는, 능동 매트릭스 디스플레이 디바이스.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    각 픽셀은 상기 구동 트랜지스터(22)의 소스와 측로 라인(44) 사이에 연결된 측로 트랜지스터(42)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  11. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    각 픽셀은 상기 구동 트랜지스터와 직렬로 연결된 차단 트랜지스터(62)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  12. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    각 픽셀은, 각각이 상기 저장 커패시터(30)와 상기 방전 커패시터(36)의 게이트 중 하나와 상기 데이터 신호 라인(6) 사이에 연결되는, 제1 및 제2 어드레스 트랜지스터(16a, 16b)를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  13. 제12 항에 있어서,
    상기 제1 및 제2 어드레스 트랜지스터 중 하나(16a)는 n형 트랜지스터이며 나머지(16b)는 p형 트랜지스터인, 능동 매트릭스 디스플레이 디바이스.
  14. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    각 픽셀의 상기 트랜지스터는 무정형 실리콘 n형 트랜지스터를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  15. 제1 항 내지 제9 항 또는 제11 항 내지 제13 항 중 어느 한 항에 있어서,
    각 픽셀의 상기 트랜지스터는 폴리실리콘 트랜지스터를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  16. 제1 항 내지 제9 항 또는 제11 항 중 어느 한 항에 있어서,
    각 픽셀의 상기 트랜지스터는 p형 폴리실리콘 트랜지스터를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  17. 제1 항 내지 제9 항 또는 제11 항 내지 제13 항 중 어느 한 항에 있어서,
    각 픽셀의 상기 트랜지스터는 마이크로크리스털라인 트랜지스터를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  18. 제1 항 내지 제 17 항 중 어느 한 항에 있어서,
    각 픽셀은 상기 구동 트랜지스터(22)의 임계 전압을 저장하기 위한 임계 전압 저장 커패시터(82)를 포함하되, 상기 임계 전압 저장 커패시터(82)는 상기 구동 트랜지스터의 게이트와 소스 사이에서 상기 저장 커패시터(30)와 직렬로 있는, 능동 매트릭스 디스플레이 디바이스.
  19. 제18 항에 있어서,
    각 픽셀은 상기 임계 커패시터(82)가 충전되는 것을 가능하게 하는 트랜지스터(84)를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  20. 제19 항에 있어서,
    각 픽셀은 상기 방전 트랜지스터(36)를 턴 온 시키기 위한 트랜지스터(86)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  21. 제1 항 내지 제20 항 중 어느 한 항에 있어서,
    상기 방전 트랜지스터(36)의 게이트 절연체(102)가 상기 구동 트랜지스터(22)의 게이트 절연체(100,102)보다 더 얇은, 능동 매트릭스 디스플레이 디바이스.
  22. 제1 항 내지 제21 항 중 어느 한 항에 있어서,
    상기 방전 트랜지스터(36)의 게이트 절연체(102)가 픽셀의 입력과 데이터 신호 라인 사이에 연결된 어드레스 트랜지스터(16)의 게이트 절연체보다 더 얇은, 능동 매트릭스 디스플레이 디바이스.
  23. 제22 항에 있어서,
    상기 구동 트랜지스터(22)의 게이트 절연체가 제1 및 제2 게이트 절연층(100,102)을 포함하고, 상기 어드레스 트랜지스터(16)의 게이트 절연체가 상기 제1 및 제2 게이트 절연층 중 하나(102)만 포함하는, 능동 매트릭스 디스플레이 디바이스.
  24. 제1 항 내지 제23 항 중 어느 한 항에 있어서,
    각 픽셀은 상기 방전 트랜지스터(36)의 임계 전압을 저장하기 위한 임계 저장 커패시터(120)를 더 포함하는, 능동 매트릭스 디스플레이 디바이스.
  25. 제1 항 내지 제24 항 중 어느 한 항에 있어서,
    상기 전류 구동 발광 디스플레이 소자(2)는 전계발광 디스플레이 소자를 포함하는, 능동 매트릭스 디스플레이 디바이스.
  26. 각 픽셀이 구동 트랜지스터(22)와 전류 구동 발광 디스플레이 소자(2)를 포함하는, 디스플레이 픽셀 어레이를 포함하는 능동 매트릭스 디스플레이 디바이스를 구동시키기 위한 방법으로서, 픽셀의 각 어드레싱을 위해 상기 방법은,
    구동 전압을 픽셀의 입력에 인가하는 단계;
    상기 구동 전압으로부터 유도되는 전압을 방전 커패시터(40)에 저장하는 단계;
    저장 커패시터(30) 상의 전압을 사용해서 상기 구동 트랜지스터(22)를 구동시키는 단계;
    상기 디스플레이 소자(2)의 광 출력에 의해 조명된 광 의존 디바이스(38)를 통과하는 전하 흐름을 사용해서 방전 트랜지스터(36)를 스위치 온 하는 단계로서, 상기 전하 흐름은 상기 방전 커패시터(40)를 충전하거나 방전시키는, 스위치 온 단계; 및
    상기 방전 트랜지스터(36)를 사용해서 상기 저장 커패시터(30)를 방전시켜 상기 구동 트랜지스터를 턴 오프하는, 저장 커패시터(30) 방전 단계를 포함하는, 능동 매트릭스 디스플레이 디바이스를 구동시키기 위한 방법.
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