KR20050063410A - Method for fabrication of semiconductor device - Google Patents
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Abstract
본 발명은 콘택 형성 공정시 하부 도전패턴의 어택을 방지하면서도 콘택 낫 오픈과 콘택 저면의 CD 감소를 방지하며, 콘택 개구부 확장을 위한 세정 공정시의 절연 특성 열화로 인한 불량 발생을 억제할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1전도막 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 기판 전면에 제2절연막을 형성하는 단계; 상기 도전패턴 상부에서 소정의 두께가 남도록 상기 제2절연막을 일부 제거하는 단계; 상기 제2절연막 상에 콘택홀 형성을 위한 패턴이 전사된 하드마스크를 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 도전패턴의 상부가 드러나도록 상기 제2절연막을 식각하는 단계; 상기 제2절연막이 식각된 전체 프로파일을 따라 어택방지막을 형성하는 단계; 및 상기 하드마스크를 식각마스크로 상기 어택방지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 제1전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다. The present invention prevents the attack of the lower conductive pattern during the contact forming process, while preventing the contact sickle opening and the CD reduction of the bottom of the contact, and the semiconductor that can suppress the occurrence of defects due to deterioration of the insulating properties during the cleaning process for expanding the contact openings To provide a device manufacturing method, the present invention for forming a first insulating film on the first conductive film; Forming a plurality of conductive patterns of a hard mask insulating film / conductive film structure on the first insulating film; Forming a second insulating film on an entire surface of the substrate including the conductive pattern; Partially removing the second insulating layer so that a predetermined thickness remains on the conductive pattern; Forming a hard mask on which the pattern for forming a contact hole is transferred on the second insulating layer; Etching the second insulating layer to expose the upper portion of the conductive pattern using the hard mask as an etching mask; Forming an anti-attack film along the entire profile of the second insulating film etched; And forming a contact hole exposing the first conductive layer by etching the attack prevention layer, the second insulating layer, and the first insulating layer using the hard mask as an etch mask.
Description
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 콘택 형성 공정시 하부 도전패턴의 어택을 방지할 수 있는 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 스토리지노드 콘택 오픈을 위한 공정에서 비트라인의 어택을 방지하며 공정 마진을 높일 수 있는 반도체소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing attack of a lower conductive pattern during a contact forming process, and more particularly, a bit line attack in a process for opening a storage node contact. It relates to a method for manufacturing a semiconductor device that can prevent the process and increase the process margin.
반도체소자의 제조 공정이 점점 고집적화되어 가면서 피치(Pitch)는 점점 감소하고, 각 단위소자의 수직적 배열이 증가함에 따라 식각 깊이의 증대에 따른 종횡비(Aspect ratio)의 증가로 인해 식각 공정의 부담이 증가하였다.As the manufacturing process of semiconductor devices becomes more and more integrated, the pitch decreases gradually, and as the vertical arrangement of each unit device increases, the burden of the etching process increases due to an increase in aspect ratio due to an increase in etching depth. It was.
이로 인해 셀 콘택 또는 스토리지노드 콘택 등을 형성할 때, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정이 도입되었다.As a result, when forming a cell contact or a storage node contact, a self-aligned contact (hereinafter referred to as SAC) etching process is introduced.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 소자에서 셀 콘택 플러그와 캐패시터와의 연결 패드로 사용하는 스토리지노드 콘택(SNC; Storage Node Contact) 형성 공정에서 전술한 SAC 식각 공정을 적용하더라도 예컨대, 100nm 또는 80nm 이하의 디자인 룰(Design rule)이 적용되는 반도체소자 제조 공정에서는 피식각층인 층간절연막과 포토레지스트 패턴 사이에 하드마스크를 사용하는 것이 필수적이다.Even if the above-described SAC etching process is applied to a storage node contact (SNC) forming process used as a connection pad between a cell contact plug and a capacitor in a semiconductor memory device such as a DRAM (Dynamic Random Access Memory), for example, 100 nm or In a semiconductor device manufacturing process to which a design rule of 80 nm or less is applied, it is essential to use a hard mask between an interlayer insulating layer and a photoresist pattern as an etched layer.
도 1은 포토레지스트 패턴을 식각마스크로 한 식각 공정과 하드마스크를 식각마스크로 한 식각 공정시 하부 패턴의 모양을 비교 도시한 평면 SEM 사진이다.FIG. 1 is a planar SEM photograph illustrating the shape of a lower pattern during an etching process using a photoresist pattern as an etching mask and an etching process using an hard mask as an etching mask.
도 1의 (a)는 패턴 형성을 위한 식각 공정시 포토레지스트 패턴을 식각마스크로 한 것으로, 패턴(P1)의 변형이 심하게 발생함을 알 수 있다.FIG. 1A illustrates that the photoresist pattern is used as an etching mask during the etching process for forming the pattern, and the deformation of the pattern P1 is severely generated.
도 1의 (b)는 패턴 형성을 위한 식각 공정시 하드마스크를 식각마스크로 한 것으로, 패턴(P2)의 변형이 거의 발생하지 않음을 알 수 있다.1 (b) shows that the hard mask is used as an etching mask during the etching process for forming the pattern, and it can be seen that deformation of the pattern P2 hardly occurs.
하지만, 하드마스크를 사용하는 경우에도 소자의 디자인 룰 감소에 따른 층간절연막 간의 마진 부족과 식각할 깊이가 증가함에 따라 예컨대, 스토리지노드 콘택 형성을 위한 SAC 식각 공정을 통해 하부의 셀 콘택 플러그를 노출시키는 콘택홀을 형성 후, 콘택 개구부 확장을 위해 실시하는 습식의 세정 공정에 의해 층간절연막이 손실된다.However, even in the case of using a hard mask, as the margin of the interlayer insulating layer decreases due to the reduction of the design rule of the device and the depth to be etched increases, for example, the lower cell contact plug is exposed through a SAC etching process for forming a storage node contact. After the contact hole is formed, the interlayer insulating film is lost by a wet cleaning process for expanding the contact opening.
이러한 층간절연막의 손실은 비트라인과 스토리지노드 콘택 플러그 간의 전기적 단락 또는 스토리지노드 콘택 플러그 간의 전기적 단락을 유발한다.The loss of the interlayer insulating film causes an electrical short between the bit line and the storage node contact plug or an electrical short between the storage node contact plug.
이하에서는, 전술한 문제점을 실제 공정의 예를 통해 살펴 본다.Hereinafter, the above-mentioned problems will be described through examples of actual processes.
도 2는 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도이다.2 is a plan view showing the layout of a 1T cell of a semiconductor memory device.
도 2를 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(WL1, WL2, WL3)이 배치되어 있으며, 워드라인(WL1, WL2, WL3)과 교차하는 방향으로 2개의 비트라인(BL1, BL2)이 배치되어 있다. 워드라인(WL1, WL2, WL3) 사이의 기판(예컨대, 기판의 불순물 확산영역)을 노출시키는 T형의 마스크 패턴을 통해 형성된 콘택홀(도시하지 않음)을 통해 기판과 콘택된 랜딩 폴리 플러그(LPC1)가 형성되어 있다. 랜딩 폴리 플러그(LPC1) 중 가운데 부분에서는 비트라인콘택(BLC)이 형성되어 비트라인(BL1)과 콘택되어 있으며, 랜딩 폴리 플러그(LPC1)의 가장자리 두개는 스토리지노드 콘택(Storage node contact; SNC1, SNC2)을 통해 각각의 셀 캐패시터(Cap1, Cap2)에 전기적으로 도통되어 있다.Referring to FIG. 2, a plurality of gate electrodes, for example, word lines WL1, WL2, and WL3 are disposed in one direction, and two bit lines BL1 and BL2 intersect with the word lines WL1, WL2, and WL3. ) Is arranged. Landing poly plug LPC1 contacted with the substrate through a contact hole (not shown) formed through a T-type mask pattern exposing a substrate (eg, an impurity diffusion region of the substrate) between the word lines WL1, WL2, and WL3. ) Is formed. In the middle of the landing poly plug LPC1, a bit line contact BLC is formed to contact the bit line BL1, and two edges of the landing poly plug LPC1 are connected to storage node contacts SNC1 and SNC2. Is electrically connected to each of the cell capacitors Cap1 and Cap2.
전술한 도 2를 a-a' 방향으로 각각 절취한 단면을 도시한 도 3a 내지 도 3d를 참조하여 종래의 반도체소자 제조 공정을 살펴본다.The semiconductor device manufacturing process of the related art will be described with reference to FIGS. 3A to 3D, which show cross-sections cut out in the a-a 'direction of FIG. 2.
도 3a에 도시된 바와 같이, 소자분리막 및 웰 등의 반도체소자를 이루기 위한 여러 요소가 형성된 기판(300)에 게이트 전극 패턴을 포함한 트랜지스터를 형성하고, 셀콘택 공정을 통해 플러그(302)를 형성한다. As shown in FIG. 3A, a transistor including a gate electrode pattern is formed on a substrate 300 on which various elements for forming semiconductor devices such as an isolation layer and a well are formed, and a plug 302 is formed through a cell contact process. .
여기서, 플러그(302)는 제1절연막(301)에 의해 분리되어 있다.Here, the plug 302 is separated by the first insulating film 301.
제1절연막(301)으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, APL(Advanced Planarization Layer)막, SOG(Spin On Glass)막 또는 HDP(High Density Plasma) 산화막 등을 주로 사용하며, 플러그(302)는 폴리실리콘, 텅스텐 등이 단독 또는 조합된 형태와, 여기에 Ti/TiN 배리어막을 포함하는 구조를 포함한다.As the first insulating layer 301, a BOSG (Boro Phospho Silicate Glass) film, a BSG (Boro Silicate Glass) film, a PSG (Phospho Silicate Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, an APL (Advanced Planarization Layer) film, A SOG (Spin On Glass) film or HDP (High Density Plasma) oxide film is mainly used, and the plug 302 has a structure in which polysilicon, tungsten, or the like is singly or combined, and a Ti / TiN barrier film. Include.
이어서, 플러그(302) 및 제1절연막(301)을 포함하는 전면에 제2절연막(303)을 형성한다. 제2절연막(303)은, BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 이용한다. Subsequently, a second insulating film 303 is formed on the entire surface including the plug 302 and the first insulating film 301. The second insulating film 303 uses a BPSG film, a BSG film, a PSG film, a TEOS film, an APL film, an SOG film, or an HDP oxide film.
이어서, 제2절연막(303) 상에 전도막과 하드마스크용 절연막을 차례로 증착한 후, 비트라인 마스크를 이용한 사진식각 공정을 실시하여 하드마스크(305)/전도막(304)의 적층 구조를 갖는 비트라인(BL1, BL2)을 형성한다.Subsequently, a conductive film and an insulating film for a hard mask are sequentially deposited on the second insulating film 303, and then a photolithography process using a bit line mask is performed to have a stack structure of the hard mask 305 / conductive film 304. Bit lines BL1 and BL2 are formed.
전도막(304)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용하며, 하드마스크(305)는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다. The conductive film 304 is a polysilicon, tungsten, tungsten nitride film or tungsten silicide or the like used alone or stacked, and the hard mask 305 uses a nitride film series such as silicon nitride film or silicon oxynitride film.
하드마스크(305)로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 스토리지노드 콘택 플러그 형성을 위한 SAC 식각 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 식각 과정에서 전도막(304)이 어택받는 것을 방지하기 위한 것이다.Using a nitride-based material as the hard mask 305 may use an nitride-based material having an etch selectivity with an oxide-based insulating film for interlayer insulation to obtain an etch profile in a SAC etching process for forming a storage node contact plug. At the same time to prevent the conductive film 304 is attacked during the etching process.
이어서, 비트라인(BL1, BL2) 상에 식각정지막(306)을 증착하는 바, 비트라인(BL1, BL2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.Subsequently, the etch stop layer 306 is deposited on the bit lines BL1 and BL2, so that the bit line BL1 and BL2 are thinly deposited along the formed profile.
식각정지막(306)은 SAC 식각 공정에서 하드마스크(305)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.The etch stop film 306 uses a nitride film-based material film such as a silicon nitride film or a silicon oxynitride film having an etching selectivity with respect to the oxide film in order to prevent attack of the hard mask 305 in the SAC etching process.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막만으로는 식각정지막(306)의 역할을 충분히 할 수 없어, 식각정지막(306)으로 복수의 질화막을 적층하여 사용한다.On the other hand, as the SAC etching process margin gradually decreases due to the increase in the aspect ratio, a single nitride film alone cannot sufficiently serve as the etch stop film 306, and thus a plurality of nitride films are stacked and used as the etch stop film 306.
식각정지막(306)이 형성된 기판(300) 전면에 층간절연 및 비트라인(BL1, BL2) 간을 전기적으로 분리시키기 위한 산화막 계열의 제3절연막(307, 일명 비트라인 절연막이라 함)을 증착한다. 제3절연막(307)으로는 BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 주로 사용한다.An oxide-based third insulating film 307 (also referred to as a bit line insulating film) is deposited on the entire surface of the substrate 300 on which the etch stop film 306 is formed to electrically separate the interlayer insulation and the bit lines BL1 and BL2. . As the third insulating film 307, a BPSG film, a BSG film, a PSG film, a TEOS film, an APL film, an SOG film, or an HDP oxide film is mainly used.
이어서, 제3절연막(307) 상에 하드마스크용 물질막(308a)을 증착한다.Subsequently, a hard mask material layer 308a is deposited on the third insulating layer 307.
여기서, 하드마스크용 물질막(308a)은 질화막, 폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용한다.Here, the hardmask material film 308a includes a nitride film, a polysilicon film, an Al film, a W film, a WSix (x is 1 to 2) film, a WN film, a Ti film, a TiN film, and a TiSix (x is 1 to 2). Film, TiAlN film, TiSiN film, Pt film, Ir film, IrO 2 film, Ru film, RuO 2 film, Ag film, Au film, Co film, Au film, TaN film, CrN film, CoN film, MoN film, MoSix At least one thin film selected from the group consisting of (x is 1 to 2) film, Al 2 O 3 film, AlN film, PtSix (x is 1 to 2) film and CrSix (x is 1 to 2) film is used.
이어서, 하드마스크용 물질막(308a) 상에 스토리지노드 콘택 오픈 마스크인 포토레지스트 패턴(309)을 형성한다.Subsequently, a photoresist pattern 309 that is a storage node contact open mask is formed on the material layer 308a for the hard mask.
구체적으로, F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 하드마스크용 물질막(308a) 상에 포토레지스트를 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(309)을 형성한다.Specifically, a photoresist for the F 2 exposure source or an ArF exposure source, for example, a photoresist on the hard mask material layer 308a may be appropriately formed by spin coating a COMA or an acrylate, which is an ArF exposure source. After coating with a thickness, a predetermined portion of the photoresist is selectively exposed using a predetermined reticle (not shown) for defining the width of the F 2 exposure source or the ArF exposure source and the contact plug, and the exposure process through a developing process. The photoresist pattern 309 is formed by leaving the exposed or unexposed portions by the process and then removing the etching residues through the post-cleaning process or the like.
여기서, 포토레지스트 패턴(309)은 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.Here, the photoresist pattern 309 may use a hole type, a bar type, a tee type, or the like.
패턴 형성을 위한 노광시 하부 즉, 하드마스크용 물질막(308a)의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 물질막(308a)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(309)과 하드마스크용 물질막(308a) 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.The light reflectance of the lower portion, that is, the hard mask material layer 308a is high during exposure for pattern formation, thereby preventing unwanted reflections from being formed, and improving adhesion between the hardmask material layer 308a and the photoresist. For example, an anti-reflection film (not shown) may be formed between the photoresist pattern 309 and the hard mask material film 308a. In this case, the anti-reflection film mainly uses an organic-based material having similar etching characteristics to that of the photoresist, and may be omitted depending on the process.
계속해서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(309)을 식각마스크로 하드마스크용 물질막(308a)을 식각하여 스토리지노드 콘택홀 패턴 영역을 전사함으로써, 하드마스크(308b)를 형성한다.Subsequently, as shown in FIG. 3B, the hard mask material layer 308a is etched using the photoresist pattern 309 as an etch mask to transfer the storage node contact hole pattern region, thereby forming a hard mask 308b. .
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(309)을 제거한다. 포토레지스트 패턴(309)이 잔류할 경우 후속 공정에서 패턴 불량을 초래하므로 포토레지스트 패턴(309)을 제거하는 것이 바람직하다.Next, a photoresist strip process is performed to remove the photoresist pattern 309. If the photoresist pattern 309 remains, it is preferable to remove the photoresist pattern 309 because pattern defects are caused in subsequent processes.
이어서, 하드마스크(308b)를 식각마스크로 피식각층인 제3절연막(307)과 식각정지막(306) 및 제2절연막(303)을 선택적으로 식각하여 이웃하는 비트라인(BL1, BL2) 사이에서 하부의 플러그(302)를 노출시키는 SAC 식각 공정을 실시함으로써, 콘택홀(310)을 형성한다.Subsequently, the third insulating layer 307, which is an etched layer, the etch stop layer 306, and the second insulating layer 303 are selectively etched using the hard mask 308b as an etch mask, and between the adjacent bit lines BL1 and BL2. The contact hole 310 is formed by performing a SAC etching process exposing the lower plug 302.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.At this time, the recipe of the conventional SAC etching process is applied, such as fluorine-based plasma, such as C 2 F 4 , C 2 F 6 , C 3 F 8 , C 4 F 6 , C 5 F 8 or C 5 F 10 CxFy (x, y is 1 to 10) as a stock angle gas, and a gas for generating a polymer in the SAC process, that is, a gas such as CH 2 F 2 , C 3 HF 5, or CHF 3 is added thereto. Inert gas such as He, Ne, Ar, or Xe is used as a carrier gas.
또한, 전술한 SAC 식각 공정은 여러 단계로 나누어서 실시가 가능하나, 여기서는 세부적인 공정에 대한 설명은 생략한다.In addition, the above-described SAC etching process can be carried out by dividing into several steps, the description of the detailed process will be omitted here.
이 때, 비트라인(BL1, BL2)의 하드마스크(305)에 도면부호 '311'과 같이 어택이 발생하게 된다.At this time, an attack occurs in the hard mask 305 of the bit lines BL1 and BL2 as indicated by '311'.
SAC 식각 공정시 식각 타겟이 많아 과도하게 식각 공정을 실시하므로, SAC 식각 특성상 식각 프로파일에서 기울기가 발생하며, 이로 인해 콘택홀(310) 저면의 CD가 도시된 바와 같이 감소함을 알 수 있다.Since a large number of etching targets are performed during the SAC etching process, an excessively etched process is performed, and thus a slope occurs in the etching profile due to the SAC etching characteristics, thereby reducing the CD of the bottom of the contact hole 310 as shown.
이어서, 도 3c에 도시된 바와 같이, 콘택홀(310) 저면의 CD를 확보하고 SAC 식각 공정 후 잔류하는 식각 부산물을 제거하기 위해 불산(HF) 또는 BOE(Buffered Oxide Etchant) 등의 세정액을 이용하여 습식 세정을 실시한다. 이 때, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 주로 이용한다.Then, as shown in Figure 3c, in order to secure the CD of the bottom of the contact hole 310 and to remove the etching by-products remaining after the SAC etching process using a cleaning solution such as hydrofluoric acid (HF) or BOE (Buffered Oxide Etchant) Wet cleaning is performed. At this time, in the case of hydrofluoric acid, dilute hydrochloric acid having a ratio of water to hydrofluoric acid of 50: 1 to 500: 1 is mainly used.
한편, 습식 세정시 세정액으로 인한 제2 및 제3절연막(303, 307)에 대한 어택이 도시된 'a,b,c,d'와 같이 나타난다.Meanwhile, the attack on the second and third insulating layers 303 and 307 due to the cleaning liquid during wet cleaning appears as shown in 'a, b, c, d'.
SAC 식각 공정시 발생된 식각 부산물은 습식 세정 공정으로 제거하여야 하며, 또한 이 공정에서 제거해야 할 식각 부산물이 많으므로 세정 공정 시간이 증가하게 된다. 이로 인해 불산 또는 BOE에 약한 식각 내성을 갖는 산화막 계열로 이루어진 제2 및 제3절연막(303, 307)에서 어택이 발생하는 것이다.The etching by-products generated during the SAC etching process should be removed by a wet cleaning process, and the cleaning process time is increased because there are many etching by-products to be removed in this process. As a result, attack occurs in the second and third insulating layers 303 and 307 formed of an oxide film series having weak etching resistance to hydrofluoric acid or BOE.
이어서, 도 3d에 도시된 바와 같이, 콘택홀(310)이 형성된 기판(300) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(310)을 충분히 매립시킨다.Subsequently, as illustrated in FIG. 3D, the conductive film for plug formation is deposited on the entire surface of the substrate 300 on which the contact hole 310 is formed to sufficiently fill the contact hole 310.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.Here, the most commonly used material for forming a conductive film for plug formation is polysilicon, and may be formed by laminating with barrier metal layers such as Ti and TiN, and metal such as tungsten may be used instead of polysilicon.
이어서, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 공정을 실시하여 콘택홀(310)을 통해 플러그(302)와 전기적으로 도통되고 제3절연막(307)과 상부가 평탄화되며 아이솔레이션이 이루어진 스토리지노드 콘택 플러그(312)를 형성한다. 평탄화시 하드마스크(305)가 노출되는 타겟으로 공정을 진행할 수도 있다.Subsequently, chemical mechanical polishing (hereinafter referred to as CMP) or a full surface etching process may be performed to electrically conduct the plug 302 through the contact hole 310 to planarize the upper portion of the third insulating layer 307. The storage node contact plug 312 is formed. During planarization, the process may be performed to a target to which the hard mask 305 is exposed.
한편, 제2 및 제3절연막(303, 307)에 대한 습식 어택에 의해 'X'와 같이 이웃하는 스토리지노드 콘택 플러그(312)간, 'Y'와 같이 비트라인 전도막(304)와 스토리지노드 콘택 플러그(312)간 또는 'Z'와 같이 스토리지노드 콘택 플러그(312)와 이웃하는 플러그(302) 간의 전기적 단락이 발생하거나, 절연 특성이 열화되어 누설전류 통로가 형성된다.On the other hand, between the storage node contact plugs 312 adjacent to each other, such as 'X', by the wet attack on the second and third insulating layers 303 and 307, the bit line conductive layer 304 and the storage node, such as 'Y'. An electrical short may occur between the contact plugs 312 or between the storage node contact plug 312 and the neighboring plug 302, such as 'Z', or the insulation characteristics may deteriorate to form a leakage current path.
도 4는 하드마스크 식각 후의 평면 SEM 사진과 모식도를 각각 도시한 도면이다.4 is a view showing a planar SEM photograph and a schematic diagram after the hard mask etching, respectively.
도 4의 (a)에서는 하드마스크(308b) 식각 후의 SEM 사진을 도시하고 있는 바, 하드마스크(308b) 형성을 위한 식각 공정 후 정의된 콘택홀 예정 영역(310')에서 디자인 마진 감소로 이미 콘택홀 예정 영역(310') 간의 절연 특성이 열악해져 있음을 알 수 있다.In FIG. 4A, the SEM photograph after the hard mask 308b is etched. As a result, the contact margin is already reduced due to a decrease in design margin in the contact hole region 310 ′ defined after the etching process for forming the hard mask 308b. It can be seen that the insulation characteristics between the hole plan regions 310 ′ are poor.
도 4의 (b)에서는 하드마스크(308b) 식각 후의 모식도로서, 이웃하는 비트 라인(BL1, BL2) 사이에 홀 타입의 콘택홀 예정 영역(310')이 정의 되어 있으며, 디자인 마진 감소로 특히 홀 타입에서 후속 공정 마진이 감소함을 알 수 있다.In FIG. 4B, as a schematic diagram after etching the hard mask 308b, a hole-type contact hole planned region 310 ′ is defined between neighboring bit lines BL1 and BL2. It can be seen that the type of subsequent process margin is reduced.
도 5는 개구부 확장을 위한 습식 세정 후의 평면 SEM 사진으로, 습식 세정 공정으로 인해 'A' 부근에서 제3절연막(307)이 손실되어 절연 특성이 취약해져 있음을 알 수 있다.5 is a planar SEM photograph after wet cleaning for expanding the opening, and it can be seen that the insulating property is weak due to the loss of the third insulating film 307 near 'A' due to the wet cleaning process.
도 6은 스토리지노드 콘택 플러그 아이솔레이션 후의 평면 SEM 사진으로, 제3절연막(307)의 절연 특성이 취약해져 'B'와 같이 인접하는 스토리지노드 콘택 플러그(312) 간 전기적 단락이 발생하였음을 알 수 있다.FIG. 6 is a planar SEM photograph after storage node contact plug isolation, and it can be seen that an electrical short between the adjacent storage node contact plugs 312 occurs, such as 'B', because the insulating property of the third insulating layer 307 is weak. .
힌편, 이러한 디자인 마진 부족은 80nm 이하의 소자에 있어서는 더욱 심화될 것이다. On the other hand, this lack of design margin will be even worse for devices below 80nm.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 형성 공정시 하부 도전패턴의 어택을 방지하면서도 콘택 낫 오픈과 콘택 저면의 CD 감소를 방지하며, 콘택 개구부 확장을 위한 세정 공정시의 절연 특성 열화로 인한 불량 발생을 억제할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다. The present invention has been proposed to solve the above-mentioned problems of the prior art, while preventing contact of the lower conductive pattern during the contact forming process, preventing contact sick opening and CD reduction of the bottom of the contact, and during the cleaning process for expanding the contact openings. An object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress the occurrence of defects due to degradation of the insulating properties.
상기의 목적을 달성하기 위해 본 발명은, 제1전도막 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 기판 전면에 제2절연막을 형성하는 단계; 상기 도전패턴 상부에서 소정의 두께가 남도록 상기 제2절연막을 일부 제거하는 단계; 상기 제2절연막 상에 콘택홀 형성을 위한 패턴이 전사된 하드마스크를 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 도전패턴의 상부가 드러나도록 상기 제2절연막을 식각하는 단계; 상기 제2절연막이 식각된 전체 프로파일을 따라 어택방지막을 형성하는 단계; 및 상기 하드마스크를 식각마스크로 상기 어택방지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 제1전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다. In order to achieve the above object, the present invention, forming a first insulating film on the first conductive film; Forming a plurality of conductive patterns of a hard mask insulating film / conductive film structure on the first insulating film; Forming a second insulating film on an entire surface of the substrate including the conductive pattern; Partially removing the second insulating layer so that a predetermined thickness remains on the conductive pattern; Forming a hard mask on which the pattern for forming a contact hole is transferred on the second insulating layer; Etching the second insulating layer to expose the upper portion of the conductive pattern using the hard mask as an etching mask; Forming an anti-attack film along the entire profile of the second insulating film etched; And forming a contact hole exposing the first conductive layer by etching the attack prevention layer, the second insulating layer, and the first insulating layer using the hard mask as an etch mask.
본 발명은 도전패턴(예컨대, 비트라인) 형성 후 절연막을 증착한 다음, 도전패턴 상부에서 0Å ∼ 500Å 정도 남도록 절연막을 리세스시킨 후, 그 상부에 하드마스크용 물질막을 형성한다.In the present invention, after forming a conductive pattern (eg, a bit line), an insulating film is deposited, and then the insulating film is recessed so that 0 to 500 남 remains on the conductive pattern, and then a material layer for hard mask is formed thereon.
이어서, 콘택홀 형성을 위한 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하고, 하드마스크용 물질막을 식각하여 콘택홀 형성을 위한 패턴 형성 영역이 전사된 하드마스크를 형성한 다음, 하드마스크를 이용하여 도전패턴의 어깨가 드러나도록 절연막을 식각하고, 그 프로파일을 따라 어택방지막을 형성한다. 따라서, 후속 플러그(예컨대, 스토리지노드 콘택 플러그) 형성을 위한 SAC 식각 공정에서 어택방지막에 의해 도전패턴의 어택을 방지하면서도, SAC 식각시 식각 타겟을 줄임으로써 콘택 저면의 CD 감소와 콘택 낫 오픈을 방지할 수 있다. Subsequently, a photoresist pattern is formed through a photolithography process for forming a contact hole, a material layer for forming a hard mask is etched to form a hard mask on which the pattern forming region for forming a contact hole is transferred, and then electrically conductive using a hard mask. The insulating film is etched to expose the shoulder of the pattern, and an attack prevention film is formed along the profile. Therefore, in the SAC etching process for forming subsequent plugs (eg, storage node contact plugs), the attack pattern prevents the attack of the conductive pattern by reducing the etching target during SAC etching, thereby preventing the reduction of the CD on the bottom of the contact and opening of the contact sickle. can do.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 7a 내지 도 7e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도로서, 전술한 도 1을 a-a' 방향으로 각각 절취한 단면에 해당하는 바, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노드 콘택홀 형성 공정을 살펴본다.7A to 7E are cross-sectional views illustrating a process of forming a storage node contact of a semiconductor device according to an embodiment of the present invention, which correspond to cross sections taken along the line of FIG. 1 in the aa 'direction. It looks at the storage node contact hole forming process according to an embodiment of the present invention.
도 7a에 도시된 바와 같이, 소자분리막 및 웰 등의 반도체소자를 이루기 위한 여러 요소가 형성된 기판(700)에 게이트 전극 패턴을 포함한 트랜지스터를 형성하고, 셀콘택 공정을 통해 플러그(702)를 형성한다. 여기서, 플러그(702)는 제1절연막(701)에 의해 분리되어 있다.As shown in FIG. 7A, a transistor including a gate electrode pattern is formed on a substrate 700 on which various elements for forming a semiconductor device such as an isolation layer and a well are formed, and a plug 702 is formed through a cell contact process. . Here, the plug 702 is separated by the first insulating film 701.
제1절연막(701)으로는 BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 주로 사용하며, 플러그(702)는 폴리실리콘, 텅스텐 등이 단독 또는 조합된 형태와, 여기에 Ti/TiN 배리어막을 포함하는 구조를 포함한다.As the first insulating film 701, a BPSG film, a BSG film, a PSG film, a TEOS film, an APL film, an SOG film, or an HDP oxide film is mainly used. The plug 702 is formed of polysilicon, tungsten, or the like alone or in combination. And a structure including a Ti / TiN barrier film.
이어서, 플러그(702) 및 제1절연막(701)을 포함하는 전면에 제2절연막(703)을 형성한다. 제2절연막(703)은, BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 이용한다.Subsequently, a second insulating film 703 is formed on the entire surface including the plug 702 and the first insulating film 701. As the second insulating film 703, a BPSG film, a BSG film, a PSG film, a TEOS film, an APL film, an SOG film, or an HDP oxide film is used.
이어서, 제2절연막(703) 상에 전도막과 하드마스크용 절연막을 차례로 증착한 후, 비트라인 마스크를 이용한 사진식각 공정을 실시하여 하드마스크(705)/전도막(704)의 적층 구조를 갖는 비트라인(BL1, BL2)을 형성한다.Subsequently, a conductive film and an insulating film for a hard mask are sequentially deposited on the second insulating film 703, and then a photolithography process using a bit line mask is performed to have a laminate structure of the hard mask 705 / conductive film 704. Bit lines BL1 and BL2 are formed.
전도막(704)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용하며, 하드마스크(705)는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다. The conductive film 704 uses polysilicon, tungsten, tungsten nitride, tungsten silicide, or the like singly or laminated, and the hard mask 705 uses a nitride film series such as a silicon nitride film or a silicon oxynitride film.
하드마스크(705)로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 스토리지노드 콘택 플러그 형성을 위한 SAC 식각 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 식각 과정에서 전도막(704)이 어택받는 것을 방지하기 위한 것이다.Using a nitride-based material as the hard mask 705 may use an nitride-based material having an etch selectivity with an oxide-based insulating film for interlayer insulation to obtain an etch profile in a SAC etching process for forming a storage node contact plug. In addition, the conductive film 704 is prevented from being attacked during the etching process.
이어서, 비트라인(BL1, BL2) 상에 식각정지막(706)을 증착하는 바, 비트라인(BL1, BL2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.Subsequently, the etch stop layer 706 is deposited on the bit lines BL1 and BL2, so that the bit line BL1 and BL2 are thinly deposited along the formed profile.
식각정지막(706)은 SAC 식각 공정에서 하드마스크(705)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.The etch stop film 706 uses a nitride film-based material film such as a silicon nitride film or a silicon oxynitride film having an etching selectivity with respect to the oxide film in order to prevent attack of the hard mask 705 in the SAC etching process.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막만으로는 식각정지막(306)의 역할을 충분히 할 수 없어, 식각정지막(706)으로 복수의 질화막을 적층하여 사용한다. On the other hand, as the SAC etching process margin gradually decreases due to the increase in the aspect ratio, the single nitride film alone cannot sufficiently serve as the etch stop film 306, and thus a plurality of nitride films are stacked and used as the etch stop film 706.
한편, 식각정지막(706)은 질화막과 산화막을 적층하여 사용할 수도 있다.The etch stop film 706 may be formed by stacking a nitride film and an oxide film.
식각정지막(706)이 형성된 기판(700) 전면에 층간절연 및 비트라인(BL1, BL2) 간을 전기적으로 분리시키기 위한 산화막 계열의 제3절연막(707, 일명 비트라인 절연막이라 함)을 증착한다. 제3절연막(707)으로는 BPSG막, BSG막, PSG막, TEOS막, APL막, SOG막 또는 HDP 산화막 등을 주로 사용한다.An oxide-based third insulating layer (707, also known as a bit line insulating layer) is deposited on the entire surface of the substrate 700 on which the etch stop layer 706 is formed to electrically separate the interlayer insulation and the bit lines BL1 and BL2. . As the third insulating film 707, a BPSG film, a BSG film, a PSG film, a TEOS film, an APL film, an SOG film, or an HDP oxide film is mainly used.
이어서, 제3절연막(707)을 일부 제거하여 비트라인(BL1, BL2) 상부에서의 두께(t)가 0Å ∼ 500Å가 되도록 한다.Subsequently, a part of the third insulating film 707 is removed so that the thickness t of the upper portions of the bit lines BL1 and BL2 is 0 kPa to 500 kPa.
이 때, CMP 또는 전면식각 공정을 실시하며, 이로 인해 후속 스토리지노드 콘택홀 형성을 위한 SAC 공정에서 식각 타겟을 줄일 수 있다.In this case, a CMP or an entire surface etching process may be performed, thereby reducing the etching target in the SAC process for forming subsequent storage node contact holes.
이어서, 제3절연막(707) 상에 하드마스크용 물질막(708a)을 증착한다.Subsequently, a hard mask material film 708a is deposited on the third insulating film 707.
여기서, 하드마스크용 물질막(708a)은 질화막, 폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용한다.Here, the hard mask material film 708a includes a nitride film, a polysilicon film, an Al film, a W film, a WSix (x is 1 to 2) film, a WN film, a Ti film, a TiN film, and a TiSix (x is 1 to 2). Film, TiAlN film, TiSiN film, Pt film, Ir film, IrO 2 film, Ru film, RuO 2 film, Ag film, Au film, Co film, Au film, TaN film, CrN film, CoN film, MoN film, MoSix At least one thin film selected from the group consisting of (x is 1 to 2) film, Al 2 O 3 film, AlN film, PtSix (x is 1 to 2) film and CrSix (x is 1 to 2) film is used.
이어서, 하드마스크용 물질막(708a) 상에 스토리지노드 콘택 오픈 마스크인 포토레지스트 패턴(709)을 형성하여 스토리지노드 콘택 형성 영역(C/T)을 정의한다. Next, a photoresist pattern 709 that is a storage node contact open mask is formed on the hard mask material layer 708a to define the storage node contact formation region C / T.
구체적으로, F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 하드마스크용 물질막(708a) 상에 포토레지스트를 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(709)을 형성한다.Specifically, a photoresist for the F 2 exposure source or an ArF exposure source, for example, a photoresist on the hard mask material film 708a may be appropriately applied through a method such as spin coating a COMA or an acrylate that is an ArF exposure source photoresist. After coating with a thickness, a predetermined portion of the photoresist is selectively exposed using a predetermined reticle (not shown) for defining the width of the F 2 exposure source or the ArF exposure source and the contact plug, and the exposure process through a developing process. The photoresist pattern 709 is formed by leaving portions exposed or not exposed by the process and then removing the etching residues through a post-cleaning process or the like.
여기서, 포토레지스트 패턴(709)은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.Here, the photoresist pattern 709 may use a hole type, bar type, or tee type.
패턴 형성을 위한 노광시 하부 즉, 하드마스크용 물질막(708a)의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 물질막(708a)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(709)과 하드마스크용 물질막(708a) 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.The light reflectance of the lower portion, that is, the hard mask material layer 708a, is high at the time of exposure to form a pattern, thereby preventing unwanted reflections from being formed and improving the adhesion between the hardmask material layer 708a and the photoresist. An anti-reflection film (not shown) may be formed between the photoresist pattern 709 and the hard mask material film 708a for the purpose of this purpose. In this case, the anti-reflection film mainly uses an organic-based material having similar etching characteristics to that of the photoresist, and may be omitted depending on the process.
계속해서, 도 7b에 도시된 바와 같이, 포토레지스트 패턴(709)을 식각마스크로 하드마스크용 물질막(708a)을 식각하여 스토리지노드 콘택홀 패턴 영역을 전사함으로써, 하드마스크(708b)를 형성한다. Subsequently, as illustrated in FIG. 7B, the hard mask material layer 708a is etched using the photoresist pattern 709 as an etch mask to transfer the storage node contact hole pattern region, thereby forming a hard mask 708b. .
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(709)을 제거한다. 포토레지스트 패턴(709)이 잔류할 경우 후속 공정에서 패턴 불량을 초래하므로 포토레지스트 패턴(709)을 제거하는 것이 바람직하다.A photoresist strip process is then performed to remove the photoresist pattern 709. If the photoresist pattern 709 is left, it is preferable to remove the photoresist pattern 709 because pattern defects are caused in subsequent processes.
이어서, 도 7c에 도시된 바와 같이, 제3절연막(707)과 비트라인(BL1, BL2) 상부 및 어깨 부분을 감싸도록 하드마스크(708b)가 형성된 프로파일을 따라 어택방지막(710)을 형성한다. 어택방지막(710)으로는 실리콘 산화막 또는 실리콘 산화질화막 등의 질화막 계열의 물질막을 이용한다.Subsequently, as shown in FIG. 7C, the attack prevention layer 710 is formed along the profile in which the hard mask 708b is formed to surround the third insulating layer 707, the upper portions of the bit lines BL1 and BL2, and the shoulder portion. As the attack prevention film 710, a nitride film-based material film such as a silicon oxide film or a silicon oxynitride film is used.
이어서, 도 7d에 도시된 바와 같이, 하드마스크(708b)를 식각마스크로 피식각층인 제3절연막(707)과 식각정지막(306) 및 제2절연막(703)을 선택적으로 식각하여 이웃하는 비트라인(BL1, BL2) 사이에서 하부의 플러그(702)를 노출시키는 SAC 식각 공정을 실시함으로써, 콘택홀(711)을 형성한다.Next, as shown in FIG. 7D, the third insulating layer 707, the etch stop layer 306, and the second insulating layer 703, which are layers to be etched, are selectively etched by using the hard mask 708b as an etching mask. The contact hole 711 is formed by performing a SAC etching process exposing the lower plug 702 between the lines BL1 and BL2.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.At this time, the recipe of the conventional SAC etching process is applied, such as fluorine-based plasma, such as C 2 F 4 , C 2 F 6 , C 3 F 8 , C 4 F 6 , C 5 F 8 or C 5 F 10 CxFy (x, y is 1 to 10) as a stock angle gas, and a gas for generating a polymer in the SAC process, that is, a gas such as CH 2 F 2 , C 3 HF 5, or CHF 3 is added thereto. Inert gas such as He, Ne, Ar, or Xe is used as a carrier gas.
또한, 전술한 SAC 식각 공정은 여러 단계로 나누어서 실시가 가능하나, 여기서는 세부적인 공정에 대한 설명은 생략한다.In addition, the above-described SAC etching process can be carried out by dividing into several steps, the description of the detailed process will be omitted here.
이 때 콘택홀(711)이 형성된 비트라인(BL1, BL2) 측면에서는 식각정지막(706)이 제거되어 스페이서 형상으로 남으며, 비트라인(BL1, BL2) 상부에서는 제3절연막(707)의 측면에 어택방지막(710) 역시 스페이서 형상으로 잔류하게 된다.At this time, the etch stop layer 706 is removed from the side of the bit lines BL1 and BL2 on which the contact holes 711 are formed, leaving the spacer shape, and on the side of the third insulating layer 707 above the bit lines BL1 and BL2. The attack prevention layer 710 also remains in a spacer shape.
제3절연막(707)을 증착 후 비트라인(BL1, BL2)에서 일부만 남거나 남지않도록 함으로써, SAC 식각시 식각 타겟을 줄이게 되며, 이로 인해 콘택홀(711)의 저면 및 측면에 잔류하는 식각 부산물의 양을 줄일 수 있으며, 콘택홀(711) 저면의 CD가 감소하는 것을 억제할 수 있으며, 공정 마진을 증가시킬 수 있다.By depositing the third insulating layer 707 to leave only a part of the bit lines BL1 and BL2 or not, the etching target is reduced during SAC etching, and thus the amount of etching by-products remaining on the bottom and sides of the contact hole 711 is reduced. In this case, the CD of the bottom of the contact hole 711 can be reduced and the process margin can be increased.
계속해서, 콘택홀(711) 저면의 CD를 확보하고 SAC 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.Subsequently, wet cleaning is performed using a cleaning solution such as BOE to secure the CD on the bottom of the contact hole 711 and to remove the etching by-products remaining after the process such as SAC etching. When washing, BOE or hydrofluoric acid is used. In the case of hydrofluoric acid, it is preferable to use dilute hydrochloric acid having a ratio of 50: 1 to 500: 1.
이 때, 제3절연막(707) 측면에 잔류하는 어택방지막(710)으로 인해 제3절연막(707)의 습식 세정액으로 인한 어택을 방지할 수 있다.In this case, the attack due to the wet cleaning liquid of the third insulating layer 707 may be prevented due to the attack prevention layer 710 remaining on the side surface of the third insulating layer 707.
한편, SAC 식각 공정시 식각 타겟의 감소로 식각 부산물의 양이 감소함에 따라, 세정 시간을 줄일 수 있어 하부의 제2절연막(703)의 경우에도 습식 세정액에 의한 어택을 방지할 수 있다.Meanwhile, as the amount of the etch by-products decreases due to the decrease of the etching target during the SAC etching process, the cleaning time may be reduced, so that the attack by the wet cleaning liquid may be prevented even in the case of the second insulating layer 703.
이어서, 도 7e에 도시된 바와 같이, 콘택홀(711)이 형성된 기판(700) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(711)을 충분히 매립시킨다.Subsequently, as shown in FIG. 7E, the conductive film for plug formation is deposited on the entire surface of the substrate 700 on which the contact hole 711 is formed to sufficiently fill the contact hole 711.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.Here, the most commonly used material for forming a conductive film for plug formation is polysilicon, and may be formed by laminating with barrier metal layers such as Ti and TiN, and metal such as tungsten may be used instead of polysilicon.
이어서, CMP 또는 전면식각 공정을 실시하여 콘택홀(711)을 통해 플러그(702)와 전기적으로 도통되고 제3절연막(707)과 상부가 평탄화되며 아이솔레이션이 이루어진 스토리지노드 콘택 플러그(712)를 형성한다. 평탄화시 하드마스크(705)가 노출되는 타겟으로 공정을 진행할 수도 있다.Subsequently, the storage node contact plug 712 is formed by electrically conducting the plug 702 through the contact hole 711, planarizing the upper portion of the third insulating layer 707, and isolating the contact hole 711. . During planarization, the process may be performed to a target to which the hard mask 705 is exposed.
한편, 전술한 실시예에서는 스토리지노드 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 셀 콘택 플러그 형성 공정에 이를 적용할 수 있다.Meanwhile, in the above-described embodiment, the storage node contact plug forming process is taken as an example, but it may be applied to a bit line contact plug or a cell contact plug forming process.
따라서, 셀 콘택 플러그 형성 공정일 경우 하부의 플러그(702)는 기판의 불순물 확산영역으로 대체될 것이고, 비트라인은 게이트 전극으로 대체될 것이다.Therefore, in the cell contact plug forming process, the lower plug 702 may be replaced by an impurity diffusion region of the substrate, and the bit line may be replaced by a gate electrode.
또한, 전술한 본 발명은 금속배선 형성을 위한 콘택 공정 등 하부의 도전패턴 사이를 노출시키는 모든 콘택 형성 공정으로 응용이 가능할 것이다. In addition, the present invention described above may be applied to any contact forming process that exposes the lower conductive patterns, such as a contact process for forming metal wiring.
전술한 바와 같이 이루어지는 본 발명은, SAC 식각 공정시 식각 타겟을 줄여 콘택 저면의 CD 감소와 콘택 낫 오픈 발생을 억제하면서도, 어택방지막을 통해 콘택 개구부 확장을 위한 습식 세정시 세정액에 의한 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다. The present invention made as described above, while reducing the etch target during the SAC etching process to suppress the reduction of the CD and contact openings of the bottom of the contact, while the attack prevention film during the wet cleaning for the expansion of the contact opening through the attack prevention film to prevent the attack of the insulating film It was found through the examples that it can prevent.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지하고, 습식 세정액에 의한 어택을 방지할 수 있어, 반도체소자의 수율을 향상시키는 효과가 있다.As described above, the present invention can prevent SAC failing during the contact forming process, and prevent the attack by the wet cleaning liquid, thereby improving the yield of the semiconductor device.
도 1은 포토레지스트 패턴을 식각마스크로 한 식각 공정과 하드마스크를 식각마스크로 한 식각 공정시 하부 패턴의 모양을 비교 도시한 평면 SEM 사진.1 is a planar SEM photograph showing the shape of the lower pattern during the etching process using the photoresist pattern as an etching mask and the etching process using the hard mask as an etching mask.
도 2는 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도.2 is a plan view showing the layout of a 1T cell of a semiconductor memory device;
도 3a 내지 도 3d는 종래기술에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도.3A to 3D are cross-sectional views illustrating a storage node contact forming process of a semiconductor device according to the prior art.
도 4는 하드마스크 식각 후의 평면 SEM 사진과 모식도를 각각 도시한 도면.4 is a planar SEM photograph and schematic diagram respectively after hard mask etching;
도 5는 개구부 확장을 위한 습식 세정 후의 평면 SEM 사진.5 is a planar SEM photograph after wet cleaning for opening expansion.
도 6은 스토리지노드 콘택 플러그 아이솔레이션 후의 평면 SEM 사진.6 is a planar SEM photograph after storage node contact plug isolation.
도 7a 내지 도 7e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도. 7A to 7E are cross-sectional views illustrating a storage node contact forming process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
700: 기판 701 : 제1절연막700: substrate 701: first insulating film
702 : 플러그 703 : 제2절연막702: plug 703: second insulating film
704 : 전도막 705 : 하드마스크 704: conductive film 705: hard mask
706 : 식각정지막 707 : 제3절연막706: etching stop film 707: third insulating film
708b : 하드마스크 710 : 어택방지막 708b: Hard Mask 710: Attack Block
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Cited By (2)
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|---|---|---|---|---|
| KR100866682B1 (en) * | 2007-06-25 | 2008-11-04 | 주식회사 동부하이텍 | Mask manufacturing method in semiconductor manufacturing process |
| KR20170035196A (en) | 2015-09-22 | 2017-03-30 | 한림영농조합법인 | A seafood soup use of Abalone shell and musselshell and manufacturing method thereof |
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| KR100866682B1 (en) * | 2007-06-25 | 2008-11-04 | 주식회사 동부하이텍 | Mask manufacturing method in semiconductor manufacturing process |
| KR20170035196A (en) | 2015-09-22 | 2017-03-30 | 한림영농조합법인 | A seafood soup use of Abalone shell and musselshell and manufacturing method thereof |
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