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KR20050043662A - 반도체 장치의 제조 방법 - Google Patents

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KR20050043662A
KR20050043662A KR1020040089195A KR20040089195A KR20050043662A KR 20050043662 A KR20050043662 A KR 20050043662A KR 1020040089195 A KR1020040089195 A KR 1020040089195A KR 20040089195 A KR20040089195 A KR 20040089195A KR 20050043662 A KR20050043662 A KR 20050043662A
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홋따쇼지
다까유끼오시마
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은, 배선 홈의 형성에 앞서 비아 홀을 형성하는 듀얼 다마신 공정에서, SiOC막으로 이루어지는 층간 절연막의 드라이 에칭에 알루미나 마스크를 사용하는 경우에 발생할 수 있는 비아 홀의 형상 불량을 방지하는 것을 목적으로 한다. 이를 위해, 저유전률의 SiOC막으로 이루어지는 층간 절연막(30)의 상부에 캡 절연막(31)을 개재하여 알루미나 마스크(32a)를 형성한 후, 포토레지스트막을 마스크로 하여 캡 절연막(31)과 층간 절연막(30)을 드라이 에칭함으로써 비아 홀(37)을 형성한다. 다음으로, 포토레지스트막을 제거한 후, 희불산 세정액을 사용하여 비아 홀(37)의 내부를 세정하여, 알루미나 잔사를 제거한다. 그 후, 알루미나 마스크(32a)를 마스크로 하여 캡 절연막(31) 및 층간 절연막(30)을 드라이 에칭함으로써, 배선 홈을 형성한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 구리(Cu)를 주성분으로 하는 도전막으로 구성된 배선을 갖는 반도체 장치의 제조에 적용하는 데 유효한 기술에 관한 것이다.
고속 및 고성능의 LSI를 실현하기 위한 기술로서, 층간 절연막의 저유전률화와 다마신(Damascene)법을 이용한 Cu 배선의 채용이 필수로 되고 있다. 특히, 층간 절연막의 저유전률화는, 배선간 용량을 줄일 수 있을 뿐만 아니라, LSI의 소비 전력을 낮출 수 있기 때문에, 매우 중요한 기술이다.
다마신 기법으로는, 비아 홀에 플러그를 매립한 후, 배선 홈에 Cu 배선을 형성하는 싱글 다마신법과, 비아 홀 및 배선 홈에 동시에 Cu 배선을 형성하는 듀얼 다마신법이 있지만, 공정을 단축하는 관점에서 볼 때, 금후에는 후자의 듀얼 다마신법이 주류로 된다고 생각된다.
듀얼 다마신법을 이용한 Cu 배선의 형성 방법의 일례를 설명하면, 먼저 하층 배선의 상부에 층간 절연막을 퇴적한 후, 층간 절연막의 상부에 하드 마스크용 절연막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 한 드라이 에칭에 의해 하드 마스크용 절연막과 층간 절연막에 비아 홀을 형성한다. 다음으로, 포토레지스트막을 제거한 후, 하드 마스크용 절연막을 마스크로 하여 층간 절연막을 도중까지 드라이 에칭함으로써, 배선 홈을 형성한다. 이와 같이, 배선 홈을 형성하는 공정에서는, 층간 절연막의 도중에 에칭을 정지하기 때문에, 에칭의 마스크로는, 층간 절연막에 대한 에칭 선택비가 포토레지스트막보다도 높은 절연막을 사용한다. 그 후, 스퍼터링법 또는 도금법에 이해 비아 홀의 내부와 배선 홈의 내부에 Cu막을 매립한 후, 배선 홈 외부의 Cu막을 화학 기계 연마법에 의해 제거함으로써, Cu 배선을 형성한다.
일본 특개2003-168738호 공보(특허 문헌 1)는 다마신 기법에 의해 Cu 배선을 형성할 때의 층간 절연막으로서, 산화 실리콘막보다도 유전률이 낮은 SiOC계 절연막을 개시하고, 하드 마스크용 절연막으로서, 질화 실리콘막, 탄화 실리콘(SiC)막, SiCN(탄질화 실리콘)막을 개시하고 있다.
다마신 기법에 관한 것은 아니지만, 일본 특개2000-311899호 공보(특허 문헌 2)는, 금속 산화물막 등으로 이루어지는 하드 마스크층과 그 상부에 퇴적한 포토레지스트막을 마스크로 하여 미세한 라인/스페이스의 금속 배선을 패터닝하는 기술을 개시하고 있다. 금속 산화물로서는, 산화 탄탈, 알루미나, 이산화 티탄 등이 바람직하다고 되어 있다.
[특허 문헌 1]
일본 특개2003-168738호 공보
[특허 문헌 2]
일본 특개2000-311899호 공보
본 발명자들은, 저유전률 층간 절연막 재료에 SiOC막을 이용한 듀얼 다마신 프로세스를 검토한 결과, 층간 절연막에 배선 홈을 형성하는 공정에서 질화 실리콘막, SiC막 혹은 SiCN막을 하드 마스크로 이용한 경우에는, 하드 마스크와 층간 절연막의 에칭 선택비를 충분히 확보할 수 없음을 발견하였다.
따라서, 상기한 절연막에 대체되는 하드 마스크용 절연 재료를 다각도로 검토한 결과, 알루미나(Al2O3)가 SiOC막에 대하여 충분한 에칭 선택비를 구비하고 있음이 분명해졌다. 알루미나막을 하드 마스크로 이용하여 본 발명자들이 실시한 Cu 배선의 형성 방법을 설명하면, 다음과 같다.
먼저, 주지의 싱글 다마신법을 이용하여 반도체 기판 위에 제1층째의 Cu 배선을 형성한 후, 제1층 배선의 상부에 배리어 절연막, SiOC막으로 이루어지는 층간 절연막, 산화 실리콘막으로 이루어지는 캡 절연막 및 알루미나막을 순차적으로 퇴적한다. 배리어 절연막은, 제1층 배선 내의 Cu가 층간 절연막 내로 확산되는 것을 방지하기 위한 절연막이며, SiC막 또는 SiCN막으로 구성한다. 캡 절연막은, 화학적 기계 연마에 의해 Cu 배선을 형성할 때에, 산화 실리콘막에 비해 기계적 강도가 낮은 SiOC막(층간 절연막)을 보호하기 위한 절연막이며, 산화 실리콘막으로 구성한다.
다음으로, 제1 포토레지스트막을 마스크로 한 드라이 에칭에 의해 알루미나막을 패터닝함으로써 알루미나 마스크를 형성한 후, 제1 포토레지스트막을 제거하고, 계속해서 비아 홀 형성 영역이 개구된 제2 포토레지스트막을 마스크로 하여 캡 절연막 및 층간 절연막을 드라이 에칭함으로써, 제1층 배선의 상부에 비아 홀을 형성한다. 계속해서, 제2 포토레지스트막을 제거한 후, 알루미나 마스크를 마스크로 하여 캡 절연막 및 층간 절연막을 드라이 에칭함으로써, 배선 홈을 형성한다.
상술한 공정에 따르면, 알루미나 마스크를 마스크로 한 드라이 에칭에 의해 층간 절연막에 배선 홈을 형성할 때, 알루미나 마스크는 SiOC막(층간 절연막)에 대하여 높은 선택비를 나타낸다. 그런데, 제2 포토레지스트막과 알루미나 마스크 사이에 오정렬이 발생하면, 배선 홈의 형성에 앞서 비아 홀을 형성할 때, 알루미나 마스크의 단부가 비아 홀의 내측에 노출된다. 그 때문에, 노출된 부분의 알루미나 마스크도 동시에 에칭되어, 비아 홀의 측벽이나 저면에 알루미나 잔사가 부착된다. 그 결과, 이 알루미나 잔사가 부착한 부분에서는, 알루미나 잔사가 에칭의 마스크로서 작용하여, 그 후의 층간 절연막의 에칭이 방해받기 때문에, 비아 홀이 정상적으로 개구될 수 없게 된다는 문제가 발생한다.
본 발명의 목적은, 배선 홈의 형성에 앞서 비아 홀을 형성하는 듀얼 다마신 공정에서, SiOC막으로 이루어지는 층간 절연막의 드라이 에칭에 알루미나 마스크를 사용하는 경우에 발생할 수 있는 비아 홀의 형상 불량을 방지할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함한다.
(a) 도전층이 형성된 반도체 기판 위에 SiOC막을 주성분으로 하는 층간 절연막을 형성한 후, 상기 층간 절연막 위에, 배선 홈 형성 영역이 개구된 알루미나 마스크를 형성하는 공정, (b) 상기 (a) 공정 후, 포토레지스트막을 마스크로 한 드라이 에칭에 의해, 상기 도전층 상부의 상기 층간 절연막에 비아 홀을 형성하는 공정, (c) 상기 포토레지스트막을 제거한 후, 상기 비아 홀의 내부를 불산으로 세정하는 공정, (d) 상기 (c) 공정 후, 상기 알루미나 마스크를 마스크로 한 드라이 에칭에 의해, 상기 층간 절연막에 배선 홈을 형성하는 공정, (e) 상기 (d) 공정 후, 상기 알루미나 마스크를 제거하는 공정, (f) 상기 (e) 공정 후, 상기 비아 홀 및 상기 배선 홈의 내부에 구리를 주성분으로 하는 도전막으로 이루어지는 배선을 형성함으로써, 상기 배선과 상기 도전층을 전기적으로 접속하는 공정.
본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함한다.
(a) 도전층이 형성된 반도체 기판 위에 SiOC막을 주성분으로 하는 층간 절연막을 형성한 후, 상기 층간 절연막 위에, 배선 홈 형성 영역이 개구된 알루미나 마스크를 형성하는 공정, (b) 상기 (a) 공정 후, 상기 알루미나 마스크의 상부에 유기계 SOG막을 형성하고, 상기 유기계 SOG막의 상부에 무기계 SOG막을 형성하는 공정, (c) 포토레지스트막을 마스크로 한 드라이 에칭에 의해, 비아 홀 형성 영역의 상기 유기계 SOG막과 상기 무기계 SOG막에 개구를 형성하는 공정, (d) 상기 (c) 공정 후, 상기 포토레지스트막을 제거하는 공정, (e) 상기 (d) 공정 후, 상기 유기계 SOG막과 상기 무기계 SOG막을 마스크로 한 드라이 에칭에 의해, 상기 도전층 상부의 상기 층간 절연막에 비아 홀을 형성하고, 상기 무기계 SOG막을 제거하는 공정, (f) 상기 유기계 SOG막을 웨트 에칭에 의해 제거한 후, 상기 알루미나 마스크를 마스크로 한 드라이 에칭에 의해, 상기 층간 절연막에 배선 홈을 형성하는 공정, (g) 상기 (f) 공정 후, 상기 알루미나 마스크를 제거하는 공정, (h) 상기 (g) 공정 후, 상기 비아 홀 및 상기 배선 홈의 내부에 구리를 주성분으로 하는 도전막으로 이루어지는 배선을 형성함으로써, 상기 배선과 상기 도전층을 전기적으로 접속하는 공정.
〈실시예〉
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 덧붙여서, 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(제1 실시예)
본 실시예는 다층 배선을 갖는 CMOS-LSI에 적용한 것이며, 그 제조 방법을 도 1∼도 15를 이용하여 공정순으로 설명한다.
먼저, 도 1에 도시한 바와 같이, 주지의 반도체 제조 방법을 이용하여 단결정 실리콘으로 이루어지는 반도체 기판(이하, 단순히 기판이라 함)(1)의 주면에 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)을 형성한다. 도면 중 참조 부호 2는 기판(1)을 에칭하여 형성한 홈의 내부에 산화 실리콘막(3)을 매립하여 형성한 소자 분리 홈이다. 참조 부호 4는 p형 웰, 참조 부호 5는 n형 웰이고, 기판(1)에 불순물을 이온 주입한 후, 열처리를 행하여 형성한다.
n채널형 MISFET(Qn)은, p형 웰(4)의 표면에 형성된 산화 실리콘막 또는 산 질화 실리콘막 등으로 이루어지는 게이트 절연막(6), 게이트 절연막(6)의 상부에 형성된 다결정 실리콘막 등으로 이루어지는 게이트 전극(7), 게이트 전극(7)의 측벽에 형성된 산화 실리콘막 등으로 이루어지는 측벽 스페이서(10), 게이트 전극(7)의 양측의 p형 웰(4)에 형성된 한쌍의 n형 반도체 영역(소스, 드레인)(11) 등으로 구성된다. p채널형 MISFET(Qp)은, 게이트 절연막(6), 게이트 전극(7), 측벽 스페이서(10), 게이트 전극(7)의 양측의 n형 웰(5)에 형성된 한쌍의 p형 반도체 영역(소스, 드레인)(12)등으로 구성된다. n채널형 MISFET(Qn)의 게이트 전극(7)을 구성하는 다결정 실리콘막 내에는 P(인)가 도입되며, p채널형 MISFET(Qp)의 게이트 전극(7)을 구성하는 다결정 실리콘막 내에는 B(붕소)가 도입된다. 또한, n채널형 MISFET(Qn)의 게이트 전극(7)과 n형 반도체 영역(소스, 드레인)(11) 각각의 표면, 및 p채널형 MISFET(Qp)의 게이트 전극(7)과 p형 반도체 영역(소스, 드레인)(12) 각각의 표면에는, 게이트 전극(7) 및 소스, 드레인의 저저항화를 목적으로 한 Co(코발트) 실리사이드막(13)이 형성된다.
다음으로, 도 2에 도시한 바와 같이, 기판(1) 위에 CVD법에 의해 질화 실리콘막(15)과 산화 실리콘막(16)을 퇴적한 후, 산화 실리콘막(16)의 표면을 화학적 기계 연마법에 의해 평탄화한다. 계속해서, n채널형 MISFET(Qn)의 n형 반도체 영역(소스, 드레인)(11) 및 p채널형 MISFET(Qp)의 p형 반도체 영역(소스, 드레인)(12) 각각의 상부의 산화 실리콘막(16)과 질화 실리콘막(15)을 에칭하여 컨택트홀(17)을 형성한 후, 각각의 컨택트홀(17)의 내부에 플러그(18)를 형성한다. 플러그(18)는, 예를 들면 TiN(질화티탄)으로 이루어지는 배리어막과 W(텅스텐)막의 적층막으로 구성한다.
다음으로, 도 3에 도시한 바와 같이, 산화 실리콘막(16)의 상부에 CVD법에 의해 SiOC막(20)과 캡 절연막(21)을 퇴적한 후, 캡 절연막(21)의 상부에 배선 형성 영역이 개구된 포토레지스트막(23)을 형성한다. 포토레지스트막(23)의 하층에는, 필요에 따라 반사 방지막(22)을 형성한다. 캡 절연막(21)은, CVD법에 의해 퇴적한 산화 실리콘막으로 이루어지며, 화학적 기계 연마에 의해 Cu 배선을 형성할 때에, 산화 실리콘막에 비해 기계적 강도가 낮은 SiOC막(20)을 보호하기 위해 형성한다.
SiOC막(20)으로서는, p-MTES(히타치 개발제, 비유전률=3.2), CORAL(미국 Novellus Systems, Inc제, 비유전률=2.7∼2.4, 내열 온도=500℃), Aurora2.7(일본 ASM제, 비유전률=2.7, 내열 온도=450℃) 등이 있다. 또한, 유전률을 더 내리기 위해, 막을 다공성화한 것을 사용할 수도 있다. 이들 SiOC계 재료는, CVD법에 의해 형성할 수 있다. 예를 들면, p-MTES는 메틸트리에톡시 실란과 N2O의 혼합 가스를 이용한 CVD법에 의해 형성된다.
다음으로, 도 4에 도시한 바와 같이, 포토레지스트막(23)을 마스크로 하여 반사 방지막(22), 캡 절연막(21) 및 SiOC막(20)을 드라이 에칭함으로써, 산화 실리콘막(16)의 상부에 배선 홈(25)을 형성한다. 다음 공정에서 산화 실리콘막(16)의 상부에 형성되는 제1층 배선(26)의 막 두께는, 캡 절연막(21)과 SiOC막(20)의 막 두께에 의해 규정된다.
다음으로, 포토레지스트막(23) 및 반사 방지막(22)을 애싱에 의해 제거한 후, 도 5에 도시한 바와 같이, 배선 홈(25)의 내부에 제1층 배선(26)을 형성한다. 제1층 배선(26)은, 하층의 플러그(18)를 통해 n채널형 MISFET(Qn)의 소스, 드레인(n형 반도체 영역(11)) 또는 p채널형 MISFET(Qp)의 소스, 드레인(p형 반도체 영역(12))과 전기적으로 접속된다.
제1층 배선(26)을 형성하기 위해서는, 먼저 배선 홈(25)의 내부를 매립하지 않을 정도의 얇은(50㎚ 정도) TiN막을 스퍼터링법에 의해 퇴적하고, 계속해서 배선 홈(25)의 내부를 완전하게 매립하는 두꺼운(800㎚∼1600㎚ 정도) Cu막을 스퍼터링법 또는 도금법에 의해 퇴적한 후, 배선 홈(25)의 외부의 Cu막과 TiN막을 화학적 기계 연마법에 의해 제거한다. 여기서, TiN막 단층 대신 15㎚ 정도의 TiN막을 스퍼터링법에 의해 퇴적하고, 계속해서 15㎚ 정도의 Ti막을 퇴적한 적층 구조로 하여도 된다. TiN막은, Cu막이 주위 절연막 내로 확산되는 것을 방지하는 배리어막이다. 배리어막은, TiN막 이외에, WN(질화 텅스텐)이나 TaN(질화 탄탈)과 같은 질화 금속막 또는 이들에 Si를 첨가한 막, 혹은 Ta, Ti, W, TiW와 같은 고융점 금속막 등, Cu와 반응하기 어려운 각종 도전막을 사용할 수 있다.
다음으로, 도 6에 도시한 바와 같이, 제1층 배선(26)의 상부에 배리어 절연막(27)을 퇴적한 후, 배리어 절연막(27)의 상부에 층간 절연막(30), 캡 절연막(31) 및 알루미나막(32)을 퇴적한다. 배리어 절연막(27)은, 제1층 배선(26) 내의 Cu가 층간 절연막(30) 내로 확산되는 것을 방지하기 위한 절연막이며, 예를 들면 플라즈마 CVD법에 의해 퇴적한 막 두께 10㎚∼40㎚ 정도의 SiC(탄화실리콘)막 또는 SiCN(탄질화 실리콘)막으로 구성한다. 층간 절연막(30)은, 제1층 배선(26)과 후의 공정에서 그 상층에 형성하는 제2층 배선(41) 사이에 형성되는 용량을 저감하기 위해, 유전률이 낮은 SiOC막으로 구성한다. SiOC는 CVD법에 의해 퇴적하고, 그 막 두께는 460㎚ 정도로 한다. 캡 절연막(31)은, CVD법에 의해 퇴적한 막 두께 50㎚ 정도의 산화 실리콘막으로 이루어지며, 화학적 기계 연마에 의해 Cu 배선을 형성할 때에, 산화 실리콘막에 비해 기계적 강도가 낮은 SiOC막으로 이루어지는 층간 절연막(30)을 보호하기 위해 형성한다. 알루미나막(32)은 스퍼터링법에 의해 퇴적하고, 그막 두께는 30㎚∼75㎚로 한다.
다음으로, 도 7에 도시한 바와 같이, 캡 절연막(31)의 상부에 반사 방지막(33)과, 배선 홈 형성 영역이 개구된 포토레지스트막(34)을 퇴적한 후, 포토레지스트막(34)을 마스크로 하여 반사 방지막(33)과 알루미나막(32)을 드라이 에칭함으로써 알루미나 마스크(32a)를 형성한다.
다음으로, 포토레지스트막(34) 및 반사 방지막(33)을 애싱에 의해 제거한 후, 도 8에 도시한 바와 같이, 알루미나 마스크(32a)의 상부에 반사 방지막(35)과, 비아 홀 형성 영역이 개구된 포토레지스트막(36)을 퇴적한다. 그리고, 도 9에 도시한 바와 같이, 포토레지스트막(36)을 마스크로 하여 반사 방지막(35), 캡 절연막(31) 및 층간 절연막(30)을 드라이 에칭함으로써, 비아 홀(37)을 형성한다. 이 때, 비아 홀(37)의 저부가 층간 절연막(30)의 막 두께의 절반 정도의 위치에 도달하였을 때에 에칭을 정지하도록 시간을 제어한다. 또는, 도 10에 도시한 바와 같이, 비아 홀(37)의 저부가 층간 절연막(30)의 하층의 배리어 절연막(27)에 도달할 때까지 에칭을 행하여도 된다. 이 경우에는 공정을 간략화할 수 있지만, 배리어 절연막(27)의 표면도 에칭되기 때문에, 배리어 절연막(27)의 막 두께에 따라서는, 비아 홀(37)의 저부에 제1층 배선(26)의 표면이 노출되는 경우가 있다. 따라서, 제1층 배선(26)의 표면의 오염을 방지하는 배려가 필요하게 된다.
상기 에칭 공정에서는, 포토레지스트막(36)과 알루미나 마스크(32a) 사이에 오정렬이 발생한 경우, 알루미나 마스크(32a)의 단부가 비아 홀(37)의 내측에 노출된다. 그 때문에, 노출된 부분의 알루미나 마스크(32a)도 동시에 에칭되어, 비아 홀(37)의 측벽이나 저면에 알루미나 잔사(39)(도 9 참조)가 부착된다. 그 결과, 이 알루미나 잔사(39)가 부착된 부분에서는, 알루미나 잔사(39)가 에칭의 마스크로서 작용하여, 그 후의 층간 절연막(30)의 에칭이 방해받기 때문에, 비아 홀(37)을 정상적으로 개구할 수 없게 된다.
따라서, 본 실시예에서는, 비아 홀(37)을 형성한 후, 포토레지스트막(36) 및 반사 방지막(35)을 애싱에 의해 제거하고, 계속해서, 도 11에 도시한 바와 같이, 희불산 세정액을 사용하여 비아 홀(37)의 내부를 세정함으로써, 알루미나 잔사(39)를 제거한다. 이 때 사용하는 희불산 세정액의 바람직한 불산 농도는, 0.1∼0.001% 정도이다. 불산 농도가 높은 경우에는, 알루미나 마스크(32a)도 어느 정도 에칭되지만, 상기한 바와 같은 저농도 범위이면, 알루미나 마스크(32a)의 에칭량은 매우 적게 된다.
다음으로, 도 12에 도시한 바와 같이, 알루미나 마스크(32a)를 마스크로 하여 캡 절연막(31) 및 층간 절연막(30)을 드라이 에칭함으로써, 배선 홈(38)을 형성한다. 이 때, 비아 홀(37)의 저부의 층간 절연막(30)도 에칭되어, 배리어 절연막(27)의 표면이 노출된다. 이 에칭은, 배선 홈(38)의 저부가 층간 절연막(30)의 막 두께의 절반 정도의 위치에 도달하였을 때에 에칭을 정지하도록 시간을 제어하여 행한다.
알루미나 마스크(32a)를 마스크로 하여 SiOC막으로 이루어지는 층간 절연막(30)을 드라이 에칭하는 상기 에칭 공정에서는, 일반적인 가스압(예를 들면, 200mTorr∼100mTorr)로 에칭한 경우, 알루미나 마스크(32a)의 표면으로부터 발생한 알루미나 잔사가 배선 홈(38)의 내부에 부착되기 때문에, 층간 절연막(30)의 에칭이 방해받아, 배선 홈(38)을 정상적으로 개구할 수 없게 된다.
따라서, 본 실시예에서는. 에칭 가스를 극히 저압으로 한 조건에서 층간 절연막(30)을 에칭한다. 구체적으로는, 에칭 가스의 압력을 20mTorr∼0.2mTorr, 바람직하게는, 10mTorr∼0.2mTorr의 범위로 설정하여 에칭을 행한다. 에칭 가스는, CF4(사불화 탄소)가 바람직하지만, 그 밖의 에칭 가스, 예를 들면 CHF3 또는 C5 F8에 O2와 Ar(아르곤)을 첨가한 가스 등을 사용할 수도 있다. 이러한 조건에서 에칭을 행함으로써, 배선 홈(38)의 내부에 알루미나 잔사가 부착되는 문제점이 방지되어, 배선 홈(38)을 정상적으로 개구할 수 있다.
다음으로, 도 13에 도시한 바와 같이, 비아 홀(37)의 저부에 노출된 배리어 절연막(27)을 드라이 에칭에 의해 제거함으로써, 비아 홀(37)의 저부에 제1층 배선(26)을 노출시킨다. 이 드라이 에칭을 행하면, 비아 홀(37)의 저부에 노출된 제1층 배선(26)의 표면도 에칭 가스에 노출되기 때문에, Cu와 에칭 가스가 반응하여 발생한 Cu 폴리머(40)가 제1층 배선(26)의 표면에 부착된다.
다음으로, 도 14에 도시한 바와 같이, 희불산 세정액을 사용하여 알루미나 마스크(32a)를 제거함과 동시에, 제1층 배선(26)의 표면에 부착한 Cu 폴리머(40)도 제거한다.
그 후, 도 15에 도시한 바와 같이, 통상적인 방법에 따라 배선 홈(38) 및 비아 홀(37)의 내부에 제2층 배선(41)을 형성한다. 즉, 먼저 배선 홈(38) 및 비아 홀(37)의 내부를 매립하지 않을 정도의 얇은 TiN막을 스퍼터링법으로 퇴적하고, 계속해서 배선 홈(38) 및 비아 홀(37)의 내부를 완전하게 매립하는 두꺼운 Cu막을 스퍼터링법 또는 도금법에 의해 퇴적한 후, 배선 홈(38)의 외부의 Cu막과 TiN막을 화학적 기계 연마법에 의해 제거한다.
도시는 생략하지만, 그 후, 상기한 층간 절연막의 퇴적, 배선 홈 및 비아 홀의 형성, Cu막의 매립을 반복함으로써, 제2층 배선(41)의 상층에 복수층의 Cu 배선을 형성함으로써, 본 실시예의 CMOS-LSI가 완성된다
(제2 실시예)
상기 제1 실시예에서는, 포토레지스트막(36)을 마스크로 한 드라이 에칭에 의해 층간 절연막(30)에 비아 홀(37)을 형성하고, 계속해서 포토레지스트막(36)을 애싱에 의해 제거한 후, 알루미나 마스크(32a)를 마스크로 한 드라이 에칭에 의해 층간 절연막(30)에 배선 홈(38)을 형성한다(도 8∼도 12 참조).
상기 공정에서는, 비아 홀(37)을 형성한 후에 포토레지스트막(36)을 애싱에 의해 제거하기 때문에, 비아 홀(37)의 측벽이나 저면에 노출되어 있는 층간 절연막(30)이 애싱 가스에 노출되어 손상을 받아서, 비아 홀(37)의 형상 불량을 야기할 우려가 있다. 특히, 층간 절연막(30)의 유전률을 더 낮추기 위해, 막을 포러스화한 경우에는, 애싱 가스에 의한 손상이 크다. 따라서, 본 실시예에서는, 층간 절연막(30)의 애싱 손상을 방지하는 방법에 대하여 설명한다.
먼저, 도 16에 도시한 바와 같이, 포토레지스트막(34)을 마스크로 한 드라이 에칭에 의해 알루미나막(32)을 패터닝함으로써 알루미나 마스크(32a)를 형성한다. 여기까지의 공정은, 상기 제1 실시예의 도 1∼도 7에 나타내는 공정과 동일하다.
다음으로, 포토레지스트막(34) 및 반사 방지막(33)을 애싱에 의해 제거한 후, 도 17에 도시한 바와 같이, 알루미나 마스크(32a)의 상부에 유기 SOG막(43)을 형성하고, 또한 유기 SOG막(43)의 상부에 무기 SOG막(44)을 형성한다. 여기서, 무기 SOG막(44)은 웨트 에칭에 의한 제거는 곤란하지만, 애싱 내성이 높다는 특성을 갖고 있다. 한편, 유기 SOG막(43)은 웨트 에칭에 의해 제거가 가능하지만, 무기 SOG막(44)에 비교하면 애싱 내성은 낮다. 무기 SOG막(44)으로서는, 도쿄 오카 공업제 「Type12」 등이 있으며, 유기 SOG막(43)으로서는 미국 Honeywell Electronic Materials제 「Duo」 등이 있다.
다음으로, 도 18에 도시한 바와 같이, 무기 SOG막(44)의 상부에 반사 방지막(45)과, 비아 홀 형성 영역이 개구된 포토레지스트막(46)을 퇴적한 후, 포토레지스트막(46)을 마스크로 하여 비아 홀 형성 영역의 반사 방지막(45), 무기 SOG막(44) 및 유기 SOG막(43)을 드라이 에칭한다.
다음으로, 도 19에 도시한 바와 같이, 포토레지스트막(46) 및 반사 방지막(45)을 애싱에 의해 제거한다. 이 때, 층간 절연막(30)은 캡 절연막(31)에 의해 피복되어 있기 때문에, 층간 절연막(30)이 애싱 가스에 노출되지는 않는다.
다음으로, 도 20에 도시한 바와 같이, 비아 홀 형성 영역이 개구된 무기 SOG막(44) 및 유기 SOG막(43)을 마스크로 하여 캡 절연막(31) 및 층간 절연막(30)을 드라이 에칭함으로써, 비아 홀(37)을 형성한다. 이 때, 비아 홀(37)의 저부가 층간 절연막(30)의 막 두께의 절반 정도의 위치에 도달하였을 때에 에칭을 정지하도록 시간을 제어하지만, 비아 홀(37)의 저부가 층간 절연막(30)의 하층의 배리어 절연막(27)에 도달할 때까지 에칭을 행하여도 된다. 또한, 이 공정에서는, 층간 절연막(30)을 에칭할 때에, 유기 SOG막(43)의 상부의 무기 SOG막(44)도 에칭되어 제거된다.
또한, 도시는 생략하지만, 상기의 에칭 공정에서는, 무기 SOG막(44) 및 유기 SOG막(43)을 에칭할 때에 사용한 포토레지스트막(46)과 알루미나 마스크(32a) 사이에 오정렬이 발생한 경우, 알루미나 마스크(32a)의 단부가 비아 홀(37)의 내측에 노출되기 때문에, 노출된 부분의 알루미나 마스크(32a)도 동시에 에칭되어, 비아 홀(37)의 측벽이나 저면에 알루미나 잔사(39)가 부착된다. 따라서, 상기 제1 실시예와 마찬가지로, 비아 홀(37)을 형성한 후, 희불산 세정액을 사용하여 비아 홀(37)의 내부를 세정하여, 알루미나 잔사(39)를 제거한다. 이 때, 알루미나 마스크(32a)는 유기 SOG막(43)에 의해 피복되어 있기 때문에, 세정액의 불산 농도를 높게 하여도 알루미나 마스크(32a)가 에칭되지 않는다.
다음으로, 도 21에 도시한 바와 같이, 유기 SOG막(43)을 웨트 에칭에 의해 제거하고, 계속해서, 도 22에 도시한 바와 같이, 알루미나 마스크(32a)를 마스크로 하여 캡 절연막(31) 및 층간 절연막(30)을 드라이 에칭함으로써, 배선 홈(38)을 형성한다. 도시는 생략하지만, 그 후, 상기 제1 실시예의 도 13∼도 15에 나타내는 공정에 따라 알루미나 마스크(32a)를 제거한 후, 배선 홈(38) 및 비아 홀(37)의 내부에 제2층 배선(41)을 형성한다.
이와 같이, 본 실시예에 따르면, 층간 절연막(30)이 애싱 가스에 노출되지 않기 때문에, 비아 홀(37)의 형상 불량을 확실하게 방지할 수 있어서, 층간 절연막(30)의 저유전률화를 추진하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위 내에서 여러가지로 변경 가능함은 물론이다.
본 발명은 다마신 Cu 배선과 저유전률 절연막을 갖는 LSI의 제조에 적용하기 유용한 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
배선 홈의 형성에 앞서 비아 홀을 형성하는 듀얼 다마신 공정에서, SiOC막으로 이루어지는 층간 절연막의 드라이 에칭에 알루미나 마스크를 사용한 경우에도, 비아 홀의 형상 불량을 방지하는 것이 가능하게 된다.
도 1은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 2는 도 1에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 3은 도 2에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 4는 도 3에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 도 4에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 도 5에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 도 6에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 도 7에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 도 8에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 도 9에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 다른 실시예인 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 19는 도 18에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 22는 도 21에 계속되는 반도체 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
〈도면의 주요 부분에 대한 참조 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리 홈
3 : 산화 실리콘막
4 : p형 웰
5 : n형 웰
6 : 게이트 절연막
7 : 게이트 전극
10 : 측벽 스페이서
11 : n형 반도체 영역(소스, 드레인)
12 : p형 반도체 영역(소스, 드레인)
13 : Co 실리사이드막
15 : 질화 실리콘막
16 : 산화 실리콘막
17 : 컨택트홀
18 : 플러그
20 : SiOC막
21 : 캡 절연막
22 : 반사 방지막
23 : 포토레지스트막
25 : 배선 홈
26 : 제1층 배선
27 : 배리어 절연막
30 : 층간 절연막
31 : 캡 절연막
32 : 알루미나막
32a : 알루미나 마스크
33 : 반사 방지막
34 : 포토레지스트막
35 : 반사 방지막
36 : 포토레지스트막
37 : 비아 홀
38 : 배선 홈
39 : 알루미나 잔사
40 : Cu 폴리머
41 : 제2층 배선
43 : 유기 SOG막
44 : 무기 SOG막
45 : 반사 방지막
46 : 포토레지스트막
Qn : n채널형 MISFET
Qp : p채널형 MISFET

Claims (20)

  1. (a) 도전층이 형성된 반도체 기판 위에 SiOC막을 주성분으로 하는 층간 절연막을 형성한 후, 상기 층간 절연막 위에, 배선 홈 형성 영역이 개구된 알루미나 마스크를 형성하는 공정,
    (b) 상기 (a) 공정 후, 포토레지스트막을 마스크로 한 드라이 에칭에 의해, 상기 도전층 상부의 상기 층간 절연막에 비아 홀을 형성하는 공정,
    (c) 상기 포토레지스트막을 제거한 후, 상기 비아 홀의 내부를 불산으로 세정하는 공정,
    (d) 상기 (c) 공정 후, 상기 알루미나 마스크를 마스크로 한 드라이 에칭에 의해, 상기 층간 절연막에 배선 홈을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 알루미나 마스크를 제거하는 공정, 및
    (f) 상기 (e) 공정 후, 상기 비아 홀 및 상기 배선 홈의 내부에 구리를 주성분으로 하는 도전막으로 이루어지는 배선을 형성함으로써, 상기 배선과 상기 도전층을 전기적으로 접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 층간 절연막은 SiOC막으로 이루어지며, 상기 층간 절연막의 상부에 산화 실리콘막으로 이루어지는 캡 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (b) 공정에서 상기 층간 절연막을 에칭하여 상기 비아 홀을 형성할 때, 상기 비아 홀의 저부가 상기 층간 절연막의 도중까지 도달하였을 때에 에칭을 정지하고, 상기 (d) 공정에서 상기 층간 절연막을 에칭하여 상기 배선 홈을 형성할 때, 상기 비아 홀의 하부의 상기 층간 절연막을 그 저부까지 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (b) 공정에서 상기 층간 절연막을 에칭하여 상기 비아 홀을 형성할 때, 상기 비아 홀의 하부의 상기 층간 절연막을 그 저부까지 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (c) 공정에서 이용하는 상기 불산의 농도는 0.1∼0.001%인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (d) 공정의 드라이 에칭은, 20mTorr∼0.2mTorr의 압력 하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (d) 공정의 드라이 에칭은, 10mTorr∼0.2mTorr의 압력 하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 (d) 공정의 드라이 에칭은, 사불화 탄소를 주성분으로 하는 에칭 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. (a) 도전층이 형성된 반도체 기판 위에 SiOC막을 주성분으로 하는 층간 절연막을 형성한 후, 상기 층간 절연막 위에, 배선 홈 형성 영역이 개구된 알루미나 마스크를 형성하는 공정,
    (b) 상기 (a) 공정 후, 상기 알루미나 마스크의 상부에 유기계 SOG막을 형성하고, 상기 유기계 SOG막의 상부에 무기계 SOG막을 형성하는 공정,
    (c) 포토레지스트막을 마스크로 한 드라이 에칭에 의해, 비아 홀 형성 영역의 상기 유기계 SOG막과 상기 무기계 SOG막에 개구를 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 포토레지스트막을 제거하는 공정,
    (e) 상기 (d) 공정 후, 상기 유기계 SOG막과 상기 무기계 SOG막을 마스크로 한 드라이 에칭에 의해, 상기 도전층 상부의 상기 층간 절연막에 비아 홀을 형성하고, 상기 무기계 SOG막을 제거하는 공정,
    (f) 상기 유기계 SOG막을 웨트 에칭에 의해 제거한 후, 상기 알루미나 마스크를 마스크로 한 드라이 에칭에 의해, 상기 층간 절연막에 배선 홈을 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 알루미나 마스크를 제거하는 공정, 및
    (h) 상기 (g) 공정 후, 상기 비아 홀 및 상기 배선 홈의 내부에 구리를 주성분으로 하는 도전막으로 이루어지는 배선을 형성함으로써, 상기 배선과 상기 도전층을 전기적으로 접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 포토레지스트막의 제거는 애싱에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 층간 절연막은 SiOC막으로 이루어지며, 상기 층간 절연막의 상부에 산화 실리콘막으로 이루어지는 캡 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 층간 절연막에 상기 비아 홀을 형성한 후, 상기 알루미나 마스크를 마스크로 한 드라이 에칭에 의해 상기 층간 절연막에 상기 배선 홈을 형성하는 공정에 앞서, 상기 비아 홀의 내부를 불산으로 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 불산의 농도는 0.1∼0.001%인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 (f) 공정의 드라이 에칭은, 20mTorr∼0.2mTorr의 압력 하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 (f) 공정의 드라이 에칭은, 10mTorr∼0.2mTorr의 압력 하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 (f) 공정의 드라이 에칭은, 사불화 탄소를 주성분으로 하는 에칭 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 층간 절연막은 다공성화된 SiOC막으로 이루어지며, 상기 층간 절연막의 상부에 산화 실리콘막으로 이루어지는 캡 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항에 있어서,
    상기 층간 절연막은 다공성화된 SiOC막으로 이루어지며, 상기 층간 절연막의 상부에 산화 실리콘막으로 이루어지는 캡 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 (d) 공정의 드라이 에칭은, CHF3 또는 C5F8에 O2와 Ar(아르곤)을 첨가한 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제9항에 있어서,
    상기 (f) 공정의 드라이 에칭은, CHF3 또는 C5F8에 O2와 Ar(아르곤)을 첨가한 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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