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KR20050033024A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR20050033024A
KR20050033024A KR1020040078273A KR20040078273A KR20050033024A KR 20050033024 A KR20050033024 A KR 20050033024A KR 1020040078273 A KR1020040078273 A KR 1020040078273A KR 20040078273 A KR20040078273 A KR 20040078273A KR 20050033024 A KR20050033024 A KR 20050033024A
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film
organic
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forming
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후지겐
마에카와신지
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

종래의 반도체 소자 제조 공정에 의해 접촉 홀이 형성되는 경우에, 접촉 홀이 형성되지 않는 막의 위에 레지스트를 형성하기 위하여 기판의 거의 전체에 레지스트가 형성될 필요가 있다. 따라서, 처리량이 현저히 저하한다. 또한, 접촉 홀의 영역으로 레지스트가 확산할 때, 적용된 레지스트의 양 및 기저부의 표면 상태가 완전히 제어되지 않으면, 접촉 결함이 발생한다. 따라서, 개선이 필요하다. 본 발명에 따르면, 반도체 소자 형성시, 반도체 소자의 접촉 홀을 이루는 부분이 방액성인 제 1 유기막으로 덮혀질 수 있다. 이어서, 절연막으로 기능하는 제 2 유기막은 제 1 유기막이 형성되지 않은 영역상에 형성되며, 그 후에 제 1 유기막이 제거되어 접촉 홀을 형성한다.

Description

반도체 소자의 제조 방법{Fabrication method of a semiconductor device}
본 발명은 잉크 젯 방법으로 대표되는 액적 배출 방법을 사용하는 반도체 소자 제조 방법에 관한 것이다. 본 발명은 특히 반도체 소자에 제공되는 접촉 홀을 형성하는 기술에 관한 것이다.
반도체 소자의 제조에 관하여, 공정의 단순화 및 설비의 비용 절감의 관점에서 배선의 패턴 또는 박막을 형성하기 위해 액적 배출 시스템의 사용이 고려된다.
하기 방법은 반도체 소자내에 접촉 홀을 형성할 시에 취해진다. 먼저, 기판 위에 전체적으로 레지스트가 적용되어 프리버크(prebake)되고, 마스크를 통해 자외선이 적용되며, 그후 레지스트 패턴을 형성하기 위해 기판이 노광되는 포토리소그래피 공정이 실행된다. 이어서, 접촉 홀이 되는 부분이 존재하는 절연막, 반도체막, 도전막 등의 부분이 마스크로서 레지스트 패턴을 사용하여 에칭 제거되어 접촉 홀을 형성한다(일본 특허 공개 제2000-89213호).
그러나, 종래의 반도체 소자 제조 공정을 사용하여 접촉 홀이 형성될 때, 접촉 홀이 형성되지 않는 막 위에 레지스트를 적용하기 위해 기판 위에 거의 전체적으로 레지스트가 형성된다. 따라서, 레지스트의 처리량이 현저히 저하한다. 또한, 처리량이 향상된다고 하더라도, 기저부의 표면 상태 및 적용되는 레지스트의 양이 완전히 제어되지 않을 때 접촉 홀의 영역에 레지스트가 분산되며, 따라서, 접촉 결함이 발생한다.
본 발명은 상술한 문제점을 감안하여 이루어졌으며, 본 발명의 목적은 층간 절연막, 평탄화막, 게이트 절연막 등과 같은 접촉 홀 위에 제공되는 절연막과 양호한 접촉 홀을 형성하는 방법을 제공하는 것이다. 본 발명의 다른 목적은 저비용으로 높은 처리량 및 높은 산출량을 가지는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명에 따르면, 방액성인 제 1 유기막(이하 제 1 유기막이라 함)이 반도체 소자의 접촉 홀이 제공되는 반도체 소자를 형성하는 막상에 선택적으로 형성된다. 제 2 유기막은 제 1 유기막이 형성되지 않은 막의 부분상에 형성되며, 그후에 제 1 유기막이 제거되고, 따라서, 접촉 홀은 제 1 유기막이 형성된 부분상에 형성된다.
먼저, 방액성(방수성, 방유성)인 제 1 유기막은 접촉 홀이 제공되는 반도체 소자를 형성하는 막 위의 영역상에 형성된다. 제 1 유기막은 잉크 젯 방법으로 대표되는 액적 배출 방법에 의해 형성될 수 있다. 그러나, 이러한 형성 방법은 제 1 유기막을 선택적으로 형성할 수 있는 한 그에 한정되지 않는다.
제 1 유기막이 제공되는 막은 반도체 막, 도전막, 절연막 등을 포함한다. 여기서, 반도체 막은 소스 영역, 드레인 영역, 및 채널 영역을 각각 형성하는 막을 대표적으로 포함하나, 이에 한정되지는 않는다. 또한, 도전막은 게이트 전극, 소스 전극, 드레인 전극, 및 주사선, 신호선 등 같은 배선을 반도체 소자내에 형성하는 막을 대표적으로 포함하나 이에 제한되지는 않는다. 절연막은 게이트 절연막, 층간 절연막, 평탄화막 등을 대표적으로 포함하나, 이에 제한되지는 않는다.
다음에, 제 2 유기막은 제 1 유기막이 형성되지 않은 막의 영역상에 형성된다. 제 2 유기막은 스핀 코팅 또는 액적 배출 방법에 의해 기판 위에 형성된다. 여기서, 제 1 유기막은 제 2 유기막에 대해 발액성이며, 따라서 제 2 유기막은 제 1 유기막상에 형성되지 않는다. 제 2 유기막은 반도체 소자내에서 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능한다.
이어서, 제 1 유기막이 제거되고, 제 1 유기막이 형성되었던 영역에 접촉 홀이 형성된다. 제 1 유기막은 건식 에칭, 습식 에칭, 대기성 플라즈마를 사용한 에칭, 수세 처리, 또는 레이저나 전자빔을 사용한 처리에 의해 제거될 수 있다. 에칭을 위해 사용되는 용액, 용매 또는 가스(에칭제) 또는 레이저는 제 1 유기막의 재료에 따라 적절히 선택될 수 있다.
제 1 유기막이 본질적으로 방액성이 아닌 경우, 제 1 유기막은 제 2 유기막을 형성하기 전에 플라즈마, 레이저, 전자 빔 등으로 처리된다. 제 1 유기막의 표면은 이 처리에 의해 방액성으로 이루어지며, 제 2 유기막은 제 1 유기막에 점착하는 것이 방지된다. 따라서, 양호한 접촉 홀이 형성될 수 있다. 자연적으로, 제 1 유기막이 방액성인 재료로 이루어질 때, 이런 처리는 생략되거나, 또는 방액성을 향상시키기 위해 수행될 수 있다.
본 명세서에서 "제 1 유기막"은 비록 유기막이 본질적으로 방액성이 아니거나, 또는 발액성이 충분하지 않더라도, 사전결정된 처리에 의해 방액성이 되거나 그 발액성이 향상되는 유기막을 포함한다.
또한, 도전막은 제 2 유기막상에 형성되고, 따라서, 접촉 홀내에서 도전막은 접촉 홀을 통해 TFT와 같은 소자에 전기적으로 접속될 수 있다. 도전막은 도전성 재료를 함유하는 페이스트를 사용하는 액적 배출 방법에 의해 또는 도전성 재료를 함유하는 타겟을 사용하는 스퍼터링법에 의해 형성될 수 있다. 도전성 재료는 Ag, Au, Cu, Cr, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr 및 Ba와 같은 금속; 할로겐화 은 미립자; 분산된 나노입자; 투명 도전막으로서 사용되는 산화 인듐 주석(ITO); 산화 아연(ZnO), 갈륨이 첨가된 산화 아연(GZO); 2% 내지 20%의 산화 아연이 사노하 인듐에 혼합된 산화 인듐 아연(IZO); 유기 인듐; 유기 주석; 질화 티타늄 등으로부터 일반적으로 선택될 수 있다. 실리콘(Si) 또는 산화 실리콘(SiOx)은 투명 도전막을 위해 사용되는 재료에 대해 특히 스퍼터링을 위한 타겟 또는 페이스트내에 포함될 수 있다. 예로서, 산화 실리콘이 ITO내에 포함된 도전성 재료(일반적으로 ITO-SiOx라 지칭됨; 그러나, 이하서는 편의상 ITSO라함)가 사용될 수 있다. 또한, 이들 재료들의 층들은 원하는 도전막을 형성하도록 적층될 수 있다.
또한, 디스플레이 디바이스는 유기 또는 무기 화합물을 함유하는 층으로 이루어지는 발광 소자를 제공함으로써 TFT로 제어된다. 이런 디스플레이 디바이스는 액티브 매트릭스 디스플레이 디바이스라 지칭된다.
본 발명에서, 방액성 재료가 제 1 유기막(접촉 홀이 되는 부분에 제공되는 막)을 위해 사용되므로, 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능하는 제 2 유기막은 사전결정된 부분에 형성될 수 있다. 게다가, 절연막은 레지스트 마스크를 사용하는 노광 또는 현상을 수행하지 않고 접촉 홀내에, 그리고 그 둘레에 형성될 수 있으며, 따라서 상기 공정은 종래의 공정에 비해 현저히 단순화된다. 더욱이, 제 2 유기막은 제 1 유기막상에 형성되지 않으므로, 제 1 유기막은 보다 쉽게 제거될 수 있고, 간단한 공정을 통해 양호한 접촉 홀이 형성될 수 있다.
제 1 유기막을 위해 방액성이 아닌 재료를 사용하는 경우에도, 제 1 유기막은 플라즈마, 레이저, 전자 빔 등을 사용한 방액 처리에 의해, 제 2 유기막이 형성 전에 발액성이 될 수 있다. 따라서, 재료의 보다 넓은 선택이 제공될 수 있다. 또한, 본질적으로 방액성인 재료를 사용하는 경우에, 발액성이 처리에 의해 향상될 수 있다.
제 1 유기막, 도전막 등의 형성시, 막 재료를 함유하는 액체는 액적 배출 방법에 의해 액체가 배출되는 노즐과 기판의 상대 위치를 변경함으로써 임의의 영역에 적용될 수 있다. 또한, 형성되는 패턴의 두께 또는 폭은 노즐 직경, 액체 배출율 및 배출 재료가 적용되는 기판과 노즐의 이동 속도 중에서의 상대적 관계에 의해 제어될 수 있다. 따라서, 막의 재료는 정확하게 배출되고 막은 원하는 영역에 형성될 수 있다. 레지스트 마스크를 사용하는 노광 및 현상이 존재하는 패터닝 공정이 생략되기 때문에, 이러한 공정의 현저한 단순화 및 비용 절감이 시도될 수 있다. 또한, 액적 배출 방법을 사용함으로써, 패턴은 임의의 영역에 형성될 수 있고, 형성되는 패턴의 두께 및 폭이 제어될 수 있다. 따라서, 1m 내지 2m의 측면을 갖는 대형 반도체 소자 기판의 경우에도 저비용으로 높은 산출량으로 제조할 수 있다.
상술한 바와 같이, 반도체 소자의 접촉 홀 및 그 주변의 절연막이 간단한 공정을 통해 정확하게 형성될 수 있다. 또한, 저비용으로 높은 처리량 및 높은 산출량을 갖는 반도체 소자를 제조하는 방법이 제공된다.
(제 1 실시 형태)
본 실시예에서, 본 발명을 역 스테거형(저면 게이트 형) TFT의 제조에 적용하는 경우가 도 1a 내지 3c를 참조하여 설명된다.
먼저, 게이트 전극(104) 및 게이트 전극(104)에 신호를 공급하는 주사선(105)이 기판(100)위에 형성된다. 게이트 전극(104) 및 주사선(105)은 도전성 재료를 함유하는 각 조성물을 선택적으로 배출함으로써 기판(100) 위에 형성되는 것이 바람직하다. 이 경우, 마스크 패턴을 사용하는 에칭은 불필요하므로, 제조 공정의 수가 현저히 단순화될 수 있다.
액적 배출 수단으로서 사용되는 노즐(102)의 직경은 각각 0.1㎛ 내지 50㎛(바람직하게는 0.6㎛내지 26㎛)으로 설정되고, 노즐(102)로부터 배출되는 조성물의 배출량은 각각 0.00001pl 내지 50pl(바람직하게는 0.0001pl 내지 10pl)로 설정된다. 배출량은 노즐(102)의 직경에 비례하여 증가한다. 더욱이, 대상물과 노즐 배출 포트 사이의 거리는 가능한 짧게 이루어져야 하며, 원하는 영역상에 배출된 조성물을 적용하기 위해 바람직하게는 0.1mm 내지 2mm으로 감소되는 것이 적합하다.
각 배출 포트로부터 배출되는 조성물은 도전체가 용매내에 용해 또는 분산되는 재료를 사용한다. Ag, Au, Cu, Cr, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr 및 Ba과 같은 금속; 할로겐화 은 미립자; 분산된 나노입자 등이 사용될 수 있다. 또한, ITO, ISTO, 유기 인듐, 유기 주석, 산화 아연(ZnO), 질화 티타늄(TiN) 등이 투명 도전막으로서 사용될 수 있다. 게이트 전극(104) 및 주사선(105)은 상기 재료를 함유하는 적층된 도전막의 형태일 수 있다.
각 배출 포트로부터 배출된 조성물은 금, 은 또는 구리가 비저항을 고려하여 용매내에 용해 또는 분산되는 용액인 것이 적합하다. 보다 적합하게는, 저 저항을 갖는 은 또는 구리가 사용될 수 있다. 구리를 사용하는 경우에, 불순물의 혼입을 방지하기 위해 배리어 막을 제공하는 것이 적합하다. 용매는 부틸 아세테이트 또는 에틸 아세테이트와 같은 에스테르, 이소프로파놀 또는 에틸 알콜과 같은 알콜, 또는 메틸 에틸 케톤 또는 아세톤과 같은 유기 용매를 사용할 수 있다.
배선을 위해 구리를 사용하는 경우에 사용되는 배리어 막으로서, 질화 실리콘, 산화질화 실리콘, 질화 알루미늄, 지로하 티타늄 또는 질화 탄탈륨(TaN)과 같은 질소를 함유하는 절연성 또는 도전성 재료가 액적 배출 방법에 의해 적용될 수 있다.
액적 배출 방법에 사용되는 조성물의 점도는 건조를 방지하고 각 배출 포트로부터 원활하게 배출될 수 있게 하기 위해 300mPa·s 이하인 것이 적합하다. 각 조성물의 점도, 표면 장력 등은 용매 또는 용법에 따라 적절히 설정될 수 있다. 예로서, ITO, ISTO, 유기 인듐 또는 유기 주석이 용매에 용해 또는 분산되는 조성물의 점도는 5mPa·s 내지 50mPa·s이고, 은이 용매내에 용해 또는 분산되는 조성물의 점도는 5mPa·s 내지 2mPa·s이며, 금이 용매내에 용해 또는 분산되는 조성물의 점도는 10mPa·s 내지 20mPa·s이다.
도전체 입자의 직경은 미세 패턴을 형성하기 위해 또는 각 노즐이 막히는 것을 방지하기 위하여 원하는 패턴 형상 또는 각 노즐 직경에 의존하여 가능한 작으며, 바람직하게는 0.1㎛ 이하의 입자 크기이다. 각 조성물은 전해법, 분무법 또는 습식 환원과 같은 공지된 방법에 의해 형성될 수 있으며, 입자 크기는 일반적으로 약 0.5㎛ 내지 10㎛이다. 가스 증발법에 의해 조성물을 형성하는 경우, 분산제로 보호되는 나노입자는 약 7nm으로 미세하며, 나노입자는 실온에서 안정하게 분산되고, 그들이 코팅으로 보호될 때, 용액내에서 교반 없이 액체와 유사하게 거동한다. 따라서, 코팅을 사용하는 것이 적합하다.
게이트 전극(104) 및 주사선(105)은 마스크 패턴을 사용하여 전체 기판위에 미리 형성된 도전막을 에칭함으로써 형성될 수 있다. 이 경우, 마스크 패턴은 종래의 방식으로 노광 및 현상에 의해 형성될 수 있지만, 공정의 단순화의 견지에서 액적 배출에 의해 마스크 패턴을 형성하는 것이 적합하다. 마스크 패턴은 아크릴, 벤조사이클로부텐, 폴리아미드, 폴리이미드, 벤지미다졸 또는 폴리비닐 알콜과 같은 유기 재료를 함유하는 조성물을 배출 노즐(102)로부터 도전막 위에 선택적으로 배출함으로써 형성될 수 있다. 패턴은 조성물이 선택적으로 배출되는 배출 방법으로 원하는 영역에만 형성될 수 있다.
감광제를 포함하는 조성물이 마스크 패턴의 재료를 위해 사용될 수 있다. 예로서, 포지티브 레지스트인 노볼락 수지 및 감광제인 나프토 퀴노네디 아지드 화합물; 네거티브 레지스트인 베이스 수지, 디페닐실란 디놀 및 산 발생제 등이 공지된 용매에 용해 또는 분산된 조성물이 사용될 수 있다. 부가적으로, 골격 구조가 실리콘(Si)과 산소(O)의 결합으로 구성되고, 치환기로서 적어도 수소를 함유하거나, 수소에 첨가되는 치환기로서 플루오린, 알킬 그룹 및 방향족 탄소를 수소 중 적어도 한 종류를 부가로 함유하는 재료(일반적으로 실록산 수지)가 사용될 수 있다. 마스크 패턴은 도전막의 에칭 전에 소성 및 경화되는 것이 적합하다.
게이트 전극(104) 및 주사선(105)이 에칭에 의해 형성되는 경우에, 스탭 커버리지는 추후에 형성되는 반도체 막(107)과의 전기적 접속을 회피하기 위해 게이트 전극(104)과 주사선(105)을 테이퍼 형성함으로써 바람직하게 향상된다. 마스크 패턴은 에칭 후에 제거된다.
글래스 기판, 석영 기판, 알루미나와 같은 절연 재료로 형성된 기판, 후처리의 처리 온도에 견딜 수 있는 내열성 플라스틱 기판 등이 기판(100)으로서 사용될 수 있다. 이 경우에, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y), 질화 산화 실리콘(SiNxOy)(x>y)(x, y=1, 2,...) 등의 절연막을 형성하는 것이 기판을 통한 불순물 등의 침투를 방지하기 위해 적합하다. 또한, 스테인레스 스틸과 같은 금속으로 이루어진 기판 또는 그 표면에 산화 실리콘 또는 질화 실리콘을 구비한 반도체 기판이 사용될 수 있다(도 1a).
게이트 절연막(106)은 게이트 전극(104) 및 주사선(105) 위에 형성된다. 게이트 절연막은 질화 실리콘, 산화 실리콘과 같은 실리콘 함유 절연막으로, 플라즈마 CVD 또는 스퍼터링법과 같은 막 형성 방법에 의해 형성되는 것이 적합하다.
반도체 막(107)은 게이트 절연막(106) 위에 형성된다. 반도체 막(107)은 비정질 반도체, 결정질 반도체 또는 반비정질 반도체(SAS)일 수 있다. 반도체 막은 실리콘, 실리콘 게르마늄(SiGw) 등을 주 성분으로 포함할 수 있다. 반도체 막(107)은 플라즈마 CVD 등에 의해 형성될 수 있다. 또한, 반도체 막(107)은 바람직하게는 10nm 내지 60nm의 두께를 갖는다.
제 1 마스크 패턴(108)은 액적 배출 방법에 의해 반도체 막(107) 위에 형성된다. 마스크 패턴(108)은 바람직하게는 레지스트 또는 내열성 고 분자 재료로 형성되는 것이 적합하다. 저 지방부를 갖는 고 극성 헤테로원자를 함유하는 고 분자량 재료를 사용하고, 원론적 체인으로서 헤테로사이클릭 링과 방향성 링을 포함하는 것이 적합하다. 폴리이미드 및 폴리벤지미다졸이 이런 고분자량 재료의 전형적인 예로서 주어질 수 있다. 폴리이미드를 사용하는 경우에, 폴리이미드 함유 조성물은 노즐(127)로부터 배출되어 반도체 막(107)상에 적용되고, 30분 동안, 200℃로 소가공되고, 따라서, 마스크 패턴(108)이 형성된다(도 1b).
다음에, 반도체 막(107)은 반도체 아일랜드 막(109)을 형성하기 위해 마스크 패턴(108)을 사용하여 에칭된다. Cl2, BCl2, SiCl4, 또는 CCl4로 대표되는 염소계 가스; CF4, SF6, NF3, 또는 CHF3로 대표되는 플루오린계 가스 또는 O2가 에칭 가스로서 사용될 수 있다. 마스크 패턴(108)은 에칭 후에 제거된다.
마스크 패턴(110)은 게이트 전극(104)에 중첩하여 반도체 아일랜드 막(109)과 접촉하여 형성된다. 마스크 패턴(110)은 노즐(128)을 사용하는 액적 배출 방법에 의해 반도체 아일랜드 막(109)상에 직접 형성될 수 있다. 액체 조성물의 재료는 그 위에 전기 절연막을 형성할 수 있는 아크릴, 벤조사이클로부텐, 폴리아미드, 폴리이미드, 벤지미다졸 또는 폴리비닐 알콜 등으로부터 선택된다. 폴리이미드가 사용되는 것이 적합하다. 또한, 마스크 패턴(110)은 마스크로서 뿐만 아니라 불순물 원소(111)를 반도체 아일랜드 막(109)내로 도핑시 채널 보호막으로서도 기능한다. 마스크 패턴(110)의 두께는 1㎛이상, 바람직하게는 5㎛ 이상일 수 있다(도 1c).
이어서, 불순물 영역이 불순물 원소(111)를 반도체 아일랜드 막(109)내로 도핑함으로써 마스크 패턴으로 덮혀지지 않은 반도체 아일랜드 막(109)의 일부에 형성된다. 불순물 원소(111)로서, p-형 도전성을 제공하는 붕소, 또는 n-형 도전성을 제공하는 비소 또는 인이 사용될 수 있다. 도핑은 이온 도핑 또는 이온 주입에 의해 형성될 수 있다. 불순물로 도핑되는 채널 영역(112) 및 소스 영역(113)과 드레인 영역(114)이 반도체 아일랜드 막(109)내에 형성된다. 또한, 도핑 이후 열처리에 의해 활성화가 수행될 수 있다(도 2a).
그후, 마스크 패턴(110)이 박리되거나, 후에 형성되는 패시베이션 막의 일부로서 기능하도록 잔류될 수 있다.
마스크 패턴(110)은 109상에 잔류할 수 있고, 불순물로 도핑된 반도체 막이 형성 및 패턴화될 수 있으며, 그후, 에칭이 수행되어 불순물로 도핑된 반도체 막을 분리시키며, 따라서 소스 영역(113)과 인 영역(12124)이 형성될 수 있다. 이 경우, 마스크 패턴(110)은 채널 보호막으로서 기능하며, 따라서 불순물로 도핑된 반도체 막의 에칭시, 채널 영역이 되는 반도체 아일랜드 막(109)의 일부의 과에칭 등으로 인한 손상이 방지될 수 있다. 결과적으로, 높은 이동성 및 안정한 특성을 갖는 채널 보호형(채널 정지부형) TFT가 얻어질 수 있다. 불순물로 도핑된 반도체 막은 붕소, 비소, 또는 인과 같은 불순물 원소가 SiH4, Si2H6, SiHCl2 , SiHCl3, SiCl4 또는 SiF4와 같은 소스 가스내에 혼합되는 가스를 사용하여 플라즈마 CVD 등에 의해 형성될 수 있다.
이어서, 소스 전극(115) 및 드레인 전극(116)이 소스 영역(113)과 드레인 영역(114)상에 형성되고, 소스 신호선(117)이 액적 배출 방법으로 도전 재료를 적용함으로써 TFT 소자 영역 둘레에 형성된다. 게이트 전극(104) 및 주사선(105)을 위해 사용되는 재료와 동일한 재료가 도전성 재료를 위해 용매에 용해 또는 분산된다. 예로서, Ag를 함유하는 조성물(이하, Ag 페이스트라 지칭)이 선택적으로 배출되고, 600nm 내지 800nm의 두께를 가지는 전극을 형성하도록 열처리에 의해 소성된다.
소성이 O2 분위기에서 수행되는 경우, Ag 페이스트내에 포함된 바인더(열경화성 수지) 등과 같은 유기 재료가 분해되며, 유기 재료를 거의 포함하지 않는 Ag 막이 얻어질 수 있다. Ag 페이스트내의 용매는 감압하에 페이스트를 배출함으로써 휘발된다. 결과적으로, 그후 열처리가 생략되거나, 열처리를 위한 시간이 감소될 수 있다.
도전막은 스퍼터링 등에 의해 이미 형성되어 있으며, 마스크 패턴이 액적 배출 방법에 의해 형성되고, 그후, 도전막을 에칭하며, 따라서 소스 전극(115) 및 드레인 전극(116)이 형성된다. 또한, 상기와 동일한 재료로 마스크 패턴이 형성된다.
패시베이션 막(118)은 소스 전극(115) 및 드레인 전극(116) 위에 형성된다. 패시베이션 막(118)은 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 알루미늄, 다이아몬드형 탄소(DLC) 또는 질소 함유 탄소(CN)와 같은 절연 재료로 플라스마 CVD 또는 스퍼터링법과 같은 막 형성 방법에 의해 형성된다. 재료는 마스크 패턴(110)과 동일할 수 있다. 또한, 상기 재료는 패시베이션 막(118)을 형성하도록 적층될 수 있다. 패시베이션 막이 TFT 등의 위로부터 불순물의 확산을 방지하는 기능을 갖기 때문에, 가능한 패시베이션 막을 형성하는 것이 바람직하다(도 2b).
다음에, 방액성인 제 1 유기막(119)이 TFT의 소스 전극(115) 및 드레인 전극(116), 주사선(105) 및 소스 신호선(117)과의 전기적 접속을 위해 사용되는 접촉 홀이 형성되는 패시베이션 막(118) 위의 부분에 액적 배출 방법에 의해 선택적으로 형성된다.
화학식식 Rn-Si-X4-n(n=1, 2, 3)의 고 방액성인 실란 결합제가 제 1 유기막(19)을 위해 사용될 수 있다. 플루오로린 기 실란 결합제인 플루오로알킬 실란(FAS)이 사용되는 것이 적합하다.
여기서, R은 알킬 그룹과 같은 비교적 불활성 그룹, 또는 비닐 그룹, 아미노 그룹 또는 에폭시 그룹과 같은 반응성 그룹을 함유하는 물질을 나타낸다. 더욱이, X는 할로겐, 메톡시 그룹, 에톡시 그룹 또는 아세톡시과 그룹 같은 기판 표면의 하이드록실 그룹이나, 또는 응축에 의해 흡수된 물과 결합할 수 있는 수소화처리 분해 그룹으로 형성된다. FAS내의 R은 (CF3)(CF2)x(CH2)y (x는 0 내지 10의 범위의 정수이고, y는 0 내지 4 범위의 정수임)로 표현되는 구조를 갖는다. 복수의 R 및 X가 Si에 결합될 때, R 및 Z는 서로 동일하거나 또는 서로 다를 수 있다.
특히, 제 1 유기막을 위해 FAS와 같은 플루오린 기 실란 결합제를 사용하는 경우에, 유기막이 단분자막이기 때문에 막 두께는 매우 얇다. 본 명세서에서 두께는 과장된 형태로 도시되어 있다. 따라서, 막 두께가 제 2 유기막 보다 얇은 경우가 있을 수 있다. 동일한 상황은 PVA와 같은 다른 재료가 제 1 유기막을 위한 재료로서 사용되는 경우에도 발생한다.
제 1 유기막(119)은 하기와 같이 형성된다. 여기서, 실란 결합제를 사용하는 경우가 설명된다. 먼저, 스핀 코팅 등에 의해 실란 결합제가 제 1 유기막이 형성되는 영역 위에 선택적으로 적용된다. 다음에 실란 결합제가 실온하에 남겨짐으로써 건조되고, 필요에 따라 물 세척이 수행된다. 마지막으로, 실란 결합제가 소성되어, CF2 체인 및 CF3 체인을 포함하는 실록산 네트워크(골격 구조가 Si와 O의 결합으로 구성되고, 치환기로서 적어도 수소를 포함하거나 또는 치환기에 플루오린, 알킬 그룹 및 방향족 수산화탄소중 적어도 하나를 갖는 구조)가 생성된다. 건조 또는 물 세척은 생략될 수 있다. CF2 및 CF3은 그 표면이 발액성인 실란 결합제로 처리되는 막을 형성할 수 있다.
실란 결합제는 Rn-Si-X4-n(n=1, 2, 3)으로 표현되는 실리콘 화합물을 갖는다. 여기서, R은 알킬 그룹과 같은 비교적 불활성 그룹, 또는 비닐 그룹, 아미노 그룹 또는 에폭시 그룹과 같은 반응성 그룹을 함유하는 물질을 나타낸다. 더욱이, X는 할로겐, 메톡시 그룹, 에톡시 그룹, 또는 아세톡시 그룹과 같은 기판 표면의 하이드록실 그룹; 또는 응축에 의해 흡수된 물과 결합할 수 있는 수소화처리 분해 그룹으로 형성된다. 특히, R이 알킬 그룹과 같은 불활성 그룹일 때, 막 표면은 방수성, 접착 및 마찰에 대한 내성, 윤활성, 광택 등과 같은 특성을 제공한다. 예로서, n=1인 경우, 실리콘 화합물은 결합제로서 사용되고, n=2인 경우, 실리콘 화합물은 실록산 폴리머의 재료로서 사용되며, n=3인 경우, 실리콘 화합물은 폴리머의 차단제(폴리머의 각 단부를 종결하기 위한 단부 캡 보조제) 또는 실리레이팅제(silylating agent)로서 사용된다.
플루오로알콕시 실란 결합제는 실란 결합제의 대표적인 예로서 주어진다. 예로서, CF3(CF2)kCH2CH2Si(OCH3)3, (CF3(CF2)kCH2CH2SiCH3(OCH3) 2, CF3(CF2)kCH2CH2Si(OCH2CH3) 3(k=3, 5, 7, 9); (CF3)2CF(CF2)mCH2CH 2Si(OCH3)3, (CF3)2CF(CF2)mCH2CH2SiCH3(OCH 2)2(m=4, 6, 8); 및 CF3(CF2)j(C6H4 )C2H4Si(OCH3)3, CF3(CF2)j(C6H4)C2H4SiCH 3(OCH3)(j=0, 3, 5, 7)이 주어진다.
CF3(CF2)kCH2CH2Si(OCH3)3을 사용하는 절연체인 글래스의 표면 개선을 수행하는 경우에 글래스 표면의 구조가 도 17에 도시되어 있다. 글래스에 점착된 액체(예로서, 물)와의 접촉각은 CF<CF2<CF3의 순서로 증가된다. 또한, 접촉각은 플루오로카본의 체인이 보다 길어질 때 더 길어지는 경향을 갖는다.
일본 특허 공개 제2003-80694호에 기술된 재료가 FAS로서 사용될 수 있다.
FAS 이외의 방액성인 플루오린 기 수지로서, 폴리테트라-플루오로에틸렌(PTFE), 퍼플루오로알콕시 알칸(PFA), 폴리테트라플루오르에틸렌-퍼플루오로-프로필렌 공중합체(PFEP), 에틸렌-테트라플루오로에틸렌 공중합체(ETFE), 폴리비닐리덴 플루오라이드(PVDF), 폴리클로로-트리플루오로에틸렌(PCTFE), 에틸렌-클로로트리플루오로에틸렌 공중합체(ECTFE), 폴리테트라-플루오로에틸렌-파르플루오로디옥솔 공중합체(TFE/PDD), 폴리비닐 플루오라이드(PVF) 등이 사용될 수 있다.
본질적으로 방액성이 아닌 유기 재료도 제 1 유기막(110)을 위해 사용될 수 있다. 이 경우, 유기 재료는 방액성을 얻기 위해 CF4 플라즈마 등으로 처리되어야 한다. 예로서, 폴리비닐 알콜(PVA)과 같은 수용성 수지가 H2O 등의 용매에 혼합된 재료가 플라즈마 처리 후에 사용될 수 있다. 또한, PVA 및 다른 수용성 수지가 조합으로 사용될 수 있다. 제 1 유기막(119)이 방액성인 경우에도, 플라즈마 처리 등을 수행함으로써 발액성이 추가로 향상될 수 있다(도 2c).
다음에, 제 2 유기막(120)은 제 1 유기막(119)이 형성되지 않은 부분에 형성된다. 제 2 유기막(120)은 폴리이미드 수지, 아크릴 수지, 폴리아미드 수지 또는 스핀 코팅, 액적 배출 방법 등에 의한 실록산 재료로 형성되는 Si-CHx의 결합과 Si-O의 결합을 포함하는 절연막을 사용할 수 있다.
여기서, 제 2 유기막(120)이 형성되는 상태의 확대도가 도 9b에 도시되어 있다. 도 9b에서, 접촉각(θ)은 정지 액체의 자유면이 고체 표면과 접촉하는 영역에서 고체 표면과 액체 표면에 의해 형성되는 각으로서 규정된다. 접촉각은 액체와 고체 표면 사이의 점착성 및 액체 분자의 응집성 사이의 크기 관계에 의존한다. 접촉각은 액체가 고체를 적실때(접착력이 강할 때) 예각이며, 액체가 고체를 적시지 않을 때 둔각이다. 달리 말해서, 접촉각이 보다 클 때, 접착성이 보다 약하며, 즉 방액성이 증가된다.
제 1 유기막을 위해 PVA를 사용하고 제 2 유기막을 위해 아크릴과 폴리이미드를 사용하는 경우의 접촉각을 평가한 결과가 도 9a에 도시되어 있다. 먼저, PVA가 기판 위에 적용되고, CF4 플라즈마 처리가 수행되며, 폴리이미드 용액(Toray에 의해 제조된 SL 1602) 및 아크릴 용액(JSR에 의해 제조된 SS6699G)이 적용되고, 접촉각이 평가되었다. CF4 플라즈마 처리의 조건은 250W 또는 500W의 전력 및 0.5Torr의 압력으로 설정된다.
도 9a의 그래프에 도시된 바와 같이, 30초 동안의 250W의 CF4 플라즈마 처리로 인해, 폴리이미드(20cp; 점도의 단위 "cp"는 "mPa·s"와 등가이다)의 경우에, 접촉각은 8°로부터 45°로 증가되고, 폴리이미드(10cp)의 경우에, 접촉각은 8°로부터 36°로 증가되며, 아크릴의 경우에, 접촉각은 9°로부터 37°로 증가되었다. 위와 같이, 접촉각은 4배 내지 6배 만큼 증가한다.
CF4 플라즈마 처리의 파워가 500W 만큼 높게 설정될 때, 접촉각은 폴리이미드(20cp)의 경우에 57°이고, 폴리이미드(10cp)의 경우에, 접촉각은 54°이며, 아크릴의 경우에 접촉각은 51°이다. 따라서, 접촉각은 250W의 경우에 비해 약 1.2 배 내지 1.5배 만큼 증가된다. 또한, 처리 시간이 120초로 증가될 때, 접촉각은 폴리이미드의 경우에 약 61°내지 65°이고, 아크릴의 경우에 접촉각은 약 51°내지 54°이다. 따라서, 파워에 무관하게 처리 시간이 증가될 때, 동일한 접촉각이 얻어진다. 결과적으로, PVA에 CF4 플라즈마 처리를 수행함으로써, 제 1 유기막과 아크릴 또는 폴리이미드 등으로 이루어진 제 2 유기막 사이의 접촉각은 증가, 즉, 막 사이의 점착력이 약화되고 방액성이 향상될 수 있다.
이 지점에 무관하게, 층간막, 평탄화막, 게이트 절연막과 같은 절연막으로서 기능하기 위한 제 2 유기막은 마스크로서 방액성인 제 1 유기막을 사용하여 양호하게 형성될 수 있다. 또한, 양호한 접촉 홀이 추후 제 1 유기막을 제거함으로써 형성될 수 있다.
PVA와 제 2 유기막을 형성하는 폴리이미드 또는 아크릴 사이의 접촉각이 제 1 유기막을 형성하는 PVA에 대한 플라즈마 처리에 의해 35°이상(바람직하게는 45°이상)이 되는 경우에, 추후 절연막으로서 기능하기 위한 제 2 유기막은 제 1 유기막을 마스크로서 사용하여 형성된다. 또한, 이어지는 단계를 통해 양호한 접촉 홀이 형성될 수 있다. 달리 말해서, 제 1 유기막은 접촉각이 35°이상(보다 바람직하게는 45°이상)인 경우에 제 2 유기막에 대해 발액성인 것으로 간주된다. 접촉각을 50°이상(바람직하게는 아크릴의 경우에는 50°이상, 그리고, 폴리이미드의 경우에는 60°이상) 만큼 증가시키기 위해 파워는 250W(바람직하게는 500W) 이상으로 설정되며, 처리 시간은 100초 이상(바람직하게는 120초 이상) 동안으로 설정되며, 따라서 막 사이의 점착력이 약화되고, 방액성이 추가로 향상된다. 따라서, 보다 양호한 접촉 홀 및 접촉 홀 둘레의 절연막이 형성될 수 있다.
이런 상승작용은 CF4 플라즈마 처리가 PVA에 대해 수행되는 경우에 한정되지 않고, 본질적으로 방액성인 재료, 예로서, 플루오린 기 수지인 플루오로알킬 실란(FAS)이 제 1 유기막으로서 사용되는 경우에도 얻어진다(접촉각의 최상의 값은 제 1 및 제 2 유기막의 재료에 의존하여 변화한다). 이 경우에, CF4 플라즈마 처리는 자연적으로 생략될 수 있지만, 처리는 방액성을 추가로 향상시키기 위해 적절히 적용될 수 있다(도 3a).
제 2 유기막(120)이 형성된 이후에, 제 1 유기막(119)이 제거된다. 또한, 패시베이션 막이 제공된 경우에는 패시베이션 막(118)이 제거되며, 게이트 절연막(106) 위의 주사선의 일부도 제거된다.
제 1 유기막(119), 패시베이션 막(118) 및 게이트 절연막(106)은 습식 에칭, 건식 에칭, 대기 플라즈마 방전을 사용한 에칭, 물 세척 또는 레이저나 전자 빔을 사용한 처리에 의해 제거될 수 있다. 제거 방법은 제 1 유기막(119), 패시베이션 막(118) 및 게이트 절연막(106)의 재료에 따라 적절히 선택될 수 있다. 특히, PVA와 같은 수용성 수지가 사용되는 경우에, 이는 물 세척에 의해 쉽게 제거될 수 있다. 또한, 에칭 가스, 용액(에칭제) 또는 레이저의 종류는 재료에 따라 적절히 선택될 수 있다. 또한, 제 1 유기막(119)의 제거, 패시베이션 막(118)의 제거 및 게이트 절연막(106)의 제거는 서로 다른 단계로 수행될 수 있다.
상기 제거 공정을 통해, 접촉 홀(121 내지 123)이 제 1 유기막(119)이 형성되는 영역, 즉 소스 전극(115) 또는 드레인 전극(116), 주사선 및 소스 신호선(117) 위에 형성되었다(도 3b).
에칭 조건은 제 1 유기막(119)이 완전히 제거되도록 설정되는 것이 적합하지만, 접촉 홀이 반도체 막 및 도전막과 같은 의도된 막에 도달할 때, 제 1 유기막은 접촉 홀의 측벽상에 잔류할 수 있다. 이는 나머지 제 1 유기막이 층간막의 일부처럼 기능할 수 있기 때문이다. 이 지점에서, 제 1 유기막의 재료는 광범위하게 선택될 수 있다. 재료가 방액성인 경우 또한, 절연 재료 또는 도전막이 제 1 유기막을 대체할 수 있으며, 제 2 유기막(120)을 형성하기 위한 마스크로서 기능할 수 있다.
접촉 홀(121 내지 123)이 형성된 이후, 소스 전극(115) 또는 드레인 전극(116), 주사선(105) 및 소스 신호선(117)에 대한 접속을 위한 도전막(124 내지 126)이 형성된다. Ag, Au, Cu, Cr, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr 또는 Ba와 같은 금속; 할로겐 은 미립자; 분산된 나노입자 등이 사용될 수 있다. 대안적으로 ITO, ITSO, 유기 인듐, 유기 주석, 산화 아연, 질화 티타늄, 질소를 50% 이하의 조성비로 함유하는 질화 티타늄(이하 Ti(N)으로 지칭함) 등이 투명 도전막으로서 사용될 수 있다. 또한, 도전막(124 내지 126)은 이 재료를 함유하는 도전층을 적층함으로써 형성될 수 있다.
도전막(124 내지 126)은 패터닝 이후 에칭에 의해 스퍼터 및 성형된 도전재료로 형성될 수 있지만, 공정이 현저히 단순화되도록 액적 배출 방법에 의해 도전막을 선택적으로 형성하는 것이 적합하다. 이 경우에, 도전막 재료가 용매에 분산 또는 용해되는 페이스트형 재료가 노즐로부터 배출되어 도전막을 형성한다.
다음에, 유기 또는 무기 화합물을 함유하는 층을 포함하는 액정 소자 또는 발광 소자(일반적으로, EL : 전자발광을 사용하는 발광 소자)가 도전막(124)위에 형성된다. 따라서, 반도체 소자로 제어될 수 있는 액티브 매트릭스 액정 디스플레이 디바이스와 같은 평판 디스플레이 또는 EL 디바이스와 같은 평판 디스플레이가 상기 단계를 통해 제조된다.
발광 디바이스에서, 서로 다른 홀 전송 특성을 갖는 유기 또는 무기 화합물을 함유하는 층의 적층체 인 발광층이 한 쌍의 전극 사이에 개재되고, 발광층은 전극으로부터 홀이 주입되고 전자가 다른 전극으로부터 주입되도록 형성된다. 발광 디바이스는 전극으로부터 주입된 홀 및 다른 전극으로부터 주입된 전자가 재조합하고 광이 발생되는 현상을 사용한다. 홀 및 전자의 발광층내로의 주입 특성은 전극을 형성하는 재료의 작업 함수(반도체 또는 금속의 표면으로부터 전자를 추출하기 위해 필요한 최소 에너지)에 의존한다. 홀이 주입되는 전극은 높은 작업 함수를 가지는 것이 적합하며, 전자가 주입되는 전극은 낮은 작업 함수를 가지는 것이 적합하다.
본 발명에 따르면, 접촉 홀 및 층간막, 평탄화막, 게이트 절연막과 같은 절연막이 레지스트 마스크를 사용한 노광 또는 현상을 받지 않고 단순화된 공정을 통해 정교하게 형성될 수 있다. 따라서, 상기 디스플레이 디바이스에 부가하여 LSI, CPU 등을 위해 사용되는 모든 반도체 소자가 저 비용으로 높은 산출량으로 제조될 수 있다.
(제 2 실시예)
본 실시예에서, 본 발명을 상단 게이트 TFT의 제조에 적용하는 경우가 도 4a 내지 5d를 참조로 설명된다.
먼저, 반도체 막(401)이 절연면을 갖는 기판(100) 위에 형성된다. 기판(100)은 유리, 석영 또는 알루미나와 같은 절연 재료, 또는 스테인레스강과 같은 금속이나 그 표면이 산화 실리콘, 질화 실리콘 등과 같은 절연막을 갖는 반도체 기판으로 형성된 기판을 사용할 수 있다. 대안적으로, 액적 배출 방법에 의해 형성된 패턴의 소성 온도 또는 반도체 소자의 소스 및 드레인 영역으로 도핑된 불순물의 활성화의 열 처리 온도와 같은 본 공정의 높은 처리 온도를 견디도록 내열성을 가지는 가요성 또는 비가요성 플라스틱 기판이 사용될 수 있다.
반도체 막(401)은 비정질 반도체, 결정 반도체, 또는 반-비정질 반도체(SAS)로 형성된다. 각 재료로 형성된 반도체 막(401)은 실리콘, 실리콘 게르마늄(SiGe) 등을 주 성분으로서 함유하는 반도체 막을 사용할 수 있다. 반도체 막(401)은 플라즈마 CVD 등에 의해 형성될 수 있다. 또한, 10nm 내지 60nm의 막 두께로 반도체 막(401)을 형성하는 것이 적합하다.
반도체 막(401)은 기판(100)위에 기저막(미도시)(base film)이 형성된 이후 형성되는 것이 적합하다. 기저막은 기판으로부터 반도체 막(401)으로 불순물 등이 침투하는 것을 방지할 수 있다. 산화 실리콘 막, 질화 실리콘막, 산화질화 실리콘 막, 질화 산화 실리콘 막 등이 기저막을 위해 사용될 수 있다. 기저막은 단층 구조에 한정되지 않고 둘이상의 층들을 가지는 층상 구조를 가질 수 있다. 또한, 기저막은 플라즈마 CVD 등에 의해 형성될 수 있다.
다음에, 마스크 패턴(403)이 반도체 막(401)을 패턴화하기 위해 액적 배출 방법에 의해 형성된다. 마스크 패턴(403)은 패턴을 직접 적용하도록 노즐(417)로부터 반도체 막(401) 위에 유기 수지를 함유하는 조성물을 배출함으로써 형성된다.
마스크 패턴(403)은 아크릴, 벤조사이클로부텐, 폴리아미드 또는 폴리이미드와 같은 유기 수지로 구성될 수 있다. 또한, 골격 구조가 실리콘(Si) 및 산소(O)의 결합으로 구성되고, 적어도 치환기로서 적어도 수소를 포함하거나, 또는 치환기로서 플루오린, 알킬 그룹 및 방향족 수산화탄소 중 적어도 하나를 수소에 추가하여 포함하는 구조(대표적으로 실록산 수지)가 사용될 수 있다. 감광제를 포함하는 조성물도 마스크 패턴을 위해 사용될 수 있다. 예로서, 포지티브 레지스트인 노볼락 수지 및 감광제인 나프토 퀴논에디 아지드 화합물, 네거티브 레지스트인 베이스 수지, 디페닐실란 디올 및 산 발생제 등이 공지된 용매에 용해 또는 분산된 조성물이 사용될 수 있다(도 4a).
반도체 아일랜드 막(404)은 마스크 패턴(403)을 사용하여 반도체 막(401)을 에칭함으로써 형성된다. Cl2, BCl2, SiCl4, 또는 CCl4로 대표되는 염소계 가스; CF4, SF6, NF3, 또는 CHF3으로 대표되는 플루오린계 가스 또는 O2가 에칭 가스로서 사용될 수 있다. 마스크 패턴(403)은 에칭 후에 제거된다.
게이트 절연막(405)이 반도체 절연막(404) 위에 형성된다. 게이트 절연막(405)은 플라즈마 CVD 또는 스퍼터링에 의해 실리콘을 함유하는 절연막으로 형성된다(도 4b).
게이트 전극(406)은 액적 배출 방법에 의해 게이트 절연막(405) 위에 형성된다. 게이트 전극(406)은 게이트 전극(406)이 게이트 절연막(405)상에 직접적으로 적용되는 조성물로 형성되도록 노즐(418)로부터 도전성 재료를 포함하는 조성물을 배출함으로써 형성된다. 도전 재료는 제 1 실시예의 게이트 전극과 동일한 재료를 사용할 수 있다(도 4c).
채널 영역(408) 및 불순물 영역인 소스 영역(409)과 드레인 영역(410)이 게이트 절연막(405)을 통해 마스크로서 게이트 전극(406) 및 반도체 절연막(404)내로 불순물 원소(407)를 도핑함으로써 형성된다(도 4d). 도핑 이후 열처리에 의해 활성화가 수행될 수 있다는 것을 인지하여야 한다.
다음에, 방액성인 제 1 유기막(119)은 접촉 홀이 형성되는 게이트 절연막상의 부분(TFT의 드레인 전극 및 소스 전극이 추후 형성되는 부분)에서 노즐(419)을 사용하여 액적 배출 방법에 의해 선택적으로 형성된다.
방액성인 플루오린계 수지(바람직하게는 플루오로알킬 실란(FAS))가 제 1 실시예에서와 같이 제 1 유기막(119)을 위해 사용될 수 있다.
보다 덜 방액성이거나, 방액성이 아닌 유기 재료는 제 1 유기막(119)을 위해 사용되는 방액성을 획득하기 위해 CF4 플라즈마 등으로 처리될 수 있다. 예로서, 폴리비닐 알콜(PVA)과 같은 수용성 수지가 H2O 등의 용매내에 혼합된 재료가 사용될 수 있다. 또한, PVA 및 기타 수용성 수지가 조합하여 사용될 수 있다.
제 1 유기막(119)이 방액성인 경우에도, 플라즈마 처리 등을 수행함으로써 발액성이 추가로 향상될 수 있다는 것을 인지해야 한다(도 5a).
다음에, 제 2 유기막(120)은 제 1 유기막(119)이 형성되지 않은 부분에 형성된다. 제 2 유기막(120)은 폴리이미드 수지, 아크릴 수지, 폴리아미드 수지 또는 실록산 재료로 형성되는 Si-O 결합 및 Si-CHx 결합을 포함하는 절연막을 스핀 코팅 또는 액적 배출 방법 등에 의해 사용할 수 있다.
제 1 유기막(119) 및 게이트 절연막(405)은 제 2 유기막(120)이 형성된 후에 제거된다. 제 1 유기막(119) 및 게이트 절연막(405)은 습식 에칭, 건식 에칭 또는 대기 플라즈마 방전을 사용한 에칭과 같은 에칭에 의해, 또는 물 세척이나 레이저 또는 전자 빔을 사용한 처리에 의해 제거될 수 있다. 제거 방법은 제 1 유기막(119) 및 게이트 절연막(405)의 재료에 따라 적절히 선택될 수 있다. 또한, 에칭 가스, 용액(에칭제) 또는 레이저는 재료에 따라 적절히 선택될 수 있다. 또한, 제 1 유기막(119)의 제거 및 게이트 절연막(106)의 제거는 서로 다른 단계에서 수행될 수 있다.
상기 제거 공정을 통해, 접촉 홀(413 내지 414)은 제 1 유기막(119)이 존재하는 영역, 즉, 소스 전극(409) 및 드레인 전극(410)위에 형성된다(도 5c).
에칭 조건은 제 1 유기막(119)이 완전히 제거될 수 있도록 선택되는 것이 적합하지만, 접촉 홀이 반도체 막 및 도전막과 같은 의도된 막에 도달할 때, 제 1 유기막은 접촉 홀의 측벽상에 잔류할 수 있다. 이는 잔여 제 1 유기막이 층간막의 일부처럼 기능할 수 있기 때문이다. 이 점에서, 제 1 유기막의 재료는 광범위하게 선택될 수 있다. 재료가 방액성인 경우, 또한 절연 재료 또는 도전막이 제 1 유기막을 대체할 수 있으며, 제 2 유기막(120)을 형성하기 위한 마스크로서 기능할 수 있다.
접촉 홀(413 및 414)이 형성된 후, 소스 전극(415) 및 드레인 전극(116)이 소스 영역(409)과 드레인 영역(410)에 각각 접속하도록 도전막으로 형성된다. 전극은 패터닝 후 에칭 및 스퍼터링에 의해 도전 재료로 형성될 수 있지만, 공정이 현저히 단순화될 수 있도록 액적 배출 방법에 의해 도전막을 선택적으로 형성하는 것이 적합하다. 이 경우, 도전 재료가 용매내에 용해 또는 분산되는 페이스트 재료는 배선을 형성하기 위해 노즐(420)로부터 배출된다. 배출 포트로부터 배출된 재료는 용액내에 도전성 재료가 용해 또는 분산되는 용액일 수 있다. Ag, Au, Cu, Cr, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr 및 Ba와 같은 금속; 할로겐 은 미립자; 분산된 나노입자 등이 사용될 수 있다. 대안적으로 ITO, ITSO, 유기 인듐, 유기 주석, 산화 아연(ZnO), 질화 티타늄(TiN) 등이 도전 재료로서 사용될 수 있다. 또한, ITO, ITSO, 유기 인듐, 유기 주석, 산화 아연, 질화 티타늄, 질소를 50% 이하의 조성비로 함유하는 질화 티타늄(Ti(N)) 등이 투명 도전막으로서 사용될 수 있다. 또한, 전극은 재료를 포함하는 도전층을 적층함으로써 형성될 수 있다.
배출 포트로부터 배출된 조성물은 금, 은 또는 구리가 고유저항을 고려하여 용매내에 용해 또는 분산되어 있는 용액인 것이 적합하다. 보다 바람직하게는 낮은 저항을 갖는 은 또는 구리가 사용된다. 구리를 사용하는 경우에, 불순물이 혼입되는 것을 방지하기 위해 배리어막을 제공하는 것이 적합하다. 용매는 부틸 아세테이트 또는 에틸 아세테이트와 같은 에스테르, 이소프로파놀 또는 에틸 알콜과 같은 알콜이나, 메틸 에틸 케톤 또는 아세톤과 같은 유기 용매를 사용할 수 있다. 배선을 위해 구리를 사용하는 경우에 사용되는 배리어 막으로서, 질화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화 티타늄, 또는 질화 탄탈륨과 같은 질소를 함유하는 절연 또는 도전 재료가 액적 배출 방법에 의해 적용될 수 있다(도 5d).
상기 단계를 통해, 상단 게이트 TFT가 제조될 수 있다. 또한, 이 TFT는 화소 전극에 연결되며, 유기 또는 무기 화합물을 함유하는 층을 포함하는 액정 소자 또는 발광 소자(통상적으로, EL 소자)가 화소 전극 위에 형성된다. 따라서, TFT로 제어될 수 있는 액티브 매트릭스 액정 디스플레이 디바이스 또는 EL 디바이스가 얻어질 수 있다.
본 실시예에서, 본 발명은 소스 전극(415) 및 드레인 전극(416)이 형성되는 부분에 접촉 홀을 형성하기 위한 단계에 적용되었다. 자연적으로, 본 발명은 또한 상기 단계를 통해 얻어지는 TFT에 접속되는 화소 전극이 형성되는 부분에서의 접촉 홀의 형성, 게이트 전극(406)에 접속하는 배선이 형성되는 영역에서의 접촉 홀의 형성 등에 적용될 수도 있다.
본 발명에 따르면, 접촉 홀은 레지스트 마스크를 사용하는 노광 또는 현상을 받지 않고 단순화된 공정을 통해 정교하게 형성될 수 있다. 따라서, 상기 디스플레이 디바이스에 부가하여 LSI, CPU 등을 위해 사용되는 모든 반도체 소자가 저 비용으로 높은 산출량으로 제조될 수 있다.
도시되어 있지 않지만, 스테거형 TFT라 지칭되는 것은 하기와 같이 얻어질 수 있다: 소스 전극 및 드레인 전극이 액적 배출 방법에 의해 기판 위에 미리 형성되고; 반도체 막 및 게이트 절연막이 플라즈마 CVD 등에 의해 형성되며; 게이트 전극이 액적 배출 방법에 의해 형성되고; n-형 또는 p-형 불순물이 게이트 전극을 마스크로서 사용하여 반도체 막내에 도핑된다. 본 발명은 스테거형 TFT를 사용하는 액티브 매트릭스 기판 또는 반도체 소자의 제조에 적용될 수 있다.
제 1 실시예
본 실시예에서 본 발명을 사용한 액티브 매트릭스 기판의 제조 방법이 도 6a 내지 도 8b를 참조로 설명된다. 특히, 접촉 홀을 형성하기 위해 제 1 유기막을 위해 PVA를 사용하고, 제 2 유기막을 위해 폴리이미드 또는 아크릴을 사용하는 경우가 설명된다.
먼저, 기저 절연막(601)이 기판(600) 위에 형성된다. 여기서, 산화질화 실리콘막(SiNO)이 기저 절연막(601)을 형성하도록 플라즈마 CVD에 의해 10nm 내지 200nm의 두께로 형성된다. 기저 절연막(601)의 재료는 SiNO에 한정되지 않으며, 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막이나 그 적층체가 사용될 수 있다. 또한, 기저 절연막(601)은 필수적으로 형성될 필요는 없다.
다음에, 반도체 막이 기저 절연막(601) 위에 10nm 내지 80nm의 두께로 형성된다. 반도체 막의 표면은 니켈을 함유하는 용액으로 처리되고, 결정 실리콘 반도체 막이 500℃ 내지 750℃에서의 후속 열처리에 의해 얻어지며, 또한 결정 반도체 막의 결정성이 레이저 결정화에 의해 향상된다. 실리콘 게르마늄(SiGe) 합금과 같은 비정질 구조를 갖는 다른 반도체가 반도체 막을 위해 사용될 수 있다는 것을 인지하여야 한다. 또한, 반도체 막은 스퍼터링, LPCVD 등에 의해 형성될 수 있다. 결정화는 레이저 결정화, 열 결정화, 다른 촉매(Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu, Au 등)를 사용한 열 결정화 또는 대안적인 공정들에 의해 수행될 수 있다. 촉매는 용액내에 용해 또는 분산되고, 스피너를 사용한 적용 또는 스퍼터링과 같은 공지된 방법에 의해 반도체 막 위에 적용된다. 예로서, 중량으로 10ppm의 니켈을 함유하는 니켈 아세테이트 염 용액이 반도체 막의 표면에 적용될 수 있다.
부가적으로, 연속파 레이저가 비정질 구조를 갖는 반도체 막의 결정화를 위해 사용될 수 있다. 결정화시 큰 입자 크기를 갖는 결정을 얻기 위해, 연속파 발진이 가능한 고상 레이저가 사용되고, 기본파의 제 2 고조파 내지 제 4 고조파로부터의 적용이 적합하다. 일반적으로, Nd:YVO4 레이저(기판파 : 1064nm)의 기본파의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 적용될 수 있다. 연속파 레이저가 사용될 때, 그 출력이 10W인 연속파 YVO4 레이저로부터 방출된 레이저가 비선형 광학 소자에 의해 고조파로 변환된다. 부가적으로, UVO4 결정 및 비선형 광학 소자를 공진기내에 배치함으로써 고조파를 방출하는 방법이 존재한다. 이때, 레이저 광은 피가공체를 조사하기 위한 광학 시스템을 갖는 조사면에서 직사각형 형상 또는 타원 형상으로 성형되는 것이 적합하다. 이때, 약 0.01MW/cm2 내지 100MW/cm2(바람직하게는 0.1MW/cm2 내지 10MW/cm2)의 범위의 에너지 밀도가 필요하다. 그후, 반도체 막은 10mm/s 내지 2000mm/s의 적절한 범위의 속도에서 레이저 광에 대하여 이를 이동시킴으로써 조사될 수 있다.
상술한 방법으로 결정 실리콘 반도체 막을 획득한 이후, 금속 촉매를 수집하기 위한 비정질 실리콘 막이 500℃ 내지 750℃의 온도에서 열처리에 의해 수집 처리를 수행하도록 반도체 막상에 산화물막에 의해 형성된다. 또한, 금속 촉매를 포함하는 비정질 실리콘 막은 에칭 제거된다.
또한, TFT 소자의 임계값을 제어하기 위해서, 1 x1013 내지 3x1013atom/cm2 이상의 적절한 범위의 농도를 가지는 붕소 이온이 결정 실리콘 반도체 막내로 주입된다.
그후, 결정 실리콘 반도체 막이 제 1 마스크 패턴을 사용하여 에칭되고, 결정 실리콘 반도체 아일랜드 막(602 내지 606)이 에칭에 의해 형성된다. 제 1 마스크 패턴은 공정을 단순화하는 견지에서 액적 배출 방법에 의해 형성되는 것이 적합하다. 이 경우에, 제 1 마스크 패턴은 내열성 고분자량 재료 또는 레지스트로 형성되는 것이 적합하다. 보다 적은 지방족부를 갖는 고극성 헤테로 원자를 함유하며 또한 방향족 링 및 헤테로사이클릭 링을 원론적 체인으로서 부가로 포함하는 고분자량 재료를 사용하는 것이 적합하다. 폴리이미드 및 폴리벤지미다졸은 이런 고분자량 재료의 대표적인 예로서 제공될 수 있다. 폴리이미드를 사용하는 경우에, 폴리이미드를 포함하는 조성물은 액체 배출 노즐로부터 배출되며, 반도체 아일랜드 막상에 적용되고, 30분동안 200℃에서 소성되며, 따라서, 제 1 마스크 패턴이 형성된다. 다음에, 제 1 마스크 패턴을 제거한 후, 게이트 절연막(607)이 결정 실리콘 반도체 아일랜드 막(602 내지 606)상에 형성된다. 게이트 절연막(607)은 플라즈마 CVD법 또는 스퍼터링법에 의해 1nm 내지 200nm의 막 두께로 형성된다. 실리콘을 함유하는 게이트 절연막이 10nm 내지 50nm 만큼 얇은 막 두께를 갖도록 단층 또는 층상 구조로 형성된 후, 마이크로파에 의한 플라즈마를 사용하여 표면 질화 처리를 수행하는 것이 적합하다.
이런 얇은 막 두께를 갖는 절연막이 플라즈마 CVD에 의해 형성될 때, 증착율을 느려지게 하고, 두께를 완전히 제어함으로써 얇은 막 두께를 획득할 필요가 있다. 예로서, 산화 실리콘막의 증착율은 100W의 RF 전력, 10kHz의 주파수, 0.3Torr의 압력, 400sccm의 N2O 가스의 유량 및 1sccm의 SiH4 가스의 유량하에서 6nm/min으로 설정될 수 있다. 부가적으로, 마이크로파에 의한 플라즈마를 사용한 질화 처리는 마이크로파 소스(2.45GHz) 및 반응성 가스인 질소 가스를 사용함으로써 수행된다.
질소 농도는 게이트 절연막(607)의 표면으로부터의 거리가 보다 길어짐에 따라 감소한다는 것을 인지하여야 한다. 따라서, 산화 실리콘 표면은 높은 농도로 질화될 수 있을 뿐만 아니라, 산화 실리콘 막과 액티브 층 사이의 경계면에서도 질소가 감소되며, 이는 디바이스 성능의 열화를 방지한다.
다음에, 100nm 내지 600nm의 막 두께를 가지는 도전막(608a 및 608b)이 게이트 절연막(607)상에 형성된다. 여기서, TaN 막 및 W 막의 적층체로 형성된 도전막이 스퍼터링법에 의해 형성되지만, 이는 그에 한정되지 않으며, Ag, Au, Cu, Cr, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr 및 Ba와 같은 금속, 상기 원소를 주 성분으로서 함유하는 화합물 재료 또는 합금 재료의 단층이나 그 적층체로부터 형성될 수 있다. 부가적으로, 인과 같은 불순물 원소로 도핑된 다결정 실리콘 막에 의해 대표되는 반도체 막이 사용될 수 있다.
다음에, 제 2 마스크 패턴(609a 내지 609g)이 형성된다. 제 2 마스크 패턴(609a 내지 609g)은 공정을 단순화하기 위해 제 1 마스크 패턴으로서 액적 배출 방법에 의해 형성되는 것이 적합하다(도 6a).
도전막(608a 및 608b)은 마스크로서 제 2 마스크 패턴(609a 내지 609g)을 사용하여 건식 에칭 또는 습식 에칭에 의해 에칭(제 1 에칭)되었다. 화소 TFT의 게이트 전극(610), 구동 TFT의 게이트 전극(611 내지 613), 저장 커패시터 영역의 상부 전극으로서 기능하는 커패시터 배선(614) 및 제 1 형상(테이퍼 형상)을 갖는 배선(615, 616)이 제 1 에칭에 의해 얻어진다. 에칭 방법은 특히 한정되지 않으며, ICP(유도 결합 플라즈마) 에칭이 예로서 양호하게 수행된다. CF4 및 Cl2 등이 에칭 가스를 위해 사용된다(도 6b).
다음에, 게이트 전극(617 내지 620) 및 제 2 형상을 가지는 배선(621 내지 623)이 제 2 에칭에 의해 형성될 수 있으며, 제 2 마스크 패턴(609a 내지 609g)이 완전한 상태로 남겨진다(도 6c).
이어서, 1013atom/cm3 내지 1014atoms/cm2의 n-형 불순물 원소가 제 2 형상을 갖는 배선(617 내지 623) 및 게이트 전극(617 내지 620)을 마스크로서 사용하는 도핑에 의해 반도체 아일랜드 막(602 내지 606)내에 주입된다. 그후, 제 2 마스크 패턴(609a 내지 609g)이 O2 애싱(ashing) 등에 의해 제거된다. 제 2 마스크 패턴(609a 내지 609g)의 제거 단계 및 도핑 주입 단계의 순서는 바뀔 수 있다(도 6c).
p-채널 TFT(652 및 653)가 되는 부분 및 화소 TFT(654)의 부분은 제 3 마스크 패턴(624a 및 624b)으로 덮혀지며, 1014atoms/cm2 내지 1016atoms/cm 2의 n-형 불순물 원소가 부가로 추가된다. 결과적으로, 소스 영역 및 드레인 영역이 되는 n-형 불순물 영역(n+)(625a 및 625b) 및 n-형 불순물 영역(n+) 보다 낮은 불순물 농도를 갖는 불순물 영역(626a 및 626b)(이하, 각각 가볍게 도핑된 드레인(LDD) 영역이라 지칭함)이 형성된다. 또한, 채널 영역(627a 및 627b)은 각각 LDD 영역의 쌍 사이에 형성된다(도 7A). 제 3 마스크 패턴(624a sow 624b)은 그후 O2 애싱 등에 의해 제거된다.
다음에, 제 4 마스크 패턴(628a 및 628b)은 추후 화소 TFT(654) 및 구동 회로의 n-채널 TFT가 되는 부분 위에 형성되고, p-형 불순물 원소를 도핑함으로써 p-형 불순물 영역(629a, 629b)이 형성된다. 또한, 채널 영역(630a, 630b)은 각각 p-형 불순물 영역(629a, 629b)의 쌍 사이에 형성된다. p-형 불순물 영역(629a, 629b)의 불순물 농도는 1015atoms/cm3 내지 1017atoms/cm3 미만으로 설정될 수 있다(도 7b). 제 4 마스크 패턴(628a, 628b)은 그후 O2 애싱 등에 의해 제거된다.
공정의 단순화의 견지에서, 제 3 및 제 4 마스크 패턴은 액적 배출 및 제 1 및 제 2 마스크 패턴에 의해 형성되는 것이 적합하다는 것을 인지하여야 한다.
TFT를 덮는 캡 절연막(미도시)은 플라즈마 CVD에 의해 형성된다. 캡 절연막을 위해 질화 실리콘 막 또는 산화질화 실리콘 막을 사용하는 것이 적합하다. 그러나, 캡 절연막의 재료는 그에 한정되지 않는다. 또한, 형성 방법은 플라즈마 CVD에 한정되지 않는다. 캡 절연막은 공정 단순화의 경우에 형성되지 않을 수 있다.
열처리가 수행되어 반도체 막에 추가된 불순물 원소를 활성화한다. 노내에서 500℃내지 800℃로 가열함으로써 N2 분위기하에서 활성화가 수행된다. 예로서, RTA(급속 열 어닐링)가 수행된다. 대안적으로, 활성화는 레이저 조사에 의해 수행될 수 있다. 이 경우, 레이저는 단지 기판의 어느 한 표면측 또는 기판의 양 표면측에 인가될 수 있다. 활성화 공정은 공정 단순화의 경우에 생략할 수 있다.
다음에, 각각 수소를 함유하는 질화 실리콘막 또는 산화질화 실리콘막으로 형성된 절연막(631)이 플라즈마 CVD에 의해 형성된다. 그후, 열처리가 수행되어 절연막(631)을 탈수하고, 반도체 막을 수소화처리하여 실리콘 댕글링(dangling) 결합을 종결한다. 열처리는 350℃ 내지 450℃(바람직하게는 410℃)에서 N2 분위기 하에서 청정 오븐으로 수행될 수 있다. 절연막(631)은 그 외의 플라즈마 CVD법에 의해 수소 및 산소를 함유하는 다른 절연막으로 형성될 수 있다. 절연막(631)의 형성 및 수소화처리는 공정 단순화의 경우에 생략될 수 있다.
다음에, 제 1 유기막(119)은 접촉 홀이 소스 영역 또는 드레인 영역(625a 내지 625c, 629a 및 629b) 또는 배선(623)에 도달하는 절연막(631) 위의 부분에 액적 배출 방법으로 선택적으로 형성된다. 여기서, 제 1 유기막(119)은 폴리비닐 알콜(PVA)이 H2O 용액내로 혼합된 재료로 형성된다.
제 1 유기막(119)의 표면은 추후 형성되는 제 2 유기막(120)을 반발하도록 처리된다. 여기서, 제 1 유기막(119)은 CF4 플라즈마로 처리되지만, 본 방법은 이에 한정되지 않는다. 고유하게 방액성인 유기 재료가 사용되는 경우, 방액성 처리는 생략될 수 있다(도 7c).
제 2 유기막(120)은 제 1 유기막이 형성되지 않은 영역에 형성된다. 여기서, 폴리이미드가 에틸 락테이트 및 γ부키로락톤을 함유하는 용매에 용해되어 있는 용액이 스핀 코팅에 의해 기판의 전체 표면 위에 적용되지만, 재료 및 방법은 이에 한정되지 않는다. 예로서, 절연막은 Si-O 결합 및 Si-CHx 결합을 가지며, 폴리이미드 수지 이외의 아크릴 수지, 폴리아미드 수지 또는 실록산 수지로 형성된다. 또한, 제 2 유기막(120)은 액적 배출 방법 등에 의해 형성될 수 있다(도 8a).
제 2 유기막(120)이 형성된 후, 제 1 유기막(119) 및 그 아래에 형성된 게이트 절연막(607)이 제거된다. 수소화처리를 위한 절연막(631) 및 캡 절연막이 제공된 경우에는 이들이 제거된다.
여기서, PVA를 함유하는 제 1 유기막(119)은 H2O를 사용함으로써 제거된다. 또한, 제 1 유기막(119) 아래의 게이트 절연막(607) 등은 CF4 및 O2의 혼합물을 사용하는 건식 에칭에 의해 제거되지만, 이는 이에 한정되지는 않는다. 제 1 유기막(119), 게이트 절연막(607) 등은 스테이지들에서 또는 한번에 제거될 수 있다.
본 실시예에 사용되는 PVA는 H2O로 쉽게 제거되기 때문에 환경적 관점에서 우수한 재료이다.
제 1 유기막(119), 게이트 절연막(607) 등을 상술한 바와 같이 제거함으로써, 제 1 유기막이 형성된 부분, 즉 소스 영역 또는 드레인 영역(625a, 625b, 629a, 및 629b)과 배선(623) 위의 부분에 접촉 홀이 형성된다.
접촉 홀이 형성된 후, 도전성 재료로 형성된 접속 배선(634 내지 641)은 각 TFT를 전기적 접속하도록 형성된다. 여기서, 접속 배선(634 내지 641)은 액적 배출 방법으로 형성된 50nm 내지 200nm 두께를 갖는 Ti 막, 250nm 내지 400nm 두께를 갖는 Al 막 또는 Al-Si 합금막, 50nm 내지 200nm의 두께를 갖는 Ti 막을 적층함으로써 형성된다. 그러나, 도전 재료 및 형성 방법은 이에 한정되지 않는다. 따라서, 실시예에 도시된 다른 도전 재료 또는 도전성 재료가 종래의 방식으로 스퍼터링 등에 의해 적용되고, 패터닝 이후 에칭될 수 있다.
액적 배출 방법을 사용하는 경우에, 도전성 재료가 용매내에 용해 또는 분산되는 페이스트 재료가 배선을 형성하기 위해 액적 배출 노즐로부터 배출된다. 3 층 구조에 대하여, Ti는 TiN 또는 50% 이하의 조성비의 질소를 함유하는 Ti(N)으로 대체될 수 있으며, 대안적으로, TiN 또는 Ti(N)이 3개 층 상하에 새롭게 적층되는 구조가 가능하다. 또한, Al의 경우, 150℃내지 200℃에서 힐록이 형성되기 때문에, Si를 부가하는 것이 적합하다.
또한, 화소 전극(642)은 화소 영역(658)내에 접속 배선(634 내지 641)을 형성하기 이전에 형성된다. 화소 영역은 ITO, ISTO, IZO 또는 GZO과 같은 도전성 막으로 형성될 수 있다. 상기 도전성 재료가 용매내에 용해 또는 분산되어 있는 페이스트 재료가 액적 배출 방법에 의해 적용될 수 있다. 화소 전극(642)은 종래의 스퍼터링 법에 의해 형성될 수 있다. 또한, 재료를 함유하는 도전층의 층상 구조가 사용될 수 있다. 화소 전극(642)은 화소 TFT(642)의 드레인 영역 및 저장 커패시터(655)(불순물로 도핑된 반도체 막의 부분)의 저면 전극에 전기적으로 접속된다. 화소 전극(642)은 접속 배선(643 내지 641) 형성 이전에 형성될 수 있다.
상기 단계를 통해, n-채널 TFT(651) 및 p-채널 TFT(652)를 구비하는 CMOS 구조(656)와 화소 TFT(654) 및 저장 커패시터(655)를 포함하는 화소 영역(658)이 제조될 수 있다.
본 실시예에 따른 액티브 매트릭스 기판의 제조 방법에서, 복수의 접촉 홀의 형성시, PVA를 함유하는 막이 제 1 유기막(119)으로서 형성되고, 제 2 유기막이 CF4 플라즈마 처리 후, 제 1 유기막(119) 둘레에 폴리이미드 또는 아크릴로 형성되며, 따라서, 양호한 접촉 홀이 간단한 공정으로 정확하게 형성될 수 있다. 또한, PVA는 접촉 홀을 형성하기 위해 H2O로 쉽게 제거될 수 있으며, 따라서, 환경적 견지에서도 유리하다.
전극(618 내지 620), 배선(621 내지 623), 접속 배선(634 내지 641) 및 다양한 마스크 패턴을 액적 배출 방법으로 형성할 때, 막의 재료를 함유하는 액체는 액체가 배출되는 배출 노즐과 기판의 상대 위치를 변화시킴으로써 임의의 영역에 적용될 수 있다. 또한, 형성되는 패턴의 폭 및 두께는 노즐 직경, 액체 배출율 및 배출된 재료가 적용되는 기판과 노즐의 이동 속도 사이의 상대 관계를 변경함으로써 제어될 수 있다. 따라서, 막의 재료는 정확하게 배출될 수 있으며, 막은 원하는 영역에 형성될 수 있다. 레지스트 마스크를 사용한 노광 및 현상 등이 생략될 수 있기 때문에, 공정의 현저한 단순화 및 비용 저감이 시도될 수 있다. 또한, 액적 배출 방법을 사용함으로써, 패턴은 임의의 영역상에 형성될 수 있으며, 형성되는 패턴의 폭 및 두께가 제어될 수 있다. 따라서, 1m 내지 2m의 측부를 갖는 대형 액티브 매트릭스 기판도 낮은 비용으로 높은 산출량으로 제조될 수 있다.
본 실시예에서, 결정 반도체 막이 드라이버 회로(657) 및 화소 영역(658) 각각을 위해 사용된다. 대안적으로, 비정질 실리콘 막이 화소 영역(658)을 위해 사용될 수 있으며, 결정 반도체 막이 고속 동작을 필요로 하는 드라이버 회로(657)를 위해 사용될 수 있다. 비정질 실리콘, 실리콘 게르마늄(SiGe) 합금을 포함하는 다른 비정질 구조를 갖는 반도체 막이 사용될 수 있다. 또한, 반비정질 실리콘(SAS)이 드라이버 회로 영역(657)내의 결정 반도체 막을 위해 사용될 수 있다. 화소 영역은 기판 위에 형성될 수 있고, 개별적으로 형성된 화소 영역 및 드라이버 회로 영역이 TAB 등에 의해 접속될 수 있다.
여기서, 반비정질 반도체가 설명될 것이다. 반비정질 반도체는 비정질 구조와 결정 구조(단결정 구조 및 다결정 구조 포함) 사이의 구조를 갖는 반도체를 지칭하며, 반비정질 반도체 막은 자유 에너지에 관하여 안정한 제 3 상태를 가지고, 짧은 범위의 순서 및 격자 왜곡을 갖는 결정 영역을 포함한다. 0.5nm 내지 20.0nm 크기의 결정 입자가 반비정질 반도체 막의 적어도 일부에 포함되며, 이런 막은 또한 미소결정 반도체 막이라고도 지칭된다. 또한, 라만 스펙트럼에서, 실리콘에 대해 특정 피크는 520cm-1의 파 번호의 저부측으로 이동되고, 실리콘 결정 격자로부터 유도되는 (111) 및 (220)의 회절 피크가 x-선 회절에서 관찰된다. 또한, 반비정질 반도체 막은 댕글링 결합을 위한 종결자로서 적어도 1 atom%의 수소 또는 할로겐을 포함한다.
반 비정질 실리콘은 플라즈마 CVD에 의해 실리사이드 가스를 사용한 글로우방전 분해에 의해 얻어진다. 실리사이드 가스로서 SiH4, Si2H6, SiH2 Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. 실리사이드 가스는 H2, H2와 He, Ar, Kr 및 Ne의 혼합물로 구성되는 그룹으로부터 선택된 하나 이상의 희(rare) 가스 원소로 희석될 수 있다. 희석 비율은 1:2 내지 1:1,000의 범위일 수 있다. 압력은 거의 0.1Pa 내지 133Pa의 범위일 수 있다. 전원 주파수는 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz이다. 기판 가열 온도는 300℃ 이하, 바람직하게는 100℃ 내지 250℃로 설정될 수 있다. 막내에 함유된 불순물 원소에 관하여, 산소, 질소 및 탄소와 같은 대기 성분의 불순물의 각 농도는 1x1020atoms/cm3 미만으로 설정된다. 특히, 산소 농도는 5x1019atoms/cm3 미만, 보다 바람직하게는 1x1019atoms/cm 3 미만으로 설정된다. 액티브 층으로서 반비정질 실리콘 막을 사용하는 TFT의 이동도는 μ=1cm2/Vsec 내지 μ=10cm2/Vsec이다.
제 2 실시예
본 실시예에서, 접촉 홀을 형성하기 위해 사용된 제 1 유기막을 위해 플루오로알킬 실란(FAS)을 사용하고, 제 2 유기막을 위해 폴리이미드 또는 아크릴을 사용하는 경우의 액티브 매트릭스 기판의 제조 방법이 설명된다.
반도체 막, 게이트 절연막, 게이트 전극 등을 기판 위에 형성하기 위한 단계는 제 1 실시예 및 실시예에 도시된 단계와 유사하다(도 6a 내지 7c). 또한, 수소화처리를 위한 절연막 및 캡 절연막이 필요에 따라 형성될 수 있다.
도 7c에 도시된 바와 같이, 화학식 Rn-Si-X4-n(n=1, 2, 3)으로 표현되는 플루오로알킬 실란(FAS)(제 1 유기막(119))은 접촉 홀이 소스 영역 또는 드레인 영역(625a, 625b, 629a 및 629b)과 배선(623)에 도달하는 게이트 절연막 위의 부분에 액적 배출 방법에 의해 선택적으로 형성된다. 여기서, X는 메톡시 그룹, 에톡시 그룹 또는 할로겐 원자와 같은 수소화처리 분해 그룹을 나타낸다. 한편 R은 (CF3)(CF2)x(CH2)y(x는 0 내지 10의 범위의 정수, y는 0내지 4의 범위의 정수)의 구조를 가지는 플루오로알킬 그룹을 나타낸다. 복수의 R 및 X가 Si에 속박될 때, R 및 Z는 서로 동일하거나 서로 다를 수 있다.
헵타데카 플루오로-1,1,2,2 테트라하이드로 데실트리에톡시실란, 헵타데카 플루오로-1,1,2,2 테트라하이드로 데실트리메톡시실란, 헵타데카플루오로-1,1,2,2 테트라하이드로 디실트리클로로실란, 트리데카플루오로-1,1,2,2 테트라하이드로 옥실트리에톡시실란, 트리데카플루오로-1,1,2,2 테트라하이드로 옥틸트리메톡시실란, 트리데카플루오로-1,1,2,2 테트라하이드로 옥틸트리클로로실란 및 트리플루오로프로필 트리메톡시실란이 FAS로서 주어진다. 단 하나의 화합물 또는 이 화합물 중 둘 이상의 조합이 사용될 수 있다.
다음에, 제 2 유기막(120)이 제 1 유기막(119) 둘레에 형성된다. 제 1 유기막(119)을 위해 사용되는 FAS는 단분자막이기 때문에 극도로 얇지만(0.1nm 내지 100nm), FAS는 고유하게 높은 방액성(방수성, 방유성)을 갖는다. 따라서, 제 2 유기막(120)은 CF4 플라즈마 처리와 같은 방액 처리 없이 형성될 수 있다. 여기서, 폴리이미드가 에틸 락테이트 및 γ부티롤락톤을 함유하는 용매내에 용해되는 용액이 스핀 코팅에 의해 기판의 전체면위에 적용되지만, 재료 및 방법은 이에 한정되지 않는다. 예로서, 절연막은 폴리이미드 수지를 제외한 아크릴 수지, 폴리아미드 수지 또는 실록산 재료로 형성되며, Si-O 결합 및 Si-CHx 결합을 갖는다. 또한, 제 2 유기막(120)은 액적 배출 방법 등에 의해 형성될 수 있다.
제 3 유기막(120)이 형성된 후, 제 1 유기막(119) 및 그 아래에 형성된 게이트 절연막(607)이 제거된다. 수소화처리를 위한 절연막(631) 및 캡 절연막이 제공된 경우에는 이들이 제거된다.
FAS를 함유하는 제 1 유기막(119)은 O2 플라즈마, UV 처리, UV 오존 처리, O2 분위기하에서의 열처리 등에 의해 쉽게 제거될 수 있다. 또한, 제 1 유기막(119) 아래의 게이트 절연막(607) 등은 CF4 및 O2의 혼합물을 사용한 건식 에칭에 의해 제거되지만, 이에 한정되지는 않는다. 제 1 유기막(110), 게이트 절연막(607) 등은 개별적으로 제거되거나, 한번에 제거될 수 있다. 특히, FAS가 O2 가스로 소정의 특수 처리(플루오린계 실란 결합제를 사용한 표면 처리 같은) 없이 O2 가스로 에칭될 수 있다. 따라서, 제 1 유기막(119)을 제거함으로써 접촉 홀이 형성될 수 있으며, 게이트 절연막(607) 등은 한번에 제거될 수 있고, 공정이 단순화될 수 있다.
상술된 바와 같이, 본 실시예에 사용되는 FAS는 본질적으로 높은 방액성을 가지며, 그래서 방액성을 얻기 위한 CF4 플라즈마 처리는 수행될 필요가 없다. 또한, FAS는 CF4 및 O2 등의 혼합 가스를 사용함으로써 다른 절연막과 함께 에칭 제거될 수 있다. 따라서, FAS는 공정 단순화에 유리한 재료이다.
상술한 바와 같이, 제 1 유기막(119), 게이트 절연막(607) 등을 제거함으로써, 제 1 유기막(119)이 형성되어 있는 부분, 즉, 소스 영역 또는 드레인 영역(625a, 625b, 629a 및 629b) 및 배선 위의 부분에 접촉 홀이 형성된다.
접촉 홀이 형성된 후, 도전성 재료로 형성된 접속 배선(634)이 각 TFT들을 전기적으로 접속하도록 형성된다. 또한, 화소 전극(642)이 화소 영역에 형성된다. 접속 배선(634 내지 641)과 화소 전극을 형성하기 위한 도전성 재료 및 형성 방법은 실시예 또는 제 1 실시예에 예시된 방법과 동일할 수 있다.
상기 단계를 통해, n-채널 TFT(651) 및 p-채널 TFT(652)를 갖는 CMOS 구조(656)를 포함하는 구동 회로(657) 및 화소 TFT(654)와 저장 커패시터(655)를 포함하는 화소 영역(658)이 제조될 수 있다.
본 실시예에 따른 액티브 매트릭스 기판의 제조 방법에서, 복수의 접촉 홀 형성시, FAS를 포함하는 막이 제 1 유기막(119)으로서 형성되고, 제 2 유기막(120)이 제 1 유기막(119) 둘레에 폴리이미드 또는 아크릴로 형성되며, 제 1 유기막(119)이 그후 제거되고, 따라서 양호한 접촉 홀이 간단한 공정에서 정확히 형성될 수 있다. 또한, FAS는 접촉 홀을 형성하기 위해 O2 가스 등을 사용함으로써 게이트 절연막 등과 함께 에칭 제거될 수 있다. 따라서, FAS는 공정 단순화에 유리하다.
제 3 실시예
스테거형 TFT의 제조에 본 발명을 적용하는 경우가 제 1 실시예에서 설명되었다. 본 실시예에서, 본 발명을 채널 에치형(채널 에칭형) TFT의 제조에 적용하는 경우를 도 1a 내지 도 1c 및 도 10a 내지 도 11d를 참조하여 설명한다.
먼저, 게이트 전극(104)이 액적 배출 방법에 의해 기판(100) 위에 형성된다. 이 단계는 제 1 실시예와 유사하게 수행된다(도 1a).
다음에, 게이트 절연막(106)이 게이트 전극(104) 위에 형성된다. 여기서, 질화 실리콘(SiNx) 막이 플라즈마 CVD에 의해 100nm 내지 400nm의 두께로 형성되지만, 질화 실리콘 막은 스퍼터링법과 같은 다른 막 형성 방법에 의해 형성될 수 있다. 또한, 게이트 절연막(106)은 실리콘 또는 산화 실리콘을 함유하는 다른 절연막과 함께 형성될 수 있다.
반도체 막(107)은 게이트 절연막(106) 위에 형성된다. 여기서, 비정질 실리콘 막이 10nm 내지 300nm의 두께로 형성되지만, 다른 결정 반도체 또는 반비정질 반도체(SAS)도 사용될 수 있다. 두께는 10nm 내지 60nm인 것이 적합하다. 다음에, n-형 반도체막(130)이 반도체 막(107) 위에 형성된다. 여기서, n-형(n+) 비정질 반도체 막이 40nm 내지 60nm의 두께로 형성된다(도 10a).
게이트 절연막(106), 반도체 막(107) 및 n-형 반도체 막(130)은 플라즈마 CVD 시스템과 같이 하나의 챔버내에서 연속적으로 형성될 수 있다. TFT 특성을 안정화하고, 성능을 향상시키기 위해, 게이트 절연막(106)의 형성 온도를 300℃ 이상 만큼 높게 설정하고, 비정질 실리콘 막의 형성 온도를 내부에 혼합된 수소가 제거되지 않는 300℃ 이하로 설정하는 것이 바람직하다.
이어서, 반도체 막(107) 및 n-형 반도체막(130)이 아일랜드형 반도체(131) 및 아일랜드형 n-형 반도체(131) 및 아일랜드형 반도체 막(109)을 형성하도록 제 1 마스크 패턴을 사용하여 아일랜드 형상으로 에칭된다. 제 1 마스크 패턴은 제 1 실시예에서와 같이 액적 배출 방법에 의해 형성되는 것이 적합하다. 그후, 제 1 마스크 패턴이 제거된다(도 10b).
소스 전극(132) 및 드레인 전극(133)은 노즐(138)을 사용하는 액적 배출 방법에 의해 n-형 반도체 아일랜드 막(131)내의 소스 영역 및 드레인 영역이 되는 부분 위에 형성된다. 도전성 재료로서, 게이트 전극(104) 또는 주사선(105)과 동일한 재료가 용매에 용해 또는 분산될 수 있다. 예로서, Ag를 함유하는 조성물이 600nm 내지 800nm의 두께를 갖는 각 전극을 형성하도록 선택적으로 배출 및 열처리에 의해 소성된다.
소스 전극(132) 및 드레인 전극(133)은 이전에 도전막을 스퍼터링하고, 액적 배출 방법으로 마스크 패턴을 형성하며, 그후, 도전막을 에칭함으로써 형성될 수 있다(도 10c).
다음에, n-형 반도체 막(130) 및 반도체 막(107)의 상단부가 마스크로서 소스 전극 및 드레인 전극을 사용하여 에칭 제거된다. 이 경우에, TFT의 채널 영역이 되는 반도체 막에 대한 손상을 최소화하기 위해, 적절한 에칭 조건을 설정할 필요가 있다.
다음에, 패시베이션 막(118)이 소스 전극(132), 드레인 전극(133) 및 반도체 막(107) 위에 형성된다. 패시베이션 막은 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화질화 알루미늄, 산화 알루미늄, DLC, 탄소를 함유하는 질소와 같은 절연 재료로 플라즈마 CVD 또는 스퍼터링법과 같은 막 형성 방법에 의해 형성될 수 있다. 또한, 재료의 적층체가 패시베이션 막(118)을 위해 사용될 수 있다.
다음에, 소스 전극 또는 드레인 전극에 도달하는 접촉 홀이 형성되는 패시베이션 막(118) 위의 영역에 노즐(139)을 사용하여 액적 배출 방법에 의해 제 1 유기막(119)이 선택적으로 형성된다. 제 1 유기막(119)을 위해 제 1 및 제 2 실시예에 예시된 PVA 또는 FAS를 사용하는 것이 적합하지만, 재료는 이에 한정되지 않는다.
다음에, 제 2 유기막(120)은 제 1 유기막(119)이 형성되지 않은 영역에 형성된다. 제 2 유기막(120)을 위해 제 1 및 제 2 실시예에 예시된 폴리이미드 수지 또는 아크릴 수지를 사용하는 것이 적합하지만, 재료는 이에 한정되지 않는다(도 11c).
제 2 유기막(120)이 형성된 이후, 제 1 유기막(119) 및 패시베이션 막(118)의 부분이 제거된다. 제거 방법은 제 1 실시예 또는 제 2 실시예에 예시된 방법과 동일할 수 있다. 따라서, 접촉 홀은 제 1 유기막(119)이 형성되어 있은 영역 위에, 즉 소스 전극 또는 드레인 전극 위에 형성된다.
접촉 홀이 형성된 후, 소스 전극(132) 또는 드레인 전극(133)에 대한 접속을 위한 도전막(137)이 형성된다. ITO 또는 ITSO와 같은 투명 도전막, 유기 인듐, 유기 주석, ZnO, TiN, Ti, Al, Ag, Au, Cu, Cr 등이 도전 재료로서 사용될 수 있다. 또한, 도전막(137)은 각각 상기 원소를 주 성분으로서 함유하는 층이 적층된 구조를 가질 수 있다.
도전막(137)은 스퍼터링 등에 의해 형성되고, 그후, 패터닝 및 에칭에 의해 성형될 수 있지만, 액적 배출 방법에 의해 도전막을 선택적으로 형성하여 공정을 현저히 단순화하는 것이 적합하다. 이 경우에, 도전막은 도전성 재료가 용매내에 용해 및 분산되어 있는 페이스트 재료를 노즐로부터 배출함으로써 형성된다. 도전막(137)은 도전성 재료를 함유하는 층을 적층함으로써 형성될 수 있다.
다음에, 유기 또는 무기 화합물을 함유하는 층을 포함하는 액정 소자 또는 발광 소자(일반적으로, EL 발광 소자)가 도전막(137) 위에 형성된다. 따라서, 반도체 소자로 제어될 수 있는 액티브 매트릭스 액정 디스플레이 디바이스와 같은 평판 디스플레이 또는 EL 발광 디바이스가 상기 단계를 통해 제조된다.
본 실시예에서 설명된 채널 에치형 TFT는 간단한 제조 공정 및 간단한 구조의 장점을 갖는다. 또한, 본 발명을 적용함으로써, 접촉 홀, 절연막, 평탄화 막, 게이트 절연막이 레지스트 마스크를 사용한 노광 및 현상 없이 단순화된 공정을 통해 정확하게 형성될 수 있다. 따라서, 상기 디스플레이 디바이스 등을 위해 사용되는 반도체 소자가 저 비용으로 높은 산출량으로 제조될 수 있다.
제 4 실시예
본 실시예에서, 액티브 매트릭스형 액정 디스플레이 디바이스의 구조 및 제조 공정은 제 1 내지 제 3 실시예에 따라 제조된 TFT 기판을 사용한다.
도 12는 TFT 기판 및 상대 기판(180)이 밀봉제로 함께 페이스트되는 상태를 도시한다. 제조 공정이 후술된다.
주상 스페이서(183)가 TFT 기판 위에 형성된다. 주상 스페이서(183)는 호소 전극 위에 형성된 접촉부의 분산에 따라 형성되는 것이 적합할 수 있다. 주상 스페이서(183)는 액정 재료에 의존하지만 3㎛ 내지 10㎛의 높이로 형성된다. 접촉구멍에 대응하는 분산이 접촉 부분에 형성되는 경우에, 분산에 부합된 주상 스페이서(183)를 형성함으로써 배향 결손이 방지될 수 있다. 다음에, 정렬막(182)이 형성 및 러빙된다. 투명 도전막(184) 및 정렬막(182)은 상대 기판(180) 위에 형성된다. 그후, TFT 기판 및 상대 기판(180)이 밀봉제로 함께 페이스팅되며, 그 사이 공간은 액정 층(185)을 형성하도록 액정으로 충전된다. 따라서, 액티브 매트릭스형 액정 디스플레이 디바이스가 완성될 수 있다. 액정층(185)은 액정을 적하함으로써 형성될 수 있다는 것을 인지하여야 한다. 이 방법은 1m 내지 2m 만큼 큰 면적을 갖는 액티브 매트릭스 기판을 사용하는 액정 디스플레이 디바이스 제조의 경우에 특히 유효하다.
제 5 실시예
본 실시예에서, 제 1 내지 제 3 실시예에서 얻어진 TFT 기판(액티브 매트릭스 기판)을 사용하는 액티브 매트릭스형 발광 디바이스의 구조 및 제조 방법이 도 13을 참조로 설명된다.
기판(1601)은 글래스 기판이다. n-채널 TFT(1652) 및 p-채널 TFT(1653)가 글래스 기판(1601) 위의 구동 회로 영역(1650)내에 형성된다. 스위칭 TFT(1654) 및 전류 제어 TFT(1655)는 화소 영역(1651)에 형성된다. 이들 TFT는 반도체 막(1603 내지 1606), 게이트 절연막(1607), 게이트 전극(1608 내지 1611) 등으로부터 형성된다.
산화질화 실리콘막, 질화 실리콘막 등이 기판(1601) 위에 기저 절연막(1602)을 형성하도록 50nm 내지 200nm의 두께로 형성된다. 층간 절연막은 질화 실리콘, 산화질화 실리콘 등으로 이루어진 무기 절연막(1618) 및 아크릴, 폴리이미드 등으로 이루어진 유기 절연막(1619)으로 형성된다.
비록, 구동 회로 영역(1650)의 회로가 게이트 신호 구동 회로 및 데이터 신호측 구동 회로 사이에서 서로 다르지만, 그 설명은 여기서 생략한다. 배선(1612, 1613)은 n-채널 TFT(1652) 및 p-채널 TFT(1653)에 연결되고, 시프트 레지스터, 래치 회로, 버퍼 회로 등이 이들 TFT를 사용하여 형성된다.
화소 영역(1651)에서, 데이터 배선(1614)이 스위칭 TFT(1654)의 소스측에 연결되고, 드레인 측상의 배선(1615)은 전류 제어 TFT(1655)의 게이트 전극(1611)에 접속된다. 게다가, 전류 제어 TFT(1655)의 소스측은 전력 공급선(1617)에 연결되고, 드레인측의 전극(1616)은 EL 소자의 애노드(1622)(또한, 홀 주입 전극이라고도 지칭됨)에 접속된다.
배선(1612 낸지 1617)이 제공되는 접촉 홀 형성시, 방액성인 제 1 유기막은 액적 배출 방법에 의해 접촉 홀이 형성되는 부분에 형성된다. 접촉 홀 및 유기 절연막(1619)은 제 1 유기막 둘레에 제 2 유기막을 형성함으로써 형성될 수 있다.
애노드(1622), 캐소드(1624) 및 전자발광이 얻어지는, 유기 화합물을 함유하는 층 또는 유기 화합물(이하, EL 층이라 지칭함)(1623)을 포함하는 EL 소자(1656)가 화소 영역(1651) 위에 형성된다. EL 층의 발광은 일중항(singlet) 여자 상태가 기저 상태로 복귀될 때 얻어지는 발광(형광) 및 삼중항(triplet) 여자 상태가 기저 상태로 복귀될 때 얻어지는 발광(인광)을 포함하며, 양자 모두가 포함된다.
EL 소자(1656)는 아크릴 또는 폴리이미드와 같은 유기 수지, 바람직하게는 감광성 유기 수지를 사용하여 배선을 덮도록 절연체(격벽, 뱅크 등으로 지칭됨)(1620 및 1621)가 형성된 이후 제공된다. 본 실시예에서, EL 소자(1656)는 ITO(인듐 주석 산화물)로 형성된 애노드(1622), EL 층(1623) 및 알칼린 금속 또는 알칼린 토류 금속, 예로서, MgAg 또는 LiF와 같은 금속을 사용함으로써 형성된 캐소드(또한, 전자 주입 전극이라고도 지칭됨)를 포함한다. 절연체(1620, 1621)는 애노드(1622)의 각 단부를 덮도록 형성되며, 캐소드(1624) 및 애노드(1622)가 그 부분에서 단락 회로화 되는 것을 방지하도록 제공된다. 절연체(1620, 1621)의 형성시, 방액성인 제 1 유기막이 EL 소자(1656)가 형성되는 부분에 형성되고, 제 2 유기막(120)이 그 둘레에 따라서, EL 소자가 형성되는 부분 및 절연체(1620, 1621)가 형성될 수 있는 부분에 형성된다.
여기서, 애노드(1622)는 ITO에 한정되지 않고 ITSO, ZnO, IZO 또는 GZO와 같은 다른 투명 도전막을 사용할 수 있다. 애노드(1622)를 위해 ITSO를 사용하는 경우에, 서로 다른 산화 실리콘 농도를 각각 포함하는 ITSO 층이 적층될 수 있다. 하부 ITSO 층(소스 접속 배선 및 드레인 접속 배선의 측면)은 보다 낮은 산화 실리콘 농도를 가지고, 상부 ITSO 층(발광층의 측면)은 보다 높은 산화 실리콘 농도를 갖는다. 따라서, EL 층(1623)내로의 홀 주입의 효율은 TFT와의 접속의 낮은 저항을 유지하면서 향상될 수 있다. 자연적으로, 다른 재료 및 ITSO의 층상 구조(예로서, ITO의 하부 층 및 ITSO의 상부 층의 층상 구조) 또는 ITSO 이외의 다른 재료의 층상 구조가 사용될 수 있다.
EL 층(1623)은 기상 증착 또는 코팅에 의해 형성된다. 신뢰성을 향상시키기 위해, EL 층(1623)을 형성하기 이전에, 광원을 위해 수은등을 사용하고, 자외선(UV) 조사를 수행하며, 공기를 제거하도록 진공 가열하는 것이 적합하다. 예로서, 유기 화합물 재료의 기상 증착을 행하기 이전에, 기판에 함유된 가스를 제거하기 위해 감압 분위기하에서, 또는 불활성 분위기에서 200℃ 내지 300℃로 열처리를 행하는 것이 적합하다. 기상 증착이 EL 층(902)을 형성하기 위해 사용될 때, 기상 증착은 5 x 10-3Torr(0.665Pa) 이하, 바람직하게는 10-4 Torr 내지 10-6Torr의 진공도로 배기된 막 형성실내에서 수행된다. 기상 증착시, 유기 화합물은 저항 가열에 의해 미리 기화되고, 기상 증착 동안 셔터가 개방될 때 기판의 방향으로 산란된다. 기화된 유기 화합물은 상향 산란되고, 금속 마스크내에 제공된 개구를 통해 기판상에 증착된다.
예로서, 백색 발광은 적색 발광 염료인 나일 레드로 부분적으로 도핑된 Alq3, Alq3 p-EtTAZ 및 TPD(방향족 디아민)을 순차 적층함으로써 얻어질 수 있다.
부가적으로, EL 층(1623)에 대하여, 예로서, CuPc(20nm)가 홀 주입 층으로서 형성되고, 몰리브덴 산화물(MoOx) 및 α-NPD(40nm)가 홀 수송층으로서 형성되고, Alq3 : DMQd(375nm)(DMQd : 퀴나크리돈 유도체)가 발광층으로서 형성되며, Alq3(375nm)이 전자 수송층으로서 형성될 수 있다.
부가적으로, EL 층(1623)은 스핀 코팅을 사용하여 형성되며, 코팅 이후 진공 가열로 소성되는 것이 적합하다. 예로서, 홀 주입 층으로서 기능하는 폴리(에틸렌 디옥시티오펜)/폴리(스티렌설포닉 산) 용액(PEDOT/PSS)이 전체 표면 위에 적용되고 소성된다. 그후, 발광 중심 염료로서 기능하는 광 방출 중심 염료(1,1, 4, 4-테트라페니-1,3-부타디엔(TPB), 4-디시아노메틸렌-2-메틸-6-(p-디메틸아민-스티릴)-4H-피란(DCM1), 나일 레드, 쿠마린6 등)로 도핑된 폴리비닐 카르바졸(PVK)이 전체 표면 위에 적용되고 소성될 수 있다. 유기 용매에 용해되지 않는 PEDOT/PSS의 용매를 위해 물이 제공된다. 따라서, PVK가 그 위에 적용될 때에도 PEDOT/PSS가 다시 용해되지 않는다. 부가적으로, PEDOT/PSS 및 PVK는 서로 다른 용매를 가지며, 따라서, 동일 막 형성실에 사용하지 않는 것이 적합하다. EL 층(1623)은 단층으로 형성될 수 있으며, 전자 수송 1,3,4-오가디아졸 유도체(PBD)가 홀 수송 폴리비닐 카르바졸(PVK)내에 분산될 수 있다. 부가적으로, 전자 수송제로서 30wt%의 PBD를 분산시키고, 적절한 양으로 네종류의 염료(TPB, 쿠마린 6, DCM1 및 나일 레드)를 분산시킴으로써 백색광이 얻어진다.
부가적으로, EL 층은 완전 컬러 디스플레이를 하나의 패널로 갖도록 R, G 및 B로 개별 코팅될 수 있다.
EL 소자의 캐소드(1624)는 EL 층(1623)상에 제공된다. 캐소드(1524)로서, 낮은 일함수를 가지는 마그네슘(Mg), 리튬(Li) 또는 칼슘(Ca)이 사용된다. 바람직하게는 MgAg(10 대 1의 비율로 Mg와 Ag가 혼합된 재료)로 형성된 전극이 사용될 수 있다. 부가적으로, MgAgAl, MgIn, LiAl, LiFAl, CaF2 또는 CaN와 같은 합금의 전극이나 상기 합금 중 일부가 적층된 전극 또는 Al이 합금 위에 적용되는 전극이 사용될 수 있다. 대안적으로, 주기표의 1또는 2족에 속하는 원소와 Al로부터 동시증발법에 의해 형성된 막이 사용될 수 있다.
비록, EL 층(1623) 및 캐소드(1624)로 이루어진 적층체가 모든 화소에 대해 개별적으로 형성될 필요가 있지만, EL 층(1623)은 물에 대해 극도로 약하기 때문에, 통상의 포토리소그래피 기술은 사용될 수 없다. 게다가, 알칼린 금속을 사용하여 제조된 캐소드(1624)는 쉽게 산화된다. 따라서, 금속 마스크와 같은 물리적 금속 부재가 진공 증발, 스퍼터링 또는 플라즈마 CVD와 같은 기상법에 의해 그들을 선택적으로 형성하도록 사용되는 것이 적합하다. 게다가, 외부 습기 등에 대한 보호를 위한 보호 전극이 캐소드(1624)상에 적층될 수 있다. 알루미늄(Al), 구리(Cu) 또는 은(Ag)을 포함하는 저저항 재료가 보호 전극을 위해 사용되는 것이 적합하다.
낮은 전력 소모로 높은 휘도를 얻기 위해서, 삼중항 여자(산붕항)에 의해 광을 방출하는 유기 화합물(이하, 삼중항 화합물라 지칭함)이 EL 층(1623)을 형성하는 재료로서 사용된다. 일중항 화합물은 단지 일중항 여자를 통해 광을 방출하는 화합물을 나타내며, 삼중항 화합물은 삼중항 여자를 통해 광을 방출하는 화합물을 나타낸다는 것을 인지하여야 한다.
삼중항 화합물로서, 하기의 문헌에 기재된 유기 화합물이 대표적인 재료로서 인용될 수 있다. (1) T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, K. Honda 편저, (Elsvier Sci. Pub., 도쿄, 1991), (2) M. A. Baldo, D. F. O'Brien, Y. You, A. Shoustikov, S. Sivley, M. E. Thompson, S. R. Forrest, Nature 395(1988) p.151-154, (3) M. A. Baldo, S. Lamansky, P. E. Burrrows, M.E. Thompson, S. R. Forrest, Appl. Phys. Lett., 75(1999) p. 4-6, (4) T. Tsutsui, M.-J. Yang, M. Yahiro, K. Nakamura, T. Watanabe, T. Tsuji, Y. Fukuda, T. Wakimoto, S. Mayaguchi, Jpn. Appl. Phys., 38 (12B)(1999) L1502-L1504. 삼중항 화합물은 일중항 화합물 보다 높은 발광 효율을 가지며, 동일 방출 휘도를 획득하기 위해 동작 전압(EL 소자가 광을 방출하게 하기 위해 소요되는 전압)이 낮아질 수 있다.
도 13에서, 스위칭 TFT(1654)는 다중 게이트 구조를 갖도록 형성되며, 전류 제어 TFT(1655)는 게이트 전극과 중첩하는 LDD를 구비한다. 다결정 실리콘을 사용하는 TFT는 높은 동작 속도를 가지며, 그래서 핫 캐리어 주입 등의 악화가 발생하기 쉽다. 따라서, 도 13에 도시된 바와 같이, 화소내의 기능에 따라 서로 다른 구조를 가지는 TFT(충분히 낮은 오프 전류를 가지는 스위칭 TFT 및 핫 캐리어 주입에 대하여 내성적인 전류 제어 TFT)를 형성하는 것이 높은 신뢰성을 가지며 양호한 이미지 디스플레이를 가능하게 하는(높은 동작 성능) 디스플레이 디바이스 제조에 매우 효과적이다. 상술된 방식으로, 액티브 매트릭스형 발광 디바이스가 완성될 수 있다.
제 6 실시예
제 5 실시예에서, 본 발명을 도 13에 도시된 저면 방출 발광 디바이스에 적용하는 경우가 설명되었다. 본 실시예에서, 본 발명은 도 14a에 도시된 상단 방출 발광 디바이스 및 도 14c에 도시된 이중 방출 발광 디스플레이 디바이스에 적용된다.
먼저, 이중 방출 디스플레이 디바이스의 경우가 설명된다. 이 경우, ITO, ITSO, ZnO, IZO, GZO와 같은 투명 도전막이 제 5 실시예에서와 같이 애노드(1622)를 위한 재료로서 사용될 수 있다. 애노드(1622)를 위해 ITSO를 사용하는 경우에, 각각 서로 다른 농도의 산화 실리콘을 포함하는 ITSO 층이 적층될 수 있다. 하부 ITSO 층(소스 또는 드레인의 측면)은 보다 낮은 산화 실리콘 농도를 가지고, 상부 ITSO 층(발광 층의 측면)은 보다 높은 산화 실리콘 농도를 갖는다. 따라서, EL 층(1623)내로의 홀 주입의 효율은 TFT와의 접속부의 낮은 저항을 유지하면서 향상될 수 있다. 자연적으로, 다른 재료 및 ITSO의 층상 구조(예로서, ITO의 하부층 및 ITSO의 상부층의 층상 구조) 또는 ITSO 이외의 다른 재료의 층상 구조가 사용될 수 있다.
한편, 광이 EL 층(1623)으로부터 방출되도록 얇은 알루미늄 막, 미소량의 Li 등을 포함하는 1nm 내지 10nm의 두께를 갖는 알루미늄 막이 캐소드(1624)를 위해 사용되며, 따라서 발광 소자로부터의 광이 상단 및 저면 측으로부터 방출될 수 있는 이중 방출 발광 디바이스가 얻어질 수 있다(도 14c).
ITO, ITSO 등의 투명 도전막인 애노드(1622)와 같은 재료가 이중 방출 발광 디바이스를 획득하기 위해 캐소드(1624)를 위해 사용될 수 있다. 이 경우, 실리콘 또는 산화 실리콘이 투명 막내에 포함되거나, 그 층상 구조가 사용될 수 있다.
다음에, 도 14A를 참조로, 상단 방출 발광 디스플레이 디바이스의 경우가 설명된다. 일반적으로, 발광 소자로부터 광이 기판에 대향한 측면(상단 측면)으로 방출될 수 있는 상단 방출 발광 디바이스가 도 14b에 도시된 저면 방출형의 애노드(1622)(홀 주입 전극)와 캐소드(1624)(전자 주입 전극)를 서로 교체하고, 역방향으로 EL 층을 적층하고, 전류 제어 트랜지스터(여기서, n-채널 TFT)의 극성을 반전시킴으로써 얻어질 수 있다. 전극 및 EL 층이 역방향으로 적층되는 경우에, 산화 실리콘의 서로 다른 농도를 가지는 투명 도전성 산화물 층의 층상 구조가 애노드(1622)로서 사용된다. 따라서, 높은 안정성을 가지는 발광 디바이스가 발광 효율의 향상 및 낮은 전력 소모와 같은 유리한 효과로 인해 획득될 수 있다. 여기서, 반사성 금속 도전 전극 등이 캐소드(1624)로서 사용될 수 있다.
상단 방출형 발광 디바이스는 애노드(1622)에 ITO 또는 ITSO와 같은 투명 도전층을 적용함으로써, 도 14b에 도시된 저면 방출형의 캐소드(1624) 및 애노드(1622)를 교체하지 않고 얻어질 수 있다. 실리콘 또는 산화 실리콘을 함유하는 투명 도전층이 사용되거나, 그 층상 구조가 애노드를 위해 사용되는 투명 도전층을 위해 적용될 수 있다.
제 7 실시예
본 실시예에서, 제 1 실시예 또는 기타 실시예에 기술된 유사 단계를 통해 제조될 수 있는 역 스테거형 TFT를 포함하는 디스플레이 패널의 일 실시예를 설명한다.
도 18a는 역 스테거형 TFT를 사용하여 제조된 EL 디스플레이 패널의 화소의 상면도를 도시한다. 도 18b는 상면도에 대응하는 개략도를 도시한다. EL 디스플레이 패널의 화소 영역에서, 각 화소는 EL 소자(6707)와 EL 소자(6707)의 발광을 제어하는 구동용 제 1 TFT(6700), 제 1 TFT의 온-오프(스위칭)를 제어하는 제 2 TFT, EL 소자에 공급되는 전류를 제어하는 구동용 제 3 TFT(6702) 및 신호 데이터를 유지하기 위한 커패시터(6708)를 구비한다. 이들 TFT는 제 1 실시예 또는 기타 실시예에 예시된 역 스테거형 TFT로 각각 형성될 수 있다.
제 1 TFT(6700)는 제 3 TFT(6707)를 통하여 EL 소자(6707) 아래에 제공된 화소 전극에 접속되며, EL 소자(6707)의 발광을 제어하도록 동작한다. 제 2 TFT(6701)는 제 2 TFT(6707)의 게이트 전극으로서 기능하는 주사선(6705) 및 신호선(6703)의 신호에 응답하여 제 1 TFT(6701)의 거동을 제어하며, 제 1 TFT(6700)의 온-오프가 제어될 수 있다. 제 1 TFT(6700)의 게이트 전극은 제 2 TFT(6701)에 접속되고, 전력은 게이트의 온-오프에 응답하여 전력선(6704)으로부터 화소 전극측에 공급된다. 또한, 그 발광이 전류 흐름의 양에 따라 변화하는 EL 소자의 거동에 대응하여, 고정된 전력선(6706)에 접속되는 전류 제어용 제 3 TFT(6702)가 제공되며, 따라서, 일정 전류가 전력선(6704)으로부터 EL 소자(6707)에 공급된다.
EL 소자(6707)는 일중항 여자 상태로부터 기저 상태로의 복귀에서 발광(형광)이 발생하는 및/떠는 삼중항 여자 상태로부터 기저 상태로의 복귀시 발광(인광)이 발생하는 유기 화합물 층(이하, EL 층이라 지칭함)을 포함하는 층이 한 쌍의 전극(애노드 및 캐소드) 사이에 개재되어 있는 구조를 갖는다. 저 분자량 유기 발광 재료, 중간 분자량 유기 발광 재료(승화 불가성이며, 20 이하의 분자를 갖거나, 최대 10㎛ 길이의 분자 사슬을 갖는 유기 발광 재료) 또는 고분자량 유기 발광 재료가 EL 층을 형성하는 유기 화합물로서 사용될 수 있다. EL 층은 단일층으로 형성될 수 있거나, 서로 다른 기능을 갖는 복수의 층을 적층함으로써 형성될 수 있다. 복수의 층의 적층의 경우에, 홀 주입층, 홀 수송층, 발광층, 전자 주입층, 전자 수송층, 홀 또는 전자 차단 층이 적절히 조합하여 사용될 수 있다. 홀 주입층 및 홀 수송층은 높은 홀 이동도를 가지는 재료로 형성되며 홀은 전극으로부터 주입될 수 있다. 두 기능은 하나의 층을 형성하도록 병합될 수 있다(홀 주입 수송층). 전자 주입 수송층의 경우에 대해서도 동일하다.
도 19a 및 도 19b는 도 18a의 선 A-A' 및 B-B'을 따른 단면도를 도시한다. 발광 소자(908)가 제 1 TFT(6700), 제 2 TFT(6701), 제 3 TFT(6702) 등을 구비한 기판 사이에 형성되어 있는 액티브 매트릭스 EL 디스플레이 패널 및 밀봉 기판(906)이 도 19B에 도시되어 있다. 양 단면도는 제 1 TFT(6700)를 포함한다. 제 1 TFT(6700)는 제 2 TFT(6701)를 통해 화소 전극(909)에 연결된다. 절연체(911)(격벽, 뱅크 등으로 지칭됨)가 제공되고, 발광 층(903) 및 상대 전극(904)이 그 위에 형성되며, 따라서, 발광 소자(908)가 형성된다. 패시베이션 막(905)은 발광 소자(908) 위에 형성되며, 발광 소자(908)는 밀봉 기판(906)과 밀봉제로 밀봉된다. 패시베이션 막(905)과 밀봉 기판(906) 사이의 공간은 절연체(912)로 충전된다.
절연체(911, 912)는 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 알루미늄, 다이아몬드형 탄소(DLC), 탄소 질화물 막(CN) 또는 그 혼합물로부터 선택된 하나를 사용할 수 있다.
다른 절연 재료로서, 폴리이미드, 아크릴, 벤조사이클로부텐 및 폴리아미드로부터 선택된 하나 이상의 재료가 사용될 수 있다. 대안적으로, 골격 구조가 실리콘(Si)과 산소(O)의 결합으로 이루어지고, 적어도 치환분으로서 수소를 포함하거나, 플루오린, 알킬 그룹 및 방향족 수산화탄소를 수소에 부가한 치환분으로서 추가로 포함하는 재료(일반적으로 실록산 수지)가 사용될 수 있다. 광이 밀봉 기판(906)측(상단 발광형)으로부터 방출되는 경우에, 광 전송 재료는 절연체(912)로서 사용되어야만 한다.
도 18a 내지 도 19b는 각각 단 하나의 화소만을 도시하지만, 그러나, R(적색), G(녹색) 및 B(청색)에 대응하는 EL 소자를 가지는 화소가 다색 디스플레이를 형성하도록 조합될 수 있다. 모든 색상은 일중항 여자 상태로부터 기저 상태로 복귀시 발생하는 발광(형광)을 사용할 수 있으며, 모든 색상은 삼중항 여자 상태로부터 기저 상태로의 복귀시 발생하는 발광(인광)을 사용할 수 있거나, 하나의 색상이 형광(또는 인광)을 사용하고 나머지 두 색상이 인광(형광)을 이용할 수 있고, 따라서, 발광이 조합될 수 있다. 인광은 단지 R을 위해서만 사용되고 형광은 G 및 B를 위해 사용된다. 예로서, 홀 주입층으로서 20nm의 두께를 가지는 구리 프탈로시아닌(CuPc) 막 및 그 위에 70nm의 두께를 가지는 트리-8-퀴놀리놀라토 알루미늄 콤플렉스(Alq3) 막을 구비한 층상 구조가 사용될 수 있다. 발광의 색상은 퀴나크리돈, 페릴렌 또는 DCM 1 같은 형광 염료를 Alq3에 추가함으로써 제어될 수 있다.
질화 실리콘, 산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 산화질화 알루미늄, 산화 알루미늄, 다이아몬드형 탄소 또는 탄소를 포함하는 질소 같은 다른 절연 재료가 패시베이션 막(905)을 위해 사용될 수 있다. 대안적으로, 골격 구조가 실리콘(Si)과 산소(O)의 결합으로 구성되고, 적어도 치환분으로서 수소를 갖거나, 수소에 부가하여 치환분으로서 플루오린, 알킬 그룹 및 방향족 수산화탄소 중 적어도 하나를 추기로 포함하는 재료(일반적으로, 실록산 수지)가 사용될 수 있다.
본 발명은 광이 발광 디스플레이 패널의 양 측면으로부터 방출되는 이중 방출 발광 디스플레이 패널 또는 발광 디스플레이 패널의 일 측면에 적용될 수 있다. 광이 상대 전극(904) 측으로부터만 방출되는 경우에(상단 방출형), 화소 전극(909)은 애노드와 대등한 반사성 도전막이다. 백금(Pt) 또는 금(Au) 같은 높은 일함수를 갖는 도전막이 애노드로서 기능하도록 사용된다. 이들 금속이 고가이기 때문에, 백금 또는 금이 최외부면에 노출되도록 알루미늄 막 또는 텅스텐 막 같은 적절한 도전막상에 금속이 적층되는 화소 전극이 사용될 수 있다. 상대 전극(904)은 얇은(바람직하게는 10nm 내지 50nm) 도전막이며, 캐소드로서 기능하도록 주기표의 1 또는 2 족에 속하는 낮은 일함수를 가지는 원소(예로서, Al, Mg, Ag, Li, Ca 또는 MgAg, MgAgAl, MgIn, LiAl, LiGAl, CaF2 또는 CaN 같은 그 합금)를 포함하는 재료로 이루어진다. 산화물 도전막(일반적으로 ITO 막)은 상대 전극 위에 형성 및 적층된다. 이 경우에, 발광 소자로부터 방출된 광은 화소 전극(909)에 의해 반사되며, 상대 전극(904)을 통해 밀봉 기판(906)으로부터 방출된다.
광이 화소 전극(909)의 측면으로부터만 방출되는 경우에(저면 방출형), 투명 도전막이 애노드에 대응하는 화소 전극을 위해 사용된다. 산화 인듐 및 산화 주석을 가지는 화합물, 산화 인듐 및 산화 아연을 가지는 화합물, 산화 아연, 산화 주석 또는 산화 인듐이 투명 도전막을 위해 사용될 수 있다. 상대 전극(904)은 Al, Mg, Ag, Li 또는 Ca 또는 MgAg, MgIn 또는 AlLi 같은 그 합금으로 형성된 도전막(50nm 내지 200nm의 막 두께)을 사용하는 것이 적합하다. 이 경우, 발광 소자(908)로부터 방출되는 광은 화소 전극(909)을 통해 기판(900)의 측면으로부터 방출된다.
광이 화소 전극(909) 측면 및 상대 전극(906) 측면 양자 모두로부터 방출되는 이중 방출형의 경우에, 투명 도전막은 애노드에 대응하는 화소 전극(909)을 위해 사용된다. ITO, ITSO, IZO, ZnO, 산화 주석, 산화 인듐 등이 투명 도전막을 위해 사용될 수 있다. 상대 전극(906)은 얇은(바람직하게는 10nm 내지 50nm) 도전막이며, 캐소드로서 기능하도록 주기표의 1 또는 2 족에 속하는 낮은 일함수를 가지는 원소(예로서, Al, Mg, Ag, Li, Ca 또는 MgAg, MgAgAl, MgIn, LiAl, LiGAl, CaF2 또는 CaN 같은 그 합금)를 포함하는 재료로 이루어진다. 투명 산화물 도전막(일반적으로 ITO 막 또는 ITSO 막)은 상대 전극(906) 위에 형성 및 적층된다. 이 경우에, 발광 소자(908)로부터 방출된 광은 기판(900) 및 밀봉 기판(906) 양자 모두로부터 방출된다.
상술된 EL 디스플레이 패널에 대하여, TFT는 액적 배출 방법에 의해 제조될 수 있으며, 따라서, 단계의 수가 감소되고, 제조 비용이 현저히 감소된다. 특히, 제 1 TFT(6700) 및 제 2 TFT(6701)를 접속하기 위한 접촉 홀(6709) 형성시, 단계의 수 및 비용의 부가적인 감소가 본 발명을 적용함으로써 달성될 수 있다. 본 실시예에서, 제 1 실시예 또는 액정 디스플레이 패널을 위한 다른 실시예에 도시된 역 스테거형 TFT를 사용하는 실시예가 예시되었지만, 그러나, 본 발명은 제 2 실시예에 예시된 상단 게이트 TFT 또는 스테거형 TFT를 사용하는 경우에도 유사하게 적용될 수 있다.
제 8 실시예
본 실시예에서, 제 4 실시예에 따른 액정 디스플레이 디바이스 또는 제 5 실시예에 따른 발광 디바이스를 위해 사용되는 디스플레이 패널이 도 15를 참조로 설명된다.
도 15에 도시된 모듈에 대하여, 구동 회로를 포함하는 구동 Ic는 COG(칩 온 글래스)로 화소 영역(701) 둘레에 제공된다. 자연적으로, 구동 Ic는 TAB(테이프 자동화 본딩)에 장착될 수 있다.
기판(700)은 상대 기판(703) 및 밀봉제(702)로 고정된다. 화소 영역(701)은 제 4 실시예에 도시된 바와 같은 디스플레이 소자로서 액정을 가지거나, 제 5 실시예에 도시된 디스플레이소자로서 EL 소자를 가질 수 있다. 구동 IC(705a 및 705b)와 구동 IC(707c 내지 707a)는 각각 단결정 반도체 또는 다결정 반도체로 형성된 집적 회로를 가질 수 있다. 구동 IC(705a, 705b)와 구동 IC(707c 내지 707a)는 FPC(704c 내지 704a, 706a 또는 706b)를 통해 신호 또는 전력을 공급받는다.
제 9 실시예
제 8 실시예에 따른 모듈을 사용하는 전자 디바이스의 예로서, 도 16a 내지 도 16c에 도시된 텔레비전, 휴대 서적(전자 서적), 셀룰러 전화가 설명된다.
도 16a에 도시된 텔레비전에 대하여, 액정 또는 EL 소자를 가지는 디스플레이 모듈(2002)이 새시(2001)내에 통합된다. 모뎀(2004)을 경유한 일반적 텔레비전 방송의 수신을 포함하는 일방(송신자에게서 수신자에게로) 또는 이방(송신자와 수신자 또는 수신자들) 정보 통신이 수신기(2005)를 사용하여 수행될 수 있다. 텔레비전은 새시상의 스위치를 사용하여, 또는 원격 제어기(2006)를 사용하여 동작될 수 있다. 원격 제어기(2006)는 또한, 정보가 디스플레이되는 디스플레이 영역(2007)을 구비할 수도 있다.
텔레비전에서, 제 2 스크린 모듈로부터 형성된 서브 스크린(2008)이 채널 또는 음량을 디스플레이하기 위해 주 스크린(2003)에 부가하여 제공될 수 있다. 이런 구조에서, 주 스크린(2003)은 넓은 가시 각을 가지는 EL 모듈로 형성되거나, 액정 디스플레이 모듈로 제조될 수 있다. 대안적으로, 낮은 전력 소비를 우선화하는 경우에는 주 스크린(2003)은 액정 디스플레이 모듈로 형성되고, 서브 스크린은 EL 디스플레이 모듈로 형성될 수 있으며, 서브 스크린은 점멸 기능을 가질 수 있다.
도 15b는 주 본체(3101), 디스플레이 영역(3102, 3013), 기록 매체(3104), 조작 스위치(3105) 및 안테나(3106)를 포함하는 휴대 서적(전자 노트북)을 도시한다.
도 15c는 디스플레이 패널(3001) 및 조작 패널(3002)을 포함하는 셀룰러 전화를 도시한다. 디스플레이 패널(3001) 및 조작 패널(3002)은 결합부(3003)에서 서로 연결된다. 결합부(3003)에 대하여, 디스플레이 패널(3001)의 디스플레이 영역(3004)을 가지는 면과 조작 패널(3002)의 조작 키(3006)를 가지는 면의 각(θ)은 임의적으로 변할 수 있다. 또한, 음성 출력 섹션(3005), 전원 스위치(3007), 음성 입력 섹션(3008) 및 안테나도 포함된다.
본 발명에 따라 단계의 수가 현저히 감소되며, 대형 스크린을 가지는 텔레비전, 휴대 서적, 셀룰러 전화 등이 높은 산출량 및 저비용으로 제조될 수 있다.
제 10 실시예
상기 실시예에서, 본 발명의 디스플레이에 대한 응용이 주로 설명되었지만, 본 발명은 다른 분야의 다른 장치에 적용될 수 있다. 접촉 홀은 예로서, LIS 제조 공정에서 포토리소그래피에 의해 형성된다. 그러나, 본 실시예에 대하여, 제 1 유기막(접촉 홀이 되는 부분을 덮는 막)을 위해 방액성 재료를 사용함으로써, 양호한 접촉 홀 및 층간 절연막으로서 기능하는 제 2 유기막, 평탄화 막, 게이트 절연막 등이 원하는 부분에 형성될 수 있다.
예로서, 도시되지 않지만, 방액성 제 1 유기막은 액적 배출 방법에 의해 형성되고, 제 2 유기막은 제 1 유기막 둘레에 형성되며, 그후 제 1 유기막이 제거되고, 따라서, 접촉 홀 및 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능하는 제 2 유기막이 원하는 부분에 형성된다. 여기서, 이런 절연막으로서, PSG(인 실리케이트 유리), PBSG(붕소 인 실리케이트 유리), SiOF 같은 무기막이 제 2 유기 박막 대신 사용될 수 있다. 이런 무기막은 LPCVD, 코팅, 고밀도 플라즈마 공정 등에 의해 형성될 수 있다.
상술한 바와 같은 액티브 매트릭스 기판 제조시, 이런 무기 절연막에 대한 방액성인 재료가 제 1 유기막을 위해 선택되는 경우, 또는, 제 1 유기막을 형성하기 위한 유기막에 방액성 처리가 적용되는 경우, 상기 무기막은 제 2 유기막 대신 사용될 수 있다.
본 발명에서, 제 1 유기막(접촉 홀이 되는 부분을 덮는 막)을 위해 방액성 재료를 사용함으로써, 층간 절연막으로서 기능하는 제 2 유기막이 원하는 부분에 형성될 수 있다. 또한, 제 1 유기막을 제거한 후 양호한 접촉 홀이 원하는 부분에 형성될 수 있다. 따라서, 접촉 홀 및 절연막이 레지스트 마스크를 사용하는 노광 및 현상을 수행하지 않고 수행될 수 있다. 따라서, 종래의 공정에 비해 공정이 현저히 단순화될 수 있다. 결과적으로, 높은 처리량 및 높은 산출량을 가지는 저가의 반도체 소자 제조 방법을 제공할 수 있다.
이들 장점을 제공하는 본 발명은 역시 실시예에 예시하는 바와 같이 역 스테거형 TFT, 상단 게이트 TFT 등을 포함하는 다양한 반도체 소자에 적용될 수 있다. 또한, 본 발명은 반도체 소자를 사용하는 액티브 매트릭스 기판 및 이 기판을 사용한 EL 디스플레이 디바이스 또는 액정 디스플레이 디바이스와 같은 디스플레이 제조 방법에 적용될 수 있으며, 또한 LSI의 분야에도 적용할 수 있다. 따라서, 본 발명은 광범위한 응용분야를 제공한다.
도 1a 내지 도 1c는 역 스테거형 TFT의 제조 방법을 설명하는 도면.
도 2a 내지 도 2c는 역 스테거형 TFT의 제조 방법을 설명하는 도면.
도 3a 내지 도 3c는 역 스테거형 TFT의 제조 방법을 설명하는 도면.
도 4a 내지 도 4d는 상단 게이트 TFT의 제조 방법을 설명하는 도면.
도 5a 내지 도 5d는 상단 게이트 TFT의 제조 방법을 설명하는 도면.
도 6a 내지 도 6c는 액티브 매트릭스 기판의 제조 방법을 설명하는 도면.
도 7a 내지 도 7c는 액티브 매트릭스 기판의 제조 방법을 설명하는 도면.
도 8a 내지 도 8c는 액티브 매트릭스 기판의 제조 방법을 설명하는 도면.
도 9a 및 도 9b는 제 1 유기막 및 제 2 유기막의 접촉 각을 평가하는 그래프.
도 10a 내지 도 10d는 채널 에치형 TFT의 제조 방법을 설명하는 도면.
도 11a 내지 도 11d는 채널 에치형 TFT의 제조 방법을 설명하는 도면.
도 12는 액티브 매트릭스 액정 디스플레이 디바이스를 설명하는 도면.
도 13은 액티브 매트릭스 액정 디스플레이 디바이스를 설명하는 도면.
도 14a 내지 도 14c는 상단 방출형, 저면 방출형 및 이중 방출형 발광 디바이스를 도시하는 도면.
도 15는 디스플레이 패널의 모듈을 도시하는 도면.
도 16a 내지 도 16c는 디스플레이 디바이스의 예를 설명하는 도면.
도 17은 실란 커플링제를 사용하는 재성형된 글래스의 외부 구조를 도시하는 도면.
도 18a 및 e도 18b는 EL 디스플레이 디바이스의 패널내의 화소의 상면도.
도 19a 및 도 19b는 EL 디스플레이 디바이스의 패널내의 화소를 각각 도시하는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
102, 402 : 액적 토출 노즐 119, 135, 411, 632 : 제 1 유기막
120, 136, 411, 633 : 제 2 유기막 121-123, 413, 414, 6709 : 접촉 홀
124-126, 137 : 도전막 415 : 소스 전극
416 : 드레인 전극 635-641, 1612-1617 : 접속 배선

Claims (66)

  1. 막상에 방액성인 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계, 및
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되었던 부분에 접촉 홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 유기막은 화학식 Rn-Si-X4-n(n=1, 2, 3)의 재료로 형성되고, 여기서, R은 알킬 그룹, 비닐 그룹, 아미노 그룹 또는 에폭시 그룹이며, X는 할로겐, 메톡시 그룹, 에톡시 그룹 또는 아세톡시 그룹인 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 유기막은 FAS(플루오로알킬 실란)로 이루어지는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 유기막은 아크릴 수지, 폴리이미드 수지 및 실록산 수지로 구성되는 그룹으로부터 선택된 하나를 포함하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  6. 제 1 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  7. 제 1 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  10. 막상에 방액성인 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계와,
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되었던 부분에 접촉 홀을 형성하는 단계, 및
    상기 접촉 홀내에, 및 상기 제 2 유기막 상에 도전막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 유기막은 화학식 Rn-Si-X4-n(n=1, 2, 3)의 재료로 형성되고, 여기서, R은 알킬 그룹, 비닐 그룹, 아미노 그룹 또는 에폭시 그룹이며, X는 할로겐, 메톡시 그룹, 에톡시 그룹 또는 아세톡시 그룹인 반도체 소자 제조 방법.
  12. 제 10 항에 있어서, 상기 제 1 유기막은 FAS(플루오로알킬 실란)로 이루어지는 반도체 소자 제조 방법.
  13. 제 10 항에 있어서, 상기 제 2 유기막은 아크릴 수지, 폴리이미드 수지 및 실록산 수지로 구성되는 그룹으로부터 선택된 하나를 포함하는 반도체 소자 제조 방법.
  14. 제 10 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  15. 제 10 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  16. 제 10 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  17. 제 10 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  18. 제 10 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  19. 막상에 액적 배출 방법에 의해 방액성인 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계와,
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되어 있던 부분에 접촉 홀을 형성하는 단계, 및
    액적 배출 방법에 의해 상기 접촉 홀내에, 및 상기 제 2 유기막 상에 도전막을 선택적으로 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  20. 제 19 항에 있어서, 상기 제 1 유기막은 화학식 Rn-Si-X4-n(n=1, 2, 3)의 재료로 형성되고, 여기서, R은 알킬 그룹, 비닐 그룹, 아미노 그룹 또는 에폭시 그룹이며, X는 할로겐, 메톡시 그룹, 에톡시 그룹 또는 아세톡시 그룹인 반도체 소자 제조 방법.
  21. 제 19 항에 있어서, 상기 제 1 유기막은 FAS(플루오로알킬 실란)로 이루어지는 반도체 소자 제조 방법.
  22. 제 19 항에 있어서, 상기 제 2 유기막은 아크릴 수지, 폴리이미드 수지 및 실록산 수지로 구성되는 그룹으로부터 선택된 하나를 포함하는 반도체 소자 제조 방법.
  23. 제 19 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  24. 제 19 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  25. 제 19 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  26. 제 19 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  27. 제 19 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  28. 막상에 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막에 대해 플라즈마 처리를 수행하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계, 및
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되어 있던 부분에 접촉 홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  29. 제 28 항에 있어서, 상기 제 1 유기막은 수용성 수지를 포함하는 반도체 소자 제조 방법.
  30. 제 28 항에 있어서, 상기 제 1 유기막은 PVA(폴리비닐 알콜)를 포함하는 반도체 소자 제조 방법.
  31. 제 28 항에 있어서, 상기 플라즈마 처리는 플루오린계 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  32. 제 28 항에 있어서, 상기 플라즈마 처리는 CF4 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  33. 제 28 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  34. 제 28 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  35. 제 28 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  36. 제 28 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  37. 제 28 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  38. 막상에 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막에 대해 플라즈마 처리를 수행하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계와,
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써, 상기 제 2 유기막이 형성되어 있던 부분에 접촉 홀을 형성하는 단계, 및
    상기 접촉 홀내에, 및 상기 제 2 유기막상에 도전막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  39. 제 38 항에 있어서, 상기 제 1 유기막은 수용성 수지를 포함하는 반도체 소자 제조 방법.
  40. 제 38 항에 있어서, 상기 제 1 유기막은 PVA(폴리비닐 알콜)를 포함하는 반도체 소자 제조 방법.
  41. 제 38 항에 있어서, 상기 플라즈마 처리는 플루오린계 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  42. 제 38 항에 있어서, 상기 플라즈마 처리는 CF4 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  43. 제 38 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  44. 제 38 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  45. 제 38 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  46. 제 38 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  47. 제 38 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  48. 막상에 액적 배출 방법으로 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막에 대해 플라즈마 처리를 수행하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계와,
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되어 있은 부분에 접촉 홀을 형성하는 단계, 및
    액적 배출 방법에 의해 상기 접촉 홀내에, 및 상기 제 2 유기막상에 도전막을 선택적으로 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  49. 제 48 항에 있어서, 상기 제 1 유기막은 수용성 수지를 포함하는 반도체 소자 제조 방법.
  50. 제 48 항에 있어서, 상기 제 1 유기막은 PVA(폴리비닐 알콜)를 포함하는 반도체 소자 제조 방법.
  51. 제 48 항에 있어서, 상기 플라즈마 처리는 플루오린계 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  52. 제 48 항에 있어서, 상기 플라즈마 처리는 CF4 가스를 사용하여 수행되는 반도체 소자 제조 방법.
  53. 제 48 항에 있어서, 상기 반도체 소자는 상단 게이트 TFT인 반도체 소자 제조 방법.
  54. 제 48 항에 있어서, 상기 반도체 소자는 역 스테거형 TFT인 반도체 소자 제조 방법.
  55. 제 48 항에 있어서, 상기 반도체 소자는 액정 디바이스에 사용되는 반도체 소자 제조 방법.
  56. 제 48 항에 있어서, 상기 반도체 소자는 EL 디스플레이 디바이스에 사용되는 반도체 소자 제조 방법.
  57. 제 48 항에 있어서, 상기 반도체 소자는 텔레비전, 휴대용 서적 및 셀룰러 전화로 구성되는 그룹으로부터 선택된 하나에 사용되는 반도체 소자 제조 방법.
  58. 막상에 방액성인 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계, 및
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되어 있던 부분에 접촉 홀을 형성하는 단계를 포함하는 액티브 매트릭스 디스플레이 디바이스 제조 방법.
  59. 제 58 항에 있어서, 상기 제 1 유기막은 화학식 Rn-Si-X4-n(n=1, 2, 3)의 재료로 형성되고, 여기서, R은 알킬 그룹, 비닐 그룹, 아미노 그룹 또는 에폭시 그룹이며, X는 할로겐, 메톡시 그룹, 에톡시 그룹 또는 아세톡시 그룹인 액티브 매트릭스 디스플레이 디바이스 제조 방법.
  60. 제 58 항에 있어서, 상기 제 1 유기막은 FAS(플루오로알킬 실란)로 이루어지는 액티브 매트릭스 디스플레이 디바이스 제조 방법.
  61. 제 58 항에 있어서, 상기 제 2 유기막은 아크릴 수지, 폴리이미드 수지 및 실록산 수지로 구성되는 그룹으로부터 선택된 하나를 포함하는 액티브 매트릭스 디스플레이 디바이스 제조 방법.
  62. 막상에 제 1 유기막을 선택적으로 형성하는 단계와,
    상기 제 1 유기막에 대해 플라즈마 처리를 수행하는 단계와,
    상기 제 1 유기막이 형성되지 않은 상기 막의 부분상에 제 2 유기막을 형성하는 단계, 및
    상기 제 2 유기막 형성 후에, 상기 제 1 유기막을 제거함으로써 상기 제 1 유기막이 형성되어 있던 부분에 접촉 홀을 형성하는 단계를 포함하는 액티브 매트릭스 디스플레이 디바이스 제조 방법.
  63. 제 62 항에 있어서, 상기 제 1 유기막은 수용성 수지를 포함하는 액티브 메트릭스 디스플레이 디바이스 제조 방법.
  64. 제 62 항에 있어서, 상기 제 1 유기막은 PVA(폴리비닐 알콜)를 포함하는 액티브 메트릭스 디스플레이 디바이스 제조 방법.
  65. 제 62 항에 있어서, 상기 플라즈마 처리는 플루오린계 가스를 사용하여 수행되는 액티브 메트릭스 디스플레이 디바이스 제조 방법.
  66. 제 62 항에 있어서, 상기 플라즈마 처리는 CF4 가스를 사용하여 수행되는 액티브 메트릭스 디스플레이 디바이스 제조 방법.
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