KR20050031000A - 낸드 플래시 메모리의 리던던시 회로 - Google Patents

Abstract

본 발명의 개선된 구조를 갖는 낸드 플래시 메모리의 리던던시 회로에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리의 리던던시 회로는 낸드 플래시 메모리 내의 어드레스 버퍼의 어드레스 신호를 받고 리던던시 셀을 검지하는 리던던시 검지 회로, 및 어드레스 신호의 입력에 따라 마스터 퓨즈를 차단하고 어드레스 신호에 상응하는 적어도 하나의 리던던시 퓨즈를 차단하며 리페어 신호를 리던던시 디코더 회로측으로 출력하는 리던던시 디코더 제어 회로를 포함하되, 리페어 신호는 마스터 퓨즈의 출력측과 복수의 리던던시 퓨즈의 입력 및 직렬 연결된 복수 인버터의 입력에 의해 형성되는 공유 노드의 전위 레벨을 포함하는 것을 특징으로 한다. 이것에 의해 낸드 플래시 메모리의 리던던시 액세스 타임을 크게 단축시킬 수 있다.

Description

낸드 플래시 메모리의 리던던시 회로{Redundancy circuit for a NAND-type flash memory device}

본 발명은 낸드 플래시 메모리의 리던던시 회로에 관한 것으로, 보다 상세하게는 리던던시 회로를 보다 빨리 액세스하여 읽기 모드나 프로그램 모드의 동작 시간을 감소시킬 수 있는 낸드 플래시 메모리의 리던던시 회로에 관한 것이다.

일반적으로 낸드 플래시 메모리의 리던던시 회로는 결함이 있는 메모리 셀을 여분의 메모리 셀로 대체시키기 위한 회로를 말한다. 통상 낸드 플래시 메모리의 리던던시 회로에서는 낸드형 셀의 특성상 메모리 셀을 트랜스퍼-트랜지스터로써 사용하기 위해 1개의 로우 불량이라도 8개의 로우 불량(블록 불량)이 될 위험성이 있기 때문에 한번에 하나의 낸드분의 로우를 치환한다. 이러한 방식은 면적 효율이 낮지만, 낸드 플래시 메모리 셀에서는 선택 게이트가 있기 때문에 구제율이 좋다. 컬럼 여분은 예를 들어 하나의 컬럼으로 8개의 I/O * 1,024 비트분의 메모리 셀을 치환한다.

도 1a는 종래의 플래시 메모리에서 리던던시 메모리 셀을 선택할 때의 구동 과정을 개략적으로 나타낸 블록도이다.

도 1a를 참조하면, 어드레스 신호(12)가 입력되면, 어드레스 버퍼(도시하지 않음)에 의해 파형정형된 신호가 리던던시 검지 회로(13)에 전달된다. 또한 어드레스 신호(12)는 프리 디코더(16)에 전달된다. 리던던시 검지 회로(13)에는 미리 퓨즈 소자에 의해 여분의 어드레스가 프로그램되어 있다. 리던던시 검지 회로(13)는 모든 여분의 어드레스를 검지한 후, 어드레스 신호(12)를 로우 또는 컬럼의 디코더 제어 회로(14)에 전달한다. 그 결과, 디코더 제어 회로(14)의 제어 신호에 따라 리던던시 디코더(15)에서는 선택되지 않은 여분의 디코더가 선택된다. 상기 과정에 의해, 특정 리던던시 메모리 셀이 선택된다. 이러한 방식은 낸드 플래시 메모리와 노어(NOR) 플래시 메모리에 공통적으로 적용된다.

상술한 종래의 낸드 플래시 메모리의 리던던시 회로 특히 리던던시 검지 회로 및 리던던시 디코더 제어 회로는 통상 퓨즈(Fuse)를 사용한 회로로 구성된다. 종래의 퓨즈를 이용한 낸드 플래시 메모리의 리던던시 회로를 아래에서 설명한다. 이하에서 리던던시 회로는 리던던시 검지 회로와 리던던시 디코더 제어 회로를 하나의 회로 구조로 포함하는 개념으로 설명된다.

도 1b는 종래 기술에 따른 낸드 플래시 메모리의 리던던시 회로를 나타낸 회로도이다.

도 1b를 참조하면, 종래 기술에 따른 리던던시 회로(100)는 PMOS 트랜지스터(101), 제1 내지 제11 NMOS 트랜지스터(102~112), 마스터 퓨즈(201), 제1 내지 제8 퓨즈(202~209) 및 제1 내지 제5 인버터(301~305)를 포함한다. 여기서, 리던던시 검지 회로는 여분이 어드레스가 미리 프로그램된 퓨즈 소자들을 포함한다. 이러한 구조의 종래의 리던던시 회로(100)의 동작을 설명하면 다음과 같다.

예를 들어 종래의 리던던시 회로(100)에 YA<3:0>=Ah와 같은 리페어(Repair) 어드레스 신호가 입력되면, 리던던시 회로(100)에서는 마스터 퓨즈(201) 및 상기 어드레스에 상응하는 제1 퓨즈(202), 제4 퓨즈(205), 제5 퓨즈(206) 및 제8 퓨즈(209)가 끊긴다. 그 다음, 리던던시 회로(100)의 전원이 차단된 후 재 투입되면, 리던던시 회로(100)에서는 파워 업(Power-up) 구간에서 노드 A가 로우(Low)가 되고 그에 따라 노드 B가 하이(High)가 되어 퓨즈 블록이 동작 상태로 들어간다.

그 후, 리던던시 회로(100)에서는 노드 C에서부터 화살표 P 방향으로 전류가 흐른다. 이때, 노드 C의 전류에 의해 리페어 시그널(REPb)은 로우가 되어 리페어가 된 어드레스라는 정보를 내보낸다. 상기 과정에 의해 해당 어드레스는 리페어 셀(Repair Cell)쪽으로 액세스하게 된다. 이와 같이 종래 기술에 따른 리던던시 회로는 리페어할 Y-Address의 정보를 받아 그 Y-Address에 맞는 퓨즈를 끊어 리페어된 정보를 내보내도록 구성된다.

그러나, 종래 기술에 따른 리던던시 회로(100)는 노드 C에서부터 화살표 P 방향으로 많은 저항과 트랜지스터(105, 108, 109, 112, 104)를 거쳐야 하기 때문에 전류를 흘려 원하는 정보를 보내는 시간 즉 리던던시 액세스 타임(Redudancy Access Time)이 약 20㎱ 정도로 긴 시간이 필요하다는 문제점이 있다. 이러한 리던던시 액세스 타임은 낸드 플래시 메모리의 읽기 또는 프로그램 모드에서 동작 시간을 증가시킨다는 문제점이 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 도출된 것으로, 본 발명의 목적은 기존의 리던던시 회로 방식과 같이 퓨즈 커팅(Fuse Cutting) 방식을 사용하면서 각 어드레스에 대한 직접적인 병렬 액세스 방식을 이용하는 새로운 회로 방식을 개발하여 보다 빠른 리던던시 액세스 타임을 갖는 리던던시 회로를 제공하는 것이다.

본 발명의 다른 목적은 낸드 플래시 메모리의 리던던시 회로를 보다 빨리 액세스하여 읽기(Read)나 쓰기(Program) 동작 시간을 줄일 수 있는 리던던시 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 낸드 플래시 메모리 내의 어드레스 버퍼의 어드레스 신호를 받고 리던던시 셀을 검지하는 리던던시 검지 회로, 및 상기 어드레스 신호의 입력에 따라 마스터 퓨즈 및 상기 어드레스 신호에 상응하는 적어도 하나의 리던던시 퓨즈를 차단하고 리페어 신호를 리던던시 디코더 회로측으로 출력하는 리던던시 디코더 제어 회로를 포함하되, 상기 리페어 신호는 상기 마스터 퓨즈의 출력측과 복수의 리던던시 퓨즈의 입력 및 직렬 연결된 복수 인버터의 입력에 의해 형성되는 공유 노드의 전위 레벨을 포함하는 낸드 플래시 메모리의 리던던시 회로를 제공할 수 있다.

바람직한 일 실시예에서, 상기 공유 노드는 상기 마스터 퓨즈의 출력에 의해 하이로 프리차지된다.

또한, 상기 각 리던던시 퓨즈의 출력은 각 NMOS 트랜지스터의 드레인에 연결되고, 복수의 NMOS 트랜지스터는 드레인 공유 구조를 갖는다.

또한, 상기 NMOS 트랜지스터는 상기 드레인 공유 구조를 통해 상기 어드레스 버퍼의 출력을 직접 받아 빠른 동작 속도를 구현한다.

또한, 상기 NMOS 트랜지스터는 상기 리던던시 퓨즈의 출력에 연결된 드레인, 접지 전위에 연결된 소오스 및 Y-Address신호가 입력되는 제어 게이트를 포함하고, 상기 리던던시 퓨즈와 직렬 회로 구조를 형성한다.

본 발명의 다른 측면에 따르면, 낸드 플래시 메모리 내의 어드레스 버퍼측에 입력이 연결된 마스터 퓨즈와, 상기 마스터 퓨즈의 출력에 드레인이 연결되어 상기 메모리 버퍼의 리페어 어드레스 신호를 접지 전위로 패스하는 제1 NMOS 트랜지스터와, 상기 마스터 퓨즈의 출력 및 상기 제1 NMOS 트랜지스터의 드레인에 입력이 연결되고 상기 제1 NMOS 트랜지스터의 게이트에 출력이 연결되는 제1 인버터와, 상기 제1 인버터의 출력에 직렬로 연결되는 제2 및 제3 인버터와, 상기 제3 인버터의 출력에 입력이 각각 병렬로 연결되는 제1 내지 제8 퓨즈와, 상기 제1 내지 제8 퓨즈의 출력에 드레인이 각각 연결되는 제3 내지 제10 NMOS 트랜지스터, 및 상기 제3 인버터의 출력에 직렬로 연결되는 제4 내지 제6 인버터를 포함하는 낸드 플래시 메모리의 리던던시 회로를 제공할 수 있다.

바람직한 일 실시예에서, 상기 낸드 플래시 메모리의 리던던시 회로는 상기 제1 NMOS 트랜지스터의 드레인에 게이트가, 상기 제1 NMOS 트랜지스터의 소오스에 드레인 및 소오스가 연결되는 제2 NMOS 트랜지스터를 더 포함한다.

또한, 상기 낸드 플래시 메모리의 리던던시 회로는 상기 마스터 퓨즈의 출력을 이용하여 상기 제3 인버터의 출력, 제4 인버터의 입력 및 상기 제1 내지 제8 퓨즈의 입력들에 의한 공유 노드를 하이로 프리차지하여 리던던시 여부를 판단한다.

또한, 상기 제3 내지 제10 NMOS 트랜지스터는 드레인 공유 구조를 포함한다.

또한, 상기 상기 제3 내지 제10 NMOS 트랜지스터는 상기 어드레스 버퍼의 출력을 병렬로 직접 받아 빠른 동작 속도로 구현된다.

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 리던던시 검지 회로를 나타낸 회로도이다.

도 2를 참조하면, 본 발명에 따른 리던던시 회로(400)는 제1 내지 제10 NMOS 트랜지스터(401~410), 마스터 퓨즈(501), 제1 내지 제8 퓨즈(502~509) 및 제1 내지 제6 인버터(601~606)를 포함한다. 여기서, 리던던시 검지 회로는 여분이 어드레스가 미리 프로그램된 상기 퓨즈 소자들(502~509)을 포함한다. 그리고 리던던시 디코더 제어 회로는 상기 리던던시 검지 회로와 결합되어 리던던시 회로로 구성된다.

구체적으로, 마스터 퓨즈(501)는 어드레스 버퍼측에 연결된 입력과, 제1 NMOS 트랜지스터(401)의 드레인과 제2 NMOS 트랜지스터(402)의 게이트 및 제1 인버터(601)의 입력에 연결된 출력을 포함한다. 제 1 NMOS 트랜지스터(401)는 제 1 인버터(601)의 출력에 연결된 게이트와 접지 전위에 연결된 소오스를 구비한다. 제 2 NMOS 트랜지스터(402)는 제 1 NMOS 트랜지스터(401)의 소오스에 연결되어 접지된 드레인 및 소오스를 구비한다. 제1 인버터(601)의 출력에는 제2 인버터(602)의 입력이 연결되고, 제2 인버터(602)의 출력에는 제3 인버터(603)의 입력이 연결된다.

제3 인버터(603)의 출력에는 제1 내지 제8 퓨즈(502~509)의 입력이 병렬로 연결된다. 그리고 제1 내지 제8 퓨즈(502~509)의 출력에는 제3 내지 제10 NMOS 트랜지스터(403~410)의 드레인이 직렬로 각각 연결된다. 제3 내지 제10 NMOS 트랜지스터(403~410)의 각 게이트에는 순서대로 어드레스 YA<0>, YAb<0>, YA<1>, YAb<1>,YA<2>, YAb<2>,YA<3>, YAb<3>이 각각 할당된다. 또한, 제3 인버터(603)의 출력에는 제4 인버터(604)의 입력이 연결되고, 제4 인버터(604)의 출력에는 제5 인버터(605)의 입력이 연결되며, 제5 인버터(605)이 출력에는 제6 인버터(606)의 입력이 연결된다. 제6 인버터(606)의 출력에서는 리페어 시그널(REPb)이 출력된다. 이러한 본 발명의 리던던시 회로(400)의 동작을 설명하면 다음과 같다.

본 발명에 따른 리던던시 회로(400)에 예를 들어 종래 기술의 예에서와 같이 YA<3:0>=Ah 신호가 리페어(Repair) 어드레스 신호로서 입력되면, 리던던시 회로(400)에서는 마스터 퓨즈(501)가 끊기고, 어드레스 시그널의 "1"에 상응하는 제2 퓨즈(503), 제3 퓨즈(504), 제6 퓨즈(507) 및 제7 퓨즈(508)가 끊긴다. 그 다음, 리던던시 회로(400)가 파워-업(Power-up) 되고나서 리페어 어드레스가 들어오면, 노드 B'는 노드 A'에 의해 하이가 되고, 어드레스 시그널 "1"에 상응하는 어드레스들은 그에 상응하는 퓨즈들(503, 504, 507, 508)이 끊어져 있는 상태이기 때문에 계속 노드 B'를 하이로 유지시킨다. 그리고 리페어 시그널은 노드 B'의 하이에 따라 로우가 되어 리페어 되었다는 정보로서 내보내진다. 상기 과정에 의해 해당 어드레스는 리던던시 디코더 회로를 통해 리페어 셀(Repair Cell)쪽으로 액세스하게 된다. 그리고, 각 어드레스가 직접 퓨즈 회로로 전달되면, 리던던시 회로(400)에서는 노드 B'의 디스차지 패스(Discharge Path)가 닫히고, 노드 B'를 차지(Charge)시키는 동작이 수행된다. 이처럼, 본 발명에서 리던던시 액세스 타임은 어드레스 버퍼에서 퓨즈 회로까지 전달되는 시간 정도만이 소요된다. 즉 본 발명에 따르면, 기존의 방식보다 빠른 리던던시(Redundancy) 동작이 가능하다.

도 3은 도 2의 리던던시 회로의 각 신호에 대하여 하나의 예를 나타낸 타이밍도이다.

도 3을 참조하면, 리던던시 회로로 전달된 Y-Address<3:0>에 대하여 리페어 되지 않은 어드레스(0100)에서 리페어된 어드레스(0101)로 바꾸어 입력되었을 때, 종래의 방식에서는 약 20㎱ 지연되어 리페어 정보를 내보내고 있지만, 본 발명에서는 실질적으로 지연없이 바로 정보를 내보내고 있다는 것을 알 수 있다.

이와 같이, 종래 방식에서는 어드레스에 상응하는 많은 퓨즈 또는 저항과 트랜지스터를 반드시 거쳐야 리페어 여부를 알 수 있도록 구성되어 리던던시 액세스 타임이 오래 걸리는 단점이 있지만, 본 발명에서는 하나의 퓨즈와 트랜지스터를 거치는 것과 같은 회로 구성으로 리던던시 액세스 타임을 줄일 수 있다.

본 발명에 의하면, 기존의 리던던시 회로 방식과 같이 퓨즈 커팅(Fuse Cutting) 방식을 사용하면서 각 어드레스에 대한 직접적인 병렬 액세스 방식을 이용함으로써 보다 빠른 리던던시 액세스 타임을 갖는 리던던시 회로를 제공할 수 있다. 또한, 낸드 플래시 메모리의 리던던시 회로를 보다 빨리 액세스하여 읽기(Read)나 쓰기(Program) 동작 시간을 줄일 수 있는 리던던시 회로를 제공할 수 있다. 또한, 종래의 리던던시 액세스 타임의 스펙에 맞출 수 었어 사용할 수 없었던 칩(Chip)을 제거할 수 있어 수율 향상에 기여할 수 있다.

도 1a는 종래의 플래시 메모리에서 리던던시 셀을 선택할 때의 구동 과정을 개략적으로 나타낸 블록도이다.

도 1b는 종래 기술에 따른 낸드 플래시 메모리의 리던던시 회로를 나타낸 회로도이다.

도 2는 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리의 리던던시 회로를 나타낸 회로도이다.

도 3은 도 2의 리던던시 회로의 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

401 ~ 410 : 제1 내지 제10 NMOS 트랜지스터

501 : 마스터 퓨즈

502 ~ 509 : 제1 내지 제8 퓨즈

601 ~ 606 : 제1 내지 제6 인버터

Claims (10)

1. 낸드 플래시 메모리 내의 어드레스 버퍼의 어드레스 신호를 받고 리던던시 셀을 검지하는 리던던시 검지 회로; 및

   상기 어드레스 신호의 입력에 따라 마스터 퓨즈 및 상기 어드레스 신호에 상응하는 적어도 하나의 리던던시 퓨즈를 차단하고, 리페어 신호를 리던던시 디코더 회로측으로 출력하는 리던던시 디코더 제어 회로를 포함하되,

   상기 리페어 신호는 상기 마스터 퓨즈의 출력측과 복수의 리던던시 퓨즈의 입력 및 직렬 연결된 복수 인버터의 입력에 의해 형성되는 공유 노드의 전위 레벨을 포함하는 낸드 플래시 메모리의 리던던시 회로.
2. 제1항에 있어서,

   상기 공유 노드는 상기 마스터 퓨즈의 출력에 의해 하이로 프리차지되는 낸드 플래시 메모리의 리던던시 회로.
3. 제1항에 있어서,

   상기 각 리던던시 퓨즈의 출력은 NMOS 트랜지스터의 드레인에 연결되고, 상기 NMOS 트랜지스터는 드레인 공유 구조를 포함하는 낸드 플래시 메모리의 리던던시 회로.
4. 제3항에 있어서,

   상기 NMOS 트랜지스터는 상기 드레인 공유 구조를 통해 상기 어드레스 버퍼의 출력을 직접 받아 빠른 동작 속도를 구현하는 낸드 플래시 메모리의 리던던시 회로.
5. 제3항 또는 제4항에 있어서,

   상기 NMOS 트랜지스터는 상기 리던던시 퓨즈의 출력에 연결된 드레인, 접지 전위에 연결된 소오스 및 Y-Address신호가 입력되는 제어 게이트를 포함하고, 상기 리던던시 퓨즈와 직렬 회로 구조를 형성하는 낸드 플래시 메모리의 리던던시 회로.
6. 낸드 플래시 메모리 내의 어드레스 버퍼측에 입력이 연결된 마스터 퓨즈;

   상기 마스터 퓨즈의 출력에 드레인이 연결되어 상기 메모리 버퍼의 리페어 어드레스 신호를 접지 전위로 패스하는 제1 NMOS 트랜지스터;

   상기 마스터 퓨즈의 출력 및 상기 제1 NMOS 트랜지스터의 드레인에 입력이 연결되고 상기 제1 NMOS 트랜지스터의 게이트에 출력이 연결되는 제1 인버터;

   상기 제1 인버터의 출력에 직렬로 연결되는 제2 및 제3 인버터;

   상기 제3 인버터의 출력에 입력이 각각 병렬로 연결되는 제1 내지 제8 퓨즈;

   상기 제1 내지 제8 퓨즈의 출력에 드레인이 각각 연결되는 제3 내지 제10 NMOS 트랜지스터; 및

   상기 제3 인버터의 출력에 직렬로 연결되는 제4 내지 제6 인버터

   를 포함하는 낸드 플래시 메모리의 리던던시 회로.
7. 제6항에 있어서,

   상기 제1 NMOS 트랜지스터의 드레인에 게이트가, 상기 제1 NMOS 트랜지스터의 소오스에 드레인 및 소오스가 연결되는 제2 NMOS 트랜지스터를 더 포함하는 낸드 플래시 메모리의 리던던시 회로.
8. 제6항에 있어서,

   상기 마스터 퓨즈의 출력을 이용하여 상기 제3 인버터의 출력, 제4 인버터의 입력 및 상기 제1 내지 제8 퓨즈의 입력들에 의한 공유 노드를 하이로 프리차지하여 리던던시 여부를 판단하는 낸드 플래시 메모리의 리던던시 회로.
9. 제6항에 있어서,

   상기 제3 내지 제10 NMOS 트랜지스터는 드레인 공유 구조를 포함하는 낸드 플래시 메모리의 리던던시 회로.
10. 제6항에 있어서,

    상기 상기 제3 내지 제10 NMOS 트랜지스터는 상기 어드레스 버퍼의 출력을 병렬로 직접 받아 빠른 동작 속도를 구현하는 낸드 플래시 메모리의 리던던시 회로.