KR20040052326A - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR20040052326A KR20040052326A KR1020020080189A KR20020080189A KR20040052326A KR 20040052326 A KR20040052326 A KR 20040052326A KR 1020020080189 A KR1020020080189 A KR 1020020080189A KR 20020080189 A KR20020080189 A KR 20020080189A KR 20040052326 A KR20040052326 A KR 20040052326A
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- storage node
- forming
- film
- node electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 96
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000003860 storage Methods 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 18
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- -1 that is Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 캐패시터 산화막의 식각 두께를 감소시켜 보우잉 및 브리지를 방지함과 동시에, 고집적 소자에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 캐패시터 산화막을 2차례로 나누어 증착하고 각각 식각하여 실린더형의 제 1 및 제 2 스토리지노드 전극을 각각 형성한 후, 유전막 및 플레이트 전극을 형성하여 적층형의 이중 실린더 캐패시터를 형성함으로써, 캐패시터 산화막의 식각 깊이를 감소시켜 보우잉 현상을 방지할 수 있고, 이에 따라 스토리지노드 전극간 브리지를 방지할 수 있게 됨으로써 소자의 수율을 향상시킬 수 있다. 또한, 적층형 이중 실린더 캐패시터에 의해 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지 (storage node) 전극, 유전막, 및 플레이트(plate) 전극으로 이루어지며, 고집적화에 따라 감소하는 셀면적 내에서 소자에 대응하는 충분한 캐패시터 용량을 얻기 위하여 캐패시터의 높이를 점점 더 증가시키고 있다.
이러한 캐패시터는 통상적으로 스토리지노드 콘택의 형성 후 희생막인 캐패시터 산화막을 적용하여 캐패시터 영역을 한정한 후 스토리지노드 전극, 유전막 및 플레이트 전극을 순차적으로 형성하기 때문에, 원하는 높이의 캐패시터를 얻기 위해서는 캐패시터 높이에 해당되는 두께로 캐패시터 산화막을 형성 및 식각하여야 한다.
한편, 셀면적 감소에 따른 디자인룰 마진(design rule margin) 감소로 인하여, 캐패시터 높이를 예컨대 2㎛ 이상으로 높여야만 소자에 대응하는 충분한 캐패시터 용량을 확보할 수 있게 되었다. 이에 따라, 캐패시터 산화막을 2㎛ 이상의 두께로 적용하고 이를 2㎛ 이상 식각하여 캐패시터용 홀을 형성하여 캐패시터 영역을 한정하여야 한다. 그러나, 2㎛ 이상의 두께로 캐패시터 산화막을 식각하게 되면 식각부위인 홀이 점점 더 커지고 홀 사이의 공간은 좁아짐에 따라, 식각시 캐패시터 산화막 최상부로부터 약 5000Å 부근에서 보우잉(bowing)이 발생하여 스토리지 노드 전극간 브리지(bridge)를 유발함으로써 소자의 수율을 저하시키게 되므로, 캐패시터 높이를 증가시키는 데에는 한계가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 산화막의 식각 두께를 감소시켜 보우잉 및 브리지를 방지함과 동시에, 고집적 소자에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 사시도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서, 도 1a 내지 도 1e의 A-A' 방향에 따른 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 비트라인
12 : 제 1 하드 마스크 13 : 비트라인 스페이서
14 : 층간절연막 15 : 플러그
16, 20 : 제 1 및 제 2 캐패시터 산화막
17, 22 : 제 1 및 제 2 트렌치
18, 23 : 제 1 및 제 2 스토리지노드 전극
19 : 산화막 21 : 제 2 하드 마스크
24 : 유전막 25 : 플레이트 전극
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 제 1 캐패시터 산화막을 형성하는 단계; 기판의 일부가 노출되도록 제 1 캐패시터 산화막을 식각하여 캐패시터용 제 1 트렌치를 형성하는 단계; 제 1 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 1 스토리지노드 전극을 형성하는 단계; 제 1 스토리지노드 전극 사이의 공간을 매립하도록 산화막을 형성하는 단계; 기판 전면 상에 제 2 캐패시터 산화막을 형성하는 단계; 산화막 및 제 1 스토리지노드 전극이 노출되도록 제 2 캐패시터 산화막을 식각하여 캐패시터용 제 2 트렌치를 형성하는 단계; 제 2 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 2 스토리지노드 전극을 형성하는 단계; 제 1 및 제 2 캐패시터 산화막과 제 1 및 제 2 스토리지노드 전극을 소정부분 식각하여 제 1 및 제 2 스토리지노드 전극을 상기 제 1 방향과 수직하는 제 2 방향으로 분리시키는 단계; 제 1 및 제 2 캐패시터 산화막 및 산화막을 순차적으로 제거하여 제 1 및 제 2 스토리지노드 전극을 노출시키는 단계; 노출된 제 1 및 제 2 스토리지노드 전극의 내부 및 외부 표면 상에 유전막을 형성하는 단계; 및 유전막이 형성된 제 1 및 제 2 스토리지노드 전극 사이의 공간을 매립하도록 유전막 상부에 플레이트 전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 제 1 방향은 캐패시터의 단축방향이고 제 2 방향은 캐패시터의 장축방향이며, 제 1 캐패시터 산화막은 총 캐패시터 산화막 두께의 1/2 정도로만 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e, 도 2a 내지 도 2e, 및 도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 사시도 및 단면도로서, 도 2a 내지 도 2e는 도 1a 내지 도 1e의 A-A' 방향에 따른 각각의 단면도이다.
도 1a 및 도 2a를 참조하면, 셀영역이 정의되고 트랜지스터 및 비트라인 콘택 등의 소정의 공정이 완료된 반도체 기판(10) 상에 질화막의 제 1 하드마스크(12)가 상부에 구비되고 상기 비트라인 콘택과 연결된 비트라인(11)을 형성한다. 그 다음, 제 1 하드 마스크(12) 및 비트라인(11) 측벽에 질화막의 비트라인 스페이서(13)를 형성하고, 기판 전면 상에 층간절연막(14)을 형성한다. 그 후, 비트라인(11) 사이의 기판(10)의 일부가 노출되도록 자기정렬콘택(Self-Aligned Contact) 공정으로 층간절연막(14)을 식각하여 콘택홀을 형성하고, 콘택홀에 매립되도록 층간절연막(14) 상에 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정으로 폴리실리콘막을 전면식각하여 기판과 콘택하는 플러그(15)를 형성한다. 여기서, 플러그(15)는 스토리지노드 콘택으로서 작용한다. 그 다음, 기판 전면 상에 제 1 캐패시터 산화막(16)을 형성하고, 스토리지노드 전극용 제 1 마스크를 이용하여 플러그(15)가 노출되도록 제 1 캐패시터 산화막(16)을 식각하여 비트라인(11)과 동일한 방향으로 캐패시터용 제 1 트렌치(17)를 형성한다. 바람직하게, 제 1 캐패시터 산화막(16)은 HDP 산화막, USG막, BPSG막, PSG막, HLD 산화막, TEOS막, SOG막 중 선택되는 하나의 막으로 총 캐패시터 산화막 두께의 일부 두께, 더욱 바람직하게 1/2 정도의 두께만 형성한다.
도 1b 및 도 2b를 참조하면, 제 1 트렌치(17) 및 제 1 캐패시터 산화막(16) 표면 상에 폴리실리콘막 또는 금속막 등의 제 1 도전막으로 실린더형 제 1 스토리지노드 전극(18)을 형성하고, 제 1 스토리지노드 전극(18)이 형성된 제 1 트렌치(17)에 매립되도록 제 1 스토리지노드 전극(18) 상부에 매립용 물질막으로서 제 1 포토레지스트막(미도시)을 형성한다. 그 다음, 제 1 포토레지스트막 및 제 1스토리지노드 전극(18)을 제 1 캐패시터 산화막(16)의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 전면식각하여 캐패시터의 단축방향, 즉 A-A' 방향으로 제 1 스토리지노드 전극(18)을 분리시킨 후, 제 1 포토레지스트막을 제거한다.
도 1c 및 도 2c를 참조하면, 제 1 스토리지노드 전극(18) 사이의 공간을 매립하도록 산화막(19)을 형성하고, 기판 전면 상에 제 2 캐패시터 산화막(20)과 질화막의 제 2 하드 마스크(21)를 순차적으로 형성한다. 여기서, 제 2 캐패시터 산화막(20)은 제 1 캐패시터 산화막(16)과 마찬가지로 HDP 산화막, USG막, BPSG막, PSG막, HLD 산화막, TEOS막, SOG막 중 선택되는 하나의 막으로 총 캐패시터 산화막 두께에서 제 1 캐패시터 산화막(16) 두께를 제외한 나머지 두께로 형성한다. 그 다음, 상기 스토리지노드 전극용 제 1 마스크를 이용하여 제 1 스토리지노드 전극(18) 및 산화막(19)이 노출되도록 제 2 하드 마스크(21) 및 제 2 캐패시터 산화막(20)을 식각하여 캐패시터용 제 2 트렌치(22)를 형성한다.
도 1d의 (Ⅰ) 및 도 2d를 참조하면, 제 2 트렌치(22) 및 제 2 하드 마스크(21) 표면 상에 폴리실리콘막 또는 금속막 등의 제 2 도전막으로 실린더형 제 2 스토리지노드 전극(23)을 형성하고, 제 2 스토리지노드 전극(23)이 형성된 제 2 트렌치(22)에 매립되도록 제 2 스토리지노드 전극(23) 상부에 매립용 물질막으로서 제 2 포토레지스트막(미도시)을 형성한다. 그 다음, 제 2 포토레지스트막 및 제 2 스토리지노드 전극(23)을 질화막(21)의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 전면식각하여 캐패시터의 단축방향, 즉 A-A' 방향으로 제 2 스토리지노드 전극(23)을 분리시킨 후, 제 2 포토레지스트막을 제거한다. 그 다음, 스토리지노드용 제 2 마스크를 이용하여 질화막(21), 제 1 및 제 2 캐패시터 산화막(16, 19), 제 1 및 제 2 스토리지노드 전극(18, 23)을 소정 부분 식각하여, 도 1d의 (Ⅱ)에 도시된 바와 같이, 캐패시터의 장축방향 즉 B-B' 방향으로 제 1 및 제 2 스토리지노드 전극(18, 23)을 이웃하는 전극과 서로 분리시킨다.
도 1e 및 도 2e를 참조하면, 셀영역을 오픈시키는 마스크를 이용하여 셀영역의 제 1 및 제 2 캐패시터 산화막(16, 20)을 제거한 다음, 제 1 스토리지노드 전극(18) 사이에 매립된 산화막(19)을 제거하여 제 1 및 제 2 스토리지노드 전극(18, 23)을 노출시킨다. 그 다음, 도 3에 도시된 바와 같이, 노출된 제 1 및 제 2 스토리지노드 전극(18)의 내부 및 외부 표면에 유전막(24)을 형성하고, 유전막(24)이 형성된 제 1 및 제 2 스토리지노드 전극(18) 사이의 공간을 매립하도록 유전막(24) 상부에 플레이트 전극(25)을 형성함으로써, 적층형 이중 실린더 구조의 캐패시터를 완성한다.
상기 실시예에 의하면, 캐패시터 산화막을 2차례로 나누어 증착하고 각각 식각하여 실린더형의 제 1 및 제 2 스토리지노드 전극을 각각 형성한 후, 유전막 및 플레이트 전극을 형성하여 적층형의 이중 실린더 캐패시터를 형성함으로써, 캐패시터 산화막의 식각 깊이를 감소시켜 보우잉 현상을 방지할 수 있고, 이에 따라 스토리지노드 전극간 브리지를 방지할 수 있게 됨으로써 소자의 수율을 향상시킬 수 있다. 또한, 적층형 이중 실린더 캐패시터에 의해 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있으므로 소자의 전기적 특성을 향상시킬 수 있다.
한편, 상기 실시예에서는 매립용 물질막으로서 제 1 포토레지스트막을 이용하여 제 1 스토리지노드 전극을 분리하고 제 1 포토레지스트막을 제거한 후, 다시 제 1 스토리지노드 전극 사이의 공간을 산화막으로 매립하였지만, 매립용 물질막으로서 산화막을 적용하여 제 1 포토레지스트막의 형성 및 제거 단계를 배제할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 적층형의 이중 실린더 캐패시터를 적용함에 따라 캐패시터 산화막의 식각 두께를 감소시킴으로써 보우잉 및 이로 인한 브리지를 방지할 수 있으므로 소자의 수율을 향상시킬 수 있을 뿐만 아니라, 고집적 소자에 대응하는 충분한 캐패시터 용량을 확보함으로써 소자의 전기적 특성을 향상시킬 수 있다.
Claims (6)
- 소정의 공정이 완료된 반도체 기판 상에 제 1 캐패시터 산화막을 형성하는 단계;상기 기판의 일부가 노출되도록 상기 제 1 캐패시터 산화막을 식각하여 캐패시터용 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치 표면에만 제 1 방향으로 분리된 실린더형 제 1 스토리지노드 전극을 형성하는 단계;상기 제 1 스토리지노드 전극 사이의 공간을 매립하도록 산화막을 형성하는 단계;상기 기판 전면 상에 제 2 캐패시터 산화막을 형성하는 단계;상기 산화막 및 제 1 스토리지노드 전극이 노출되도록 상기 제 2 캐패시터 산화막을 식각하여 캐패시터용 제 2 트렌치를 형성하는 단계;상기 제 2 트렌치 표면에만 상기 제 1 방향으로 분리된 실린더형 제 2 스토리지노드 전극을 형성하는 단계;상기 제 1 및 제 2 캐패시터 산화막과 제 1 및 제 2 스토리지노드 전극을 소정부분 식각하여 상기 제 1 및 제 2 스토리지노드 전극을 상기 제 1 방향과 수직하는 제 2 방향으로 분리시키는 단계;상기 제 1 및 제 2 캐패시터 산화막 및 산화막을 순차적으로 제거하여 상기 제 1 및 제 2 스토리지노드 전극을 노출시키는 단계;상기 노출된 제 1 및 제 2 스토리지노드 전극의 내부 및 외부 표면 상에 유전막을 형성하는 단계; 및상기 유전막이 형성된 제 1 및 제 2 스토리지노드 전극 사이의 공간을 매립하도록 상기 유전막 상부에 플레이트 전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 스토리지노드 전극을 형성하는 단계는상기 제 1 트렌치 및 제 1 캐패시터 산화막 표면 상에 제 1 스토리지노드 전극을 형성하는 단계;상기 제 1 스토리지노드 전극이 형성된 상기 제 1 트렌치에 매립되도록 상기 제 1 스토리지노드 전극 상부에 제 1 포토레지스트막을 형성하는 단계;상기 제 2 포토레지스트막 및 제 1 스토리지노드 전극을 상기 제 1 캐패시터 산화막의 표면이 노출되도록 전면식각하여 제 1 스토리지노드 전극을 상기 제 1 방향으로 분리시키는 단계; 및상기 제 2 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 스토리지노드 전극을 형성하는 단계는상기 제 2 트렌치 및 제 2 캐패시터 산화막 표면 상에 제 2 스토리지노드 전극을 형성하는 단계;상기 제 2 스토리지노드 전극이 형성된 상기 제 2 트렌치에 매립되도록 상기 제 2 스토리지노드 전극 상부에 제 2 포토레지스트막을 형성하는 단계;상기 제 2 포토레지스트막 및 제 2 스토리지노드 전극을 상기 제 2 캐패시터 산화막의 표면이 노출되도록 전면식각하여 제 2 스토리지노드 전극을 상기 제 1 방향으로 분리시키는 단계; 및상기 제 2 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 방향은 상기 캐패시터의 단축방향이고 상기 제 2 방향은 상기 캐패시터의 장축방향인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 전면식각은 화학기계연마 공정이나 에치백 공정으로 수행하는 것을 특징으로 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 캐패시터 산화막은 총 캐패시터 산화막 두께의 1/2 정도로만 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020080189A KR20040052326A (ko) | 2002-12-16 | 2002-12-16 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020080189A KR20040052326A (ko) | 2002-12-16 | 2002-12-16 | 반도체 소자의 캐패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040052326A true KR20040052326A (ko) | 2004-06-23 |
Family
ID=37346001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020080189A Withdrawn KR20040052326A (ko) | 2002-12-16 | 2002-12-16 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040052326A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940272B1 (ko) * | 2008-04-07 | 2010-02-05 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 커패시터 형성방법 |
| US8339765B2 (en) | 2008-12-01 | 2012-12-25 | Samsung Electronics Co., Ltd. | Capacitor |
| KR20130074352A (ko) * | 2011-12-26 | 2013-07-04 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 |
-
2002
- 2002-12-16 KR KR1020020080189A patent/KR20040052326A/ko not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940272B1 (ko) * | 2008-04-07 | 2010-02-05 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 커패시터 형성방법 |
| US8339765B2 (en) | 2008-12-01 | 2012-12-25 | Samsung Electronics Co., Ltd. | Capacitor |
| KR20130074352A (ko) * | 2011-12-26 | 2013-07-04 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080186648A1 (en) | Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| KR100455378B1 (ko) | 반도체 소자의 퓨즈 오픈방법 | |
| KR100448719B1 (ko) | 다마신공정을 이용한 반도체 장치 및 그의 제조방법 | |
| KR100408411B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| KR100499161B1 (ko) | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 | |
| KR20040052326A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100566300B1 (ko) | 반도체소자의 캐패시터 하부전극 형성 방법 | |
| KR100885483B1 (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100289661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100418588B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| KR100300867B1 (ko) | 실린더 구조의 반도체 소자의 전하저장 전극 형성방법 | |
| KR20040001886A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100309812B1 (ko) | 반도체소자의제조방법 | |
| KR20040059803A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20040059437A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20010058141A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20030097450A (ko) | 반도체소자의 커패시터 형성방법 | |
| KR20010021422A (ko) | 반도체메모리장치 및 그 제조방법 | |
| KR20040066678A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR20030094735A (ko) | 커패시터 및 반도체 메모리 장치의 제조 방법 | |
| KR20050073053A (ko) | 캐패시터의 스토리지 노드 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021216 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |