[go: up one dir, main page]

KR20040044559A - 스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화침착 - Google Patents

스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화침착 Download PDF

Info

Publication number
KR20040044559A
KR20040044559A KR10-2004-7006149A KR20047006149A KR20040044559A KR 20040044559 A KR20040044559 A KR 20040044559A KR 20047006149 A KR20047006149 A KR 20047006149A KR 20040044559 A KR20040044559 A KR 20040044559A
Authority
KR
South Korea
Prior art keywords
array
topographic
patterns
structures
gaps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR10-2004-7006149A
Other languages
English (en)
Other versions
KR100589875B1 (ko
Inventor
주엔글링베르너
아일랜드필립제이
Original Assignee
마이크론 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지 인코포레이티드 filed Critical 마이크론 테크놀로지 인코포레이티드
Publication of KR20040044559A publication Critical patent/KR20040044559A/ko
Application granted granted Critical
Publication of KR100589875B1 publication Critical patent/KR100589875B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

메모리 셀과 같은 반도체 디바이스를 위한 충전 패턴. 메모리 셀은 반도체 기판 상에 침착된 도전성 리드 라인들을 포함하는 복수의 제1 토포그래피 구조물들, 및 충전 패턴들을 포함하는 복수의 제2 토포그래피 구조물들, 제2 토포그래피 구조물들의 상부 표면들이 복수의 제1 토포그래피 구조물들의 상부 표면과 대체로 동일 평면이 되게 하여 포함한다. 복수의 제1 및 제2 토포그래피 구조물들은 일반적으로 기판 상에 반복하는 어레이로 배열된다. 평탄화층은 복수의 제1 및 제2 토포그래피 구조물들 사이의 간격을 채우고 그 상부 표면이 제1 및 제2 토포그래피 구조물들의 상부 표면과 동일 평면으로 되게 기판 상에 침착된다.

Description

스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화 침착{Fill pattern generation for spin-on glass and related self-planarization deposition}
수많은 층들의 침착은 반도체 디바이스들의 제조에서 주요 단계들 중 하나이며, 통상 도전성 물질과 비도전성 물질들이 교호하는 패턴이 반도체 기판 상에 토포그래피적으로 형성된다. 전형적인 포토리소그래피 공정에서, 반도체 기판 및 후속 층들 상의 레지스트층의 선택된 부분들을 마스킹하기 위해, 패턴이 형성된 레티클이 채용되고, 수많은 단계들을 거쳐 반복되어 3크기망의 콘넥터들을 형성한다. 그러나, 복수의 층들의 부가로 토포그래피적 돌출은 더욱더 비평탄화하게 되어, 이들 표면 기복들은 리소그래피 마스킹 공정에서 해상도의 감소로 이어질 수 있다.
그러므로, 공정 및 품질제어 견지에서, 형성된 반도체 디바이스에, 가능한 한 실질적으로 표면 기복이 없는 것이 매우 바람직하다. 표면기복을 최소화하는 한 방법은 이를테면 스핀-온-글래스(SOG) 또는 화학기상증착(CVD) 방법들과 같은 공지의 과정들을 사용하여 하나 이상의 절연층들로 각각의 노출될 표면을 평탄화하는 것이다. 이러한 CVD 공정에서 공통적으로 사용되는 한 물질이 테트라에칠오소실리케이트(TEOS)이다. 이들 방법들 중 어느 하나를, 비-형성 영역의 넓은 지역들 상에 층을 침착하는데 사용할 때, 이들 방법들은, 액체의 표면장력에 기인한 용기 벽 근처에 형성되는 메니스커스와 유사하게, 토포그래피적인 지역들 근처에 테이퍼 된 층에 두께 변화들이 생기게 하는 경향이 있다. 원하는 레벨의 평탄화를 달성하기 위해서, 기판 설계자들이 피하려고 하였던 것이, 넓게 개방된 영역들에서 압도적인 것인, 바로 이러한 정각 거동(conformal behavior)이다. 유사하게, 고형 직립 구조물들 간의 간격 폭들이 다를 때, 간격들의 크기가 서로 달라 이들에 서로 다른 량의 SOG 또는 TEOS가 서로 다른 레이트들로 흐르게 되므로, 전술한 충전 기술들은 원하는 평탄화를 달성하는데 있어 전적으로 덜 효과적이다.
절연층들의 평탄도를 향상시키기 위해 추가의 방법들이 채용되었다. 한 공지의 방법은 절연층 내 정각 침하(conformal dips)의 발생을 감소시키기 위해서 토포그래피적 도전성 요소들 사이에 "더미" 또는 충전 패턴들의 배치를 포함한다. 이들 충전 패턴들이 있음으로 인해서 - 이것이 아니면 지지되지 않은 충전 영역의 넓은 지역들을 가로막아 - SOG 또는 TEOS 층들을 충전할 보다 작은 밸리 또는 격자 형상의 지역들이 세분되어 생성된다. 그러나, 충전 패턴들의 추가는 이들의 기계적 및 전기적 호환성이 확보되게 하기 위해 추가의 단계들이 포함되어야 하기 때문에, 복잡성이 더해진다. 예를 들면, 대다수 충전 패턴들은 금속(통상 도전성 요소 형성단계들과 동시에 침착됨)이기 때문에, 이들은 원하지 않는 도전율 또는 용량의 원인이 될 수 있다. 마찬가지로, 충전 패턴 어레이를 구성하는 패턴들 간 간격의균일성의 부재로 층들의 고른 분포가 방해된다. 인접한 토포그래피 구조물들 사이의 상대적으로 불균일한 간격은 저 가공비용에 악영향을 미치므로, 이들을 고려하면 충전 패턴들 및 이로부터 제조되는 어레이들은 가능한 한 단순할 것이 요구된다. 특정의, 불균일한 충전 패턴들을 침착하는 비용은 제조비용에 현저히 영향을 미칠 수 있고, 또 한편으로, 충전 패턴들 간에 격자 또는 밸리 레이아웃에 적절히 주의하지 않으면, 만약 긴 직선 경로들 및 높은 스루플로(throwflow) 교점들이 포함되어 있을 경우엔, 평탄화층의 불균일한 흐름, 이에 이은 물결형태의 층 침착을 나타내게 될 간격들로 될 수 있다. 따라서, 충전 패턴 크기 및 간격은 회로 레이아웃 담당자에겐 중요 설계 고찰이 된다.
본 발명은 일반적으로 반도체 디바이스들용의 향상된 충전(fill) 패턴들에 관한 것으로, 특히 절연 평탄화층의 형성을 촉진시키기 위해 도전성 요소들 사이에 개재되는 충전 패턴들의 기하학적으로 단순한 어레이들에 관한 것이다.
도 1a는 종래 기술에 따른 충전 패턴들이 없는 반도체 디바이스의 입면도.
도 1b는 종래 기술에 따른 충전 패턴들을 구비한 반도체 디바이스의 입면도.
도 2는 종래 기술에 따른 충전 패턴의 평면도.
도 3은 종래 기술에 따른 또 다른 충전 패턴의 평면도.
도 4는 종래 기술에 따는 또 다른 충전 패턴의 평면도.
도 5a는 본 발명의 일 실시예에 따른 단일 충전 패턴의 평면도.
도 5b는 본 발명의 일 실시예에 따른 한 크기에서 겹치는 한 쌍의 충전 패턴들의 평면도.
도 5c는 본 발명에 따른 충전 패턴들의 단순 반복 어레이의 평면도이다.
도 5d는 도 5c의 실시예의 연장의 평면도.
도 6a는 피치가 패턴의 측방향 간격 미만인 모든 경우에, 수평, 수직 및 수평-수직 면으로 연장하는 충전 패턴의 평면도.
도 6b는 피치가 패턴의 측방향 간격과 동일한 모든 경우에 수평, 수직 및 수평-수직 면으로 연장하는 충전 패턴의 평면도.
도 6c는 피치가 패턴의 측방향 간격보다 큰 모든 경우에 수평, 수직 및 수평-수직 면으로 연장하는 충전 패턴의 평면도.
도 7a는 도 6a에 도시한 실시예를 나타내는 컷아웃들을 구비한 레티클의 평면도.
도 7b는 도 7a에 도시한 컷아웃 패턴의 변형예의 평면도로서, 피치가 패턴의 측방향 간격 미만인 경우의 패턴의 수평, 수직 및 평면연장들만이 아니라, 단일 패턴을 강조한 도면.
도 7c는 피치가 패턴의 측방향 간격 미만인 경우의 패턴의 수평, 수직 및 평면연장들만이 아니라, 서로 상이한 기하학적 형상들을 사용한 컷아웃 패턴의 변형예의 평면도.
도 7d는 서로 상이한 기하학적 형상들을 사용한 도 7c의 패턴의 변형예의 평면도.
도 8은 본 발명에 따른 충전 패턴의 입면도.
도 9는 본 발명의 실시예에 따른 반도체 디바이스들을 포함하는 마더보드의 평면도.
도 10은 본 발명의 실시예에 따른 컴퓨터 시스템의 여러 부분들을 도시한 블록도.
따라서, 저렴하고 콤팩트하며 신뢰성 있는 구조를 제공하기 위해 반도체 디바이스의 상부 표면의 전체 영역에 걸쳐 충전 패턴들이 일관되고 실질적으로 평탄할 수 있는 디바이스들에 대한 필요성이 존재한다.
본 발명은 평탄화된 반도체 디바이스, 및 반도체 디바이스의 표면 상의 평탄화된 지세의 형성을 촉진시키는 레티클 구성을 이용하는 시스템을 제공함으로써 전술한 필요성을 만족시킨다. 본 발명에 따른 디바이스의 실시예들의 각종의 층들, 영역들 및 구조물들은 종래의 반도체 디바이스 제조 기술들을 이용함으로써 형성될 수 있다. 이들 특정의 기술들의 선택은 적용마다 다를 수 있고, 여기 개괄한 제조 단계들을 제외하고는 본 발명의 대상이 아니다.
본 발명의 일면에 따라서, 반도체 디바이스 제조방법이 개시되며, 단계들은실질적으로 직교하는 제1 및 제2 평면 크기들로 구성되는 대체로 평탄한 반도체 웨이퍼 기판을 제공하는 단계; 상기 웨이퍼 기판과 동일 면으로 연장하는 제1 및 제2 면내 측변들을 포함하게 도전성 리드 라인 물질의 토포그래피 층을 규정하는 단계; 상기 기판 상에 하나 이상의 상기 도전성 리드 라인 물질의 토포그래피 층을 침착하는 단계; 복수의 토포그래피 충전 패턴들을, 상기 도전성 리드 라인 물질에 인접하여 또는 또 다른 충전 패턴에 인접하여, 이들 간에 형성되는 간격들이 어떤 다른 간격과 실질적으로 동일한 폭을 갖도록 하여 침착하는 단계; 상기 간격들의 복수의 교차들에 의해 규정되는 격자가 상기 토포그래피 충전 패턴들 중 가장 긴 크기보다 긴 선형의 크기를 갖지 않게 하고 아울러 상기 복수의 교차들 중 어느 하나에 의해 규정되는 어떤 교점도, 연속된 선형 크기들을 포함하지 않도록 상기 토포그래피 충전 패턴들 및 상기 도전성 리드 라인 물질의 토포그래피 층들을 배열하는 단계를 포함한다. 추가의 단계는 상기 기판 상에 평탄화층을, 상기 격자를 채움과 아울러 상기 도전성 리드 라인 물질의 토포그래피 구조물들 및 충전 패턴들을 측방향에서 둘러싸도록 침착하는 단계를 포함한다.
옵션으로, 상기 절연층 침착단계는 스핀-온-글래스 층 또는 TEOS를 침착하는 단계를 포함한다. 또한, 상기 절연층의 침착으로, 이 층의 상부 표면은 상기 도전성 리드 라인 물질 층들 및 상기 충전 패턴들의 상부 표면과 실질적으로 동일 평면이 된다. 추가의 단계는 상기 충전 패턴들 및 도전성 리드 라인 층들 중 적어도 하나를 포함하는 어레이를, 상기 충전 패턴들 중 어느 하나의 어떤 부분도 상기 어레이의 경계를 넘지 않게 규정하는 단계를 포함할 수 있다. 상기 어레이는 비교적균일한 외양을 취하도록 상당히 규칙적인 기하학적 패턴으로 반복되는 수많은 토포그래피 구조물들을 포함하는 것으로 간주될 수 있다. 규칙적인 기하학적 패턴을 달성하는 한 방법은 어레이의 주변을 충전 패턴들의 직선 에지들로 된 측변들로 경계를 이루게 하는 것이다.
본 발명의 또 다른 면에 따라서, 반도체가 개시된다. 반도체는 기판 상에 침착된 각각 활성 리드 라인들 및 더미 충전들(이들 모두를 피크들이라 함)에 의해 규정되는, 제1 및 제2 토포그래피 패턴들, 또는 구조물들을 구비한 실질적으로 평탄한 기판을 포함한다. 반복되는 어레이는, 자체에 상기 제1 및 제2 토포그래피 패턴들 주위를 둘러싸는 복수의 상호 접속된 밸리들을 포함하는 실질적으로 평탄한 격자를 포함하는 것으로, 기판 상에 배치되며, 상기 더미 충전들의 직선의 에지들, 상기 활성 리드 라인들, 또는 이들의 조합에 의해 상기 어레이의 주변이 경계를 이루게 구성된다. 또한, 상기 더미 충전들 중 어느 하나의 어떤 부분도 측방향으로 상기 주변을 넘어 연장하지 않는다. 격자 내에서, 상기 밸리들 각각의 가장 긴 선형의 크기는 상기 더미 충전들 중 어느 하나의 측방향의 가장 긴 크기보다 길지 않고, 어느 두 밸리들간 교차에 의해 규정도는 어떤 교점도 연속하는 선형의 크기들을 포함하지 않는다. 택일적으로, 복수의 제1 및 제2 토포그래피 구조물들은 평탄한 기판 상에 침착되고, 제1 구조물은 도전성 리드 라인들이고, 제2 구조물들은 충전/더미 패턴들이며, 이들 둘 다는 서로 간에 실질적으로 동일 평면의 상부 표면을 포함한다. 또한, 평탄화층은 적어도 격자상 밸리 내에 배치되고 제1 및 제2 토포그래피 구조물들을 측방향에서 둘러싸도록 실질적으로 평탄한 기판 상에 침착된다.
옵션으로, 반도체는 밸리들 상에 침착된 실질적으로 평탄한 절연 물질층을 포함할 수 있고 실질적으로 평탄한 층의 상부 표면을 피크들의 상부 표면과 실질적으로 동일 평면으로 되도록 선택된 두께를 갖는다. 또한, 반도체 디바이스는 피크간 간격들 중 어느 한 간격의 폭을, 이것이 모든 다른 상기 피크간 간격들의 폭과 동일하게 되게 규정하는 측방향 크기를 포함한다. 이에 따라, 피크가 토포그래피 도전성 리드라인들이든 토포그래피 더미 패턴들이든 간에, 인접한 피크들 간에 간격이 비교적 일정하게 된다. 또한, 반도체 상의 절연 물질은 산화물에 기반한 세라믹이다.
본 발명의 또 다른 면에서, 메모리 셀이 개시된다. 디바이스는 앞의 실시예의 반도체 구성에 더하여, 스위칭 디바이스(이를테면 트랜지스터) 및 스위칭 디바이스와 전기적으로 연락하는 전하 저장 디바이스(이를테면 캐패시터)를 포함한다. 기판은 제1 및 제2 직교하는 평면 크기들을 규정한다. 제1 토포그래피 구조물들은 스위칭 디바이스와 전기적으로 통하는 도전성 리드 라인들로 구성된다. 제2 토포그래피 구조물들은 제1 토포그래피 구조물의 상부 표면들과 대체로 동일 평면인 상부 표면들을 포함한다. 격자상 밸리는 제1 직교하는 평면 크기로 연장하는 제1 세트의 상호 접속된 일련의 간격들, 및 제2 직교하는 평면 크기로 연장하는 제2 세트의 상호 접속된 일련의 간격들로 구성된다.
옵션으로, 메모리 셀은 0.25 내지 0.5 마이크론인 상호 접속된 일련의 간격들 각각의 폭을 포함하고, 제2 토포그래피 구조물들은 제1 직교하는 평면 크기과 제2 직교하는 평면 크기로 연장하는 제1 및 제2 평면 크기들을 규정한다. 상기 충전 패턴들 중 적어도 하나는 상기 제1 및 제2 평면 크기들 중 적어도 하나를 따라 적어도 한 인접한 토포그래피 구조물들과 겹칠 수 있다. 또한, 제2 토포그래피 구조물들은 다양한 기하학적 형상들 중 어느 하나일 수 있다. 또한, 제2 및 제2 토포그래피 구조물들은 동일한 물질로 만들어질 수도 있다.
본 발명의 또 다른 면에서, 메모리 셀들을 제작하는데 사용되는 레티클이 개시된다. 레티클은 복수의 리드 라인 컷아웃들 및 복수의 충전 패턴 컷아웃들이 형성되는 표면을 포함한다. 컷아웃들은 반도체의 표면 상에 토포그래피적인 피크들을 규정하도록 하는 것으로, 리드 라인 컷아웃들은 적어도 한 리드라인을 규정하는 형상이고, 충전 패턴 컷아웃들은 서로 간에 이격된 복수의 더미 패턴들을 규정한다. 충전 패턴 컷아웃들은 리드 라인 컷아웃들 간에 개재되어 있고, 레티클에 의해 메모리 셀 상에 형성되는 금속 리드 라인과 금속 충전 패턴 간 용량성 교통을 피하기에 충분한 량만큼 상기 복수의 리드 라인 컷아웃들 각각에서 이격되어 있다. 리드 라인 및 충전 패턴 컷아웃들은 어레이의 주변이 직선의 에지들로 경계를 이루고, 상기 어레이내 상기 복수의 충전 패턴 컷아웃들 중 하나의 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게 상기 레티클의 표면 내에 어레이에 배치된다. 충전 패턴 및 리드 라인 컷아웃들이 생성된 후에 남은 레티클 표면의 부분인 격자는 인접한 컷아웃들 간 상호 접속된 일련의 간격들을 포함한다. 상기 일련의 간격들 중 어느 하나의 폭을 정하는 측방향 거리는 상기 격자 내 일련의 간격들 중 다른 간격의 거리와 동일하며, 상기 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 충전 패턴 컷아웃들 중 어느 하나의 가장 긴 크기보다 길지 않다. 또한, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속하는 선형의 크기들을 포함하지 않는다.
옵션으로, 충전 패턴 컷아웃들은 다양한 기하학적 형상들 중 어느 하나이다. 또한, 충전 패턴 컷아웃들 중 적어도 하나는, 상기 복수의 충전 패턴 컷아웃들 중 적어도 하나가 제1 또는 제2 평면 크기들 중 적어도 하나를 따라 적어도 한 인접한 충전 패턴 컷아웃과 중첩하도록, 상기 제1 평면 크기 및 이와 직교하는 상기 제2 평면 크기를 또한 규정한다. 또한, 상기 상호 접속된 일련의 간격들 중 어느 하나의 폭을 규정하는 측방향 크기는 모든 다른 상기 일련의 간격들 간에 동일하다.
본 발명의 또 다른 면에서, 반도체 제조 시스템이 개시된다. 반도체 제조 시스템은 반도체 기판에 포토레지스트를 침착하기 위한 포토레지스트 적용 기구; 상기 포토레지스트의 적어도 입부를 조사하는 전자기 방사원; 노광되지 않은 포토레지스트를 세척해 내기 위한 솔벤트 디스펜싱 기구; 적어도 하나의 절연 코팅층을 선택적으로 제거하기 위한 에칭 기구; 및 앞의 실시예와 유사한 대체로 평탄한 본체를 구비한 레티클을 포함한다.
본 발명의 또 다른 면에서, 메모리 셀들을 채용한 마더보드 어셈블리가 개시된다. 마더보드는 대체로 평탄한 보드; 상기 마더보드와 각종의 입력, 출력 및 메모리 디바이스들 간에 전기적 통신을 제공하는 복수의 상호접속 디바이스들; 및 마이크로프로세서들, 복수의 메모리 디바이스들 및 제어기 세트들용의 마운트들을 포함하고 이들 모두는 대체로 평탄한 보드에 실장된다. 마더보드는 대체로 평탄한 보드에 실장되는 적어도 하나의 반도체를 포함한다. 반도체는 앞에 논한 실시예들과 유사하다.
본 발명의 또 다른 면에서, 메모리 셀을 내장한 컴퓨터 시스템이 개시된다. 컴퓨터 시스템은 마이크로프로세서; 상기 마이크로프로세서에 전기적으로 결합한 적어도 한 입력; 상기 마이크로프로세서에 전기적으로 결합된 대량 저장 유닛; 상기 마이크로프로세서에 전기적으로 결합된 출력; 상기 마이크로프로세서에 전기적으로 결합되어, 상기 마이크로프로세서가 사용하기 위한 컴퓨터 프로그램들을 저장하도록 된 적어도 한 메모리 디바이스를 포함한다. 메모리 디바이스는 앞에 논한 실시예들과 유사하다.
본 발명의 또 다른 면에서, 레티클 제조방법이 개시되며, 이 방법은 레티클 본체에 복수의 리드 라인 컷아웃들을 생성하는 단계; 상기 복수의 리드 라인 컷아웃들 간에 개재된 복수의 충전 패턴 컷아웃들을 생성하는 단계; 및 상호 접속된 일련의 간격들을 포함하는 격자를 형성하는 단계를 포함한다. 레티클의 구조는 앞에 논한 실시예들과 유사하다.
본 발명의 이들 및 다른 목적들 및 잇점들은 다음의 설명, 첨부한 도면 및 청구항들로부터 명백할 것이다.
도 1a 및 도 1b에서, 종래 기술의 반도체 디바이스들은 전기적 도전성 리드들(5, 6, 7)이 침착되는 상부 표면(2)을 구비한 기판(1)을 포함한다. 통상, 저 유전률 절연층(10)이 리드들 및 나머지 노출된 기판의 상측면(2)에 걸쳐 놓여진다. 이어서, 도전성 리드 라인들(5, 6, 7)에 의해 야기된 표면 기복을 평평하게 하기 위해서 유전층(10) 상에 평탄화층(20)이 침착된다. 평탄화층(20)이 액상상태(점성이 있더라도)에 있을 때 이를 침착하여 퍼지게 하기 위해 공지의 방법들로서 이를테면 TEOS의 SOG 및 CVD가 사용된다. 일반적으로 평탄화층(20)이 리드 라인들 간 비교적 협소한 간격들(30)을 채우는데 있어서는 효과적이지만, 간격(40)과 같은 큰 간격들에선 SOG 공정의 스피닝 운동에 의해 야기되는 밖으로 미는 힘에 의해 반-정각 홈들(semi-conformal troughs)(35)이 남게 된다. 도 1b에 구체적으로 도시된 바와 같이, 더미 패턴들(50)(다르게는 충전 패턴들이라고도 함)의 추가로, 비록 고르지 않은 충전 패턴 간격으로 인해 넓은 간격(60)이 남게 될 수는 있어도, 대부분의 홈 문제는 개선이 되나, 여전히 평탄화층(65) 분포는 고르지 못한 상태가 된다. 상황에 따라서는, 더미 패턴들(50)의 배치에 따라, 이들이 도전성 리드 라인들(5, 6, 7)에 너무 가까이 배치된 경우 이들과 용량적으로 반응할 수 있게 된다. 이것은 리드를 지나는 전기신호들을 변질시킬 수 있다.
도 2 내지 도 4는 종래 기술의 충전 패턴의 예들을 도시한 것이다. 도 2에서 더미 패턴들(50)은 반복되는 어레이(70)로 배열되어 있다. 어레이(70) 내 배치된 반복된 2크기 격자 패턴(80)은 수평 간격들(또는, 갭들이라고도 함)(82), 수직 간격들(84) 및 수직간격과 수평간격의 교차를 포함하는 교점들(86)로 구성된다. 교점은 두 개의 서로 다른 크기들의 간격들의 단순한 교차 이상을 요하나 간격들 모두가 교점을 넘어 양 측으로 연장하게 각각의 간격이 실제로 교차하여야 하는 것에 유의한다. 따라서, 모서리나 T 형태의 교차는 본 맥락에선 교점으로 간주되지 않는다. 이들 간격들 및 간격들의 교점들은 절연 물질이 SOG이건, TEOS이건, 또는 관계된 화합물이건 간에 이 절연 물질이 흘러 평탄화층을 형성하는 통로들을 제공한다. 도 2에 도시한 디바이스의 교점들(86)은 연속한 선형의 크기(86A, 86B)를 포함하는 것에 유의한다. 본 맥락에서, "연속된 선형의 크기"이라는 용어는 인접한 교점들 사이에서 단절들이나, 불연속들이나 방향 변경들이 없는 간격 또는 갭 크기들 중 하나를 말한다. 달리 말하여, 연속된 선형 크기는 방향변화없이 통상의 직교좌표 레이아웃(90) 내 하나의 좌표와 일치할 수 있게 대체로 직선 형태로 연장하는 구조를 말한다. 도 2에 도시된 디바이스와는 반대로, 도 3 및 도 4의 교점들 중 어느 것도 도 3의 수직 크기(186B)처럼 연속된 선형의 크기들을 명시하지 않으며, 도 4의 수평 및 수직 크기(286A, 286B) 모두는 인접한 교점들 간에 요구되는 선형성에서 벗어난다. 도 2의 수평 및 수직 간격들(82, 84)은 모두가 더미 패턴(50)의 가장 긴 크기(50A)보다 긴 선형 크기를 갖는 반면, 도 3에서는 최대 수직간격(184)은 그렇진 않지만 수평간격(182)이 더 길고 더미 패턴(150A)의 길이와 동일한 높이인 것에 유의한다. 본 발명자들은 이들 충전 패턴 특징들, 긴 선형 간격들 및 간격들의 연속 선형 교점들 모두가, 침착된 평탄화층의 "정각의 홈 형성(conformal troughing)"에 기여하므로 이들은 제거되거나 최소화될 필요가 있음을 알았다. 따라서, 도 2 내지 도 4에 도시한 충전 패턴들 각각은 개별적으로는 바람직한 충전 특징들, 이를테면 더미 패턴들(50)의 어떤 부분들도 어레이 주변(도 2)보다 돌출하지 않게 더미 패턴들의 직선의 에지들의 정렬(51-54)에 의해 주로 규정되는 주변 주위의 직선의 에지들을 포함하지만, 단순 어레이들(도 2 및 도 3)은, 평탄한 절연층들이 되게 하는데 필요한 모든 특징들로서, 긴 선형 간격 크기들(도 4), 교차들에서의 연속 선형 간격 교차점들(도 3 및 도 4), 어느 것도 제공하지 못한다.
도 5a 내지 도 5d를 참조하면, 한 쌍의 충전 패턴들(350, 351)을 조합하여 복합 충전 패턴(355)을 형성하고 있다. 도전성 리드 라인들(도시생략)뿐만 아니라, 충전(또는 더미) 패턴들은 구조물들의 풋프린트가 기판에 2크기 이미지를 투영하게, 대체로 평탄한 표면부터 3크기 토포그래피 구조물로 형성된다. 통상, 충전 패턴들은 기하학적으로 단순한 설계, 이를테면 사각형들, 또는 십자형이나 "T"자 또는 "L"자를 닮은 여러 가지 모양들이다. 이것은 반도체 기판 상에 침착된 도전성 리드 라인들(도시생략) 사이의 틈 영역들에 쉽게 융합되게 할뿐만 아니라, 마스크나 레티클에 컷아웃(cutout)을 간단하게 하므로 제조비용을 낮추게 한다. 또한, 충전 패턴들은 전기적 도전성 물질, 이를테면 금속으로 제조되는다. 또한, 통상적으로 이들은 도전성 리드 라인들과 동일 공정의 일부로서, 반도체 기판(도시생략) 상에 동시에 침착된다. 도 5b는 충전 패턴의 반복된 어레이(370)의 일 부분을 도시한 것이다. 어레이(370)의 반복특징은 충전 패턴들 사이에 간격을 비교적 균일하게 하여 가능한 한 극히 간단하게 되게 규칙적인 기하구조로 하나 이상의 충전 패턴 형상들이 배치되게 하는 것이다. 또한, 어레이(370)는 충전 패턴들(350, 351)의 어느 돌출부도 주변(375)에 의해 셋업된 어레이(370)의 경계를 넘어 연장하지 않게 이 주변(365)을 정한다. 이 또한, 반복 어레이 프로파일들은 셋업하여 제작하기가 용이하기 때문에, 저비용의 제조를 조장한다. 바람직하게, 충전 패턴들(350)의 외측의 에지들의 정렬은 각각의 어레이(370)에 의해 정해진 직선의 고른 경계를 만들어낸다.
어레이(370) 내에는 격자상 밸리(gridded valley)라고도 알려진 격자(380)가 배치되고, 구체적으로 도 5d에 도시하였다. 어레이(370)와는 달리, 격자(380)는 직선의 주변(375)을 갖출 필요는 없다. 그 대신, 격자(380)는 충전 패턴들(350, 351)과 도전성 리드라인들(도시생략) 상에 개재된 간격들의 톱니형상의, 비틀린 경로들을 포함할 수 있고, 바람직하게는 이들을 포함한다. 간격들(385)은 충전 패턴들(350, 351)과 같은 이들 직립 토포그래피 구조물들 및 도전성 리드 라인들(도시생략)에 의해 양 변들에, 그리고 반도체 기판(388)과 같은 층 밑의 평탄한 표면에의해 바닥에 접경하여 있다. 토포그래피 구조물들의 간격은 간격들(385)의 폭이 어레이(370) 전체를 통해 균일하게 하여 평탄화층(도 1a 및 도 1b에 30으로 표시한 이를테면 SOG 또는 TEOS, 또는 어떤 관계된 세라믹 또는 유사한 절연체)을 용이하게 침착되게 하고 질이 일관되게 하도록 하는 간격이 바람직하다. 충전 패턴들 및 도전성 리드 라인들의 측벽들과 관련한 간격들(385)은 평탄화층이 침착될 수 있는 격자 부분으로서의 3크기 밸리들을 형성한다. 이들 밸리들은 충전 패턴들(350, 351) 및 도전성 리드 라인들의 토포그래피적인 "피크들" 주위를 둘러싼다. 평탄화층은 평탄화층의 상부 표면이 충전 패턴들(350, 351) 및 도전성 리드라인들의 상부 표면들과 대체로 동일 평면을 이루게 하는 두께로 침착되는 것이 바람직하다. 토포그래피 충전 패턴들과, 토포그래피 및 도전성 리드라인들과, 피크들과, 밸리들과, 간격들과, 갭들과, 격자들과 어레이들 간의 상호관계를 시각화하는 유사한 방법으로서, 어레이를 대도시 지역의 도심지의 몇 개의 블록을 위에서 본 것으로 생각하는 것이 도움이 되는데, 이 경우 토포그래피 구조물들(충전 패턴들 및 도전성 리드라인들)은 3크기 빌딩들 및 마천루들이고, 간격들(또는 밸리들)은 빌딩들과 마천루들을 분리하는 2크기 교차로들이다. 격자(또는 격자상 밸리)는 오버헤드 윤곽을 여러 도로들과 이들의 교차로들로 작성한 어레이의 부분들로서 간주될 수 있다.
격자(380) 내의, 간격들(385) 및 밸리들(395)(이하 도 8과 함께 상세히 기술함)은 평탄화층의 침착이 기판의 면내 방향들로 너무 급속하게 가속화됨에 따른 상부 표면의 전술한 홈 형성이 야기되지 않게 배열된다. 이를 달성하기 위해서, 간격들 및 밸리들의 선형 크기들이 취할 수 있게 되는 가장 긴 크기는 가장 긴 충전패턴의 가장 긴 크기가다. 즉, x 또는 y방향의 간격 또는 밸리의 가장 긴 연속한 선형 연장은 충전 패턴들(350, 351) 중 더 긴 충전 패턴의 가장 긴 x 또는 y 방향 돌출부로 제한된다. 평탄화층에 의해 취해진 비틀린 경로들은 SOG 기술들에 있어 특히 압도적인 현상인 침착시 평탄화층의 급속한 가속화를 완화시킨다. 유사하게(아울러 유사한 목적으로), 수많은 간격들(또는 밸리들) 간에 교점들을 형성하는 부위들에 특징물들은 빗겨 형성되어 있다. 이에 따라, 교차하는 간격들 중 하나가 교점을 지날 때 곧장 연장되는 것이 아니라, 산재되어 있는 충전 패턴들(350, 351)은 엇갈려 있어, 이렇지 않다면 간격들이 선형이었을 연장들이 중단, 차단 및 불연속해 질 수밖에 없다. 기판 자체는 직교 좌표계(390)와 일치하는 일반적으로 두 개의 직교하는 평면 크기(x, y)을 규정한다. 따라서, 면내 방향으로의 어떠한 돌출부이든 그 평면 내에서만 연장하는 돌출부이다.
충전 패턴들 간 간격 관계를 규정하는 한 방법은 충전 패턴의 피치 P에 의한 것이다. 피치 P(도 5d에 도시한 바와 같은)는 통상 충전 패턴 어레이 내 유사 충전 패턴 점들간 거리이다. 도 5a 및 도 5d와 함께 도 6a-6c를 참조하면, 피치 P와 충전 패턴의 대응하여 정렬된 선형 크기 L과의 비가 1 미만일 때는, 개개의 충전 패턴들이 L과 P 간 길이 차만큼 겹치게 하는(도 6a에 도시한 바와 같이) 마이너스 간격이 존재하고, 비가 1일 때는, 도 6b에 도시한 바와 같이, 개개의 충전 패턴들은 인접한 충전 패턴들 간에 겹치거나 갭이 없게 정렬되고, 비가 1보다 클 때는 도 6c에 도시한 바와 같이, 인접한 충전 패턴들(350, 351) 간에 형성되는 갭(G)이 존재한다. 도 5b에서, 각각의 복합 충전 패턴(355)의 일 부분이 좌표계(390)로 본수평(x) 방향을 따라 서로 겹쳐있는 것으로 도시되었고, 도 5c는 수평 및 수직 크기 둘 다에서 중첩된 것을 도시하고 있다. 이러한 중첩(P가 L 미만인 경우)으로, 복합 충전 패턴들(355)의 측방향 간격이 균일해진다. "측방향"이라는 용어는 좌표계(390)에서 두 주 좌표축(x, y) 중 하나에 정렬되는 크기들을 나타낸다. 따라서, 대각 크기가나, 불연속, 또는 차단된 경로 어느 것도 측방향 크기를 구성하지 않을 것이다. 유사하게, "대체로", "실질적으로" 등의 용어는 이론적으로는 정확한 대응 또는 거동을 나타낼 것으로 예상될 것이나 실제로는 정확에 약간 미달되는 어떤 것을 구현하는 요소들 또는 특징들의 구성을 말한다. 따라서, 예를 들면, 본 맥락에서 어떤 것이 "실질적으로 정렬되어 있다"거나 "대체로 평탄하다"라고 할 때, 이의 질들은, 정확한 또는 완전무결로 가겠지만, 그럴 필요가 없다. 충전 패턴의 측방향 크기들 및 이들간 간격의 적합한 고찰에 의해서, 어레이(370)(도 5d에 도시한) 전체를 통해 평탄화층(도시생략)의 고른 분포가 달성된다. 이것은 교점 크기들뿐만 아니라, 중요한 선형 및 측방향 크기들에 대한 영향도 고찰할 필요가 있는 점에서 격자 구성을 달성할 수 있다.
도 2-4에 도시한 디바이스들 각각과는 달리, 도 5a-5d의 토포그래피 충전 패턴들(350, 351)의 배열은, 이를테면, 제조하기가 간단한 규칙적인 어레이들로 반복하는 기하학적으로 단순한 특징들, 어레이 주변(375)보다 충전 패턴이 돌출한 부분이 없는 것, 밸리들 또는 간격들 중 가장 긴 선형 크기가 보다 큰 충전 패턴들(350) 중 어느 하나의 가장 긴 측방향 크기보다 더 이상 길지 않은 것, 어떤 간격들 간 어떤 교점도 연속하는 선형 크기를 포함하지 않는 것 등, 평탄화층들을평탄하게 하는데 필요한 전술한 특징들 전부를 포함하고 있다.
도 7a에 도시된 바와 같이, 본체(51)를 구비한 레티클(500)이 도시되었다. 본체(510)는 컷아웃들(550, 551, 552) 어레이(570)가 배치된 표면(520)을 포함한다. 이들 컷아웃들은 그 피치가 측방향 간격 미만이 되게 구성된다. 이러한 구성을 가진 레티클은 도 6a와 유사한 충전 패턴 간격으로 되게 할 것이다. 통상, 레티클(500)또는 마스크)은 반도체 기판(도시생략)과 전자기 방사원, 이를테면 라이트(도시생략) 사이에 놓여진다. 컷아웃들(550, 551, 552)은 광이 레티클(500) 상의 이산된 위치들을 통과하게 하여, 포토레지스트가 코팅된 기판 상에 대응하는 스폿들에 광을 조사함으로써, 포토레지스트를 경화시켜 그 자리에 남게 하고 노광되지 않은 포토레지스트는 통상 솔벤트를 사용해서 제거된다. 레티클(500), 또는 다른 컷아웃 구성의 또 다른 레티클은 토포그래피 구조물들의 형성에서 추후의 단계에서 다시 사용할 수 있다. 대표적인 격자(580)는 컷아웃들(550, 551, 552)을 형성한 후에 남은 레티클 본체(510)의 부분이고, 표면(520)의 x-y 크기으로 연장하는 제1 및 제2 세트의 일련의 상호 접속된 간격들(585)로 형성된다. 간격들(585)은 측방향 폭으로 0.25 내지 0.5마이크론인 것이 바람직하다. 전술한 바와 같이, 상호 접속된 일련의 간격들(585)의 가장 긴 선형 크기는 충전 패턴 컷아웃들(550, 551, 552) 중 어느 하나의 가장 긴 크기보다 더 길지 않다. 도 7b는 복합 컷아웃(555)을 구성하는 개개의 컷아웃들(560, 561, 562), 및 이들의 수평, 수직 및 평면 상의 연장들(565, 566, 567) 각각과, 도 7a의 컷아웃 패턴의 변형예를 도시한 것이다.
도 7c 및 도 7d은, 레티클 컷아웃 구성에 추가의 변형예로서, 수정된 사각형들 및 관계된 형상들을 포함하여, 복합 컷아웃 패턴(570)(도 7c)을 구성하는 기하학적 형상의 컷아웃 패턴들(571, 572, 573, 574), 및 복합 컷아웃 패턴(588)(도 7d)을 구성하는 컷아웃 패턴들(581, 582, 583, 584, 586, 587)을 도시한 것이다. 유사하게, 도 7c의 수평, 수직 및 평면상의 연장들(576, 577, 578) 및 도 7d의 596, 597, 598이 구성될 수도 있다.
도 8은 충전 패턴들(350)의 고른 간격을 보인 것으로 이것이 어떻게 하여 고른 평탄화층(320)으로 되게 하는가를 도시한 것이다. 인접한 충전 패턴들(350)과 도전성 리드라인들(305, 306, 307) 또는 이들의 어떤 조합간의 거리가 간격(385)을 형성한다. 또한, 직립한 측벽들(350W, 305W, 306W and 307W)과 함께 이들과 기판(392)의 상부 표면 간 간격(385)은 밸리들(395)을 형성한다. 충전 패턴들(350) 및 도전성 리드 라인들(305, 306, 307)의 실질적으로 균일한 간격에 의해, 간격(385)의 측방향 크기는 전체 어레이에 걸쳐 실질적으로 동일할 것이다.
도 9 및 도 10은 컴퓨터 마더보드(600)(도 9) 및 전형적인 컴퓨터 시스템(700)의 레이아웃의 블록도를 도시한 것이다. 도 9에서, 마더보드(600)는 이를테면 대체로 평탄한 보드(610), 마이크로프로세서용 마운트(620), 연장슬롯들용의 마운트(630), 메모리용 마운트(640), 및 다른 구성성분들에 신호 연결을 위한 콘넥터들 등, 중앙 프로세서, 콘트롤들, 입력, 출력 및 메모리의 여러 기능들을 연결하기 위한 각종의 성분들을 포함한다. 도 10은 컴퓨터 시스템의 주요 요소들의 기본적인 상호접속들을 도시한 것이다. 통상적으로, 여기서 논한 구조물들은 마이크로프로세서(710), 메모리(75), 및 어느 정도까지는, 특히 칩셋들(도시생략)을 포함할 수 있는 제어기들과 연관된다.
여기 논한 실시예들 및 시스템은 특정의 충전 패턴에 관한 것이었으나, 동일 목적을 달성하기 위한 유사한 극히 단순화한, 반복되는 배열들을 포함하는 것은 본 발명의 범위 내에 있다. 따라서, 본 발명을 상세히 그리고 이의 실시예들을 참조하여 기술하였는데, 다음 청구항들의 본 발명의 범위 내에서 수정들 및 변경들이 가능하다는 것은 명백할 것이다.

Claims (42)

  1. 반도체 웨이퍼 제조방법에 있어서,
    기판이 실질적으로 직교하는 제1 및 제2 크기들에 의해 규정되도록 대체로 평탄한 반도체 웨이퍼 기판을 제공하는 단계;
    상기 실질적으로 직교하는 제1 및 제2 평면 크기들의 적어도 일부를 점유하게 상기 기판에 투영되도록 도전성 리드 라인 물질의 토포그래피 층을 규정하는 단계;
    상기 기판 상에 적어도 하나의 상기 도전성 리드 라인 물질의 토포그래피 층을 상기 기판 상에 침착하는 단계;
    복수의 토포그래피 충전 패턴들을, 상기 도전성 리드 라인 물질의 토포그래피 층에 인접하여 또는 상기 복수의 토포그래피 충전 패턴에 인접하여, 이들 간에 형성되는 간격들이 어떤 다른 간격과 실질적으로 동일한 폭을 갖도록 하여 침착하는 단계;
    상기 간격들의 복수의 교차들에 의해 규정되는 격자가 상기 복수의 토포그래피 충전 패턴들 중 어느 하나의 가장 긴 크기보다 긴 선형의 크기를 갖지 않게 하고 아울러 상기 복수의 교차들 중 어느 하나에 의해 규정되는 어떤 교점도, 연속된 선형의 크기들을 포함하지 않도록 상기 복수의 토포그래피 충전 패턴들 및 상기 적어도 하나의 도전성 리드 라인 물질의 토포그래피 층을 배열하는 단계; 및
    상기 기판 상에 평탄화층을, 적어도 상기 격자 내에 배치됨과 아울러 상기적어도 하나의 도전성 리드 라인 물질의 토포그래피 층 및 상기 복수의 토포그래피 충전 패턴들을 측방향에서 둘러싸도록 침착하는 단계를 포함하는 반도체 웨이퍼 제조방법.
  2. 제1항에 있어서, 상기 평탄화층을 침착하는 단계는 스핀-온-글래스 층을 침착하는 단계를 포함하는, 반도체 웨이퍼 제조방법.
  3. 제1항에 있어서, 상기 평탄화층을 침착하는 단계는 화학 기상 증착에 의해 TEOS를 직접 적용하는 단계를 포함하는, 반도체 웨이퍼 제조방법.
  4. 제1항에 있어서, 상기 평탄화층을 침착하는 단계는 상기 도전성 리드 라인 물질의 토포그래피 층 및 상기 복수의 토포그래피 충전 패턴들의 상부 표면과 실질적으로 동일 평면인 상기 층의 상부 표면을 생성하는, 반도체 웨이퍼 제조방법.
  5. 제1항에 있어서, 상기 복수의 토포그래피 충전 패턴들 및 토포그래피 층들 중 적어도 하나를 포함하는 어레이를, 상기 복수의 토포그래피 층들 중 어느 하나의 어떤 부분도 상기 어레이의 경계를 넘지 않게 규정하는 단계를 더 포함하는 반도체 웨이퍼 제조방법.
  6. 제5항에 있어서, 상기 어레이를 규정하는 단계는 상기 복수의 토포그래피 충전 패턴들의 대체로 직선의 에지들을 가진 어레이 경계를 규정하는 단계를 더 포함하는 반도체 웨이퍼 제조방법.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 침착된 제1 토포그래피 패턴들;
    상기 기판 상에 침착된 제2 토포그래피 패턴들, 상기 제1 및 제2 토포그래피 패턴들은 각각 활성 리드 라인들 및 더미 충전들을 규정하며;
    상기 기판상의 어레이로서, 상기 제1 및 제2 토포그래피 패턴들 주위를 둘러싸는 복수의 밸리들을 포함하고, 상기 복수의 더미 충전들의 직선의 에지들, 상기 활성 리드 라인들, 또는 이들의 조합에 의해 상기 어레이의 주변이 경계를 이루게 하고, 또한 상기 복수의 더미 충전들 중 어느 하나의 어떤 부분도 측방향으로 상기 주변을 넘어 연장하지 않게 구성되는, 상기 어레이;
    격자를 구성하는 상기 복수의 밸리들 각각의 가장 긴 선형의 크기가 상기 더미 충전들 중 어느 하나의 측방향의 가장 긴 크기보다 길지 않게 함과 아울러, 상기 복수의 밸리들 중 어느 두 밸리들 간 교차에 의해 규정되는 어떤 교점도, 연속하는 선형의 크기들을 포함하지 않게 하여, 상기 어레이 내에 배치되는 상기 격자; 및
    상기 복수의 밸리들 상에 침착되는 것으로, 이의 상부 표면이 상기 제1 및 제2 토포그래피 패턴들의 상부 표면과 실질적으로 동일 평면이 되게 하기에 충분한두께를 가진 절연 물질의 실질적으로 평탄한 층을 포함하는 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    복수의 토포그래피 더미 패턴들과 이격된 적어도 하나의 토포그래피 도전성 라인에 의해 규정되는 복수의 피크들과 피크간 간격들에 의해 규정되는 복수의 밸리들을 구비한 기판;
    상기 복수의 피크들 및 밸리들의 적어도 일부에 의해 규정되는 반복되는 어레이로서, 상기 어레이의 주변은 상기 복수의 토포그래피 더미 패턴들의 직선의 에지들에 의해 경계를 이루고, 상기 어레이 내 상기 복수의 토포그래피 더미 패턴들 중 어느 하나의 어떤 부분도 상기 어레이의 상기 주변을 측방향으로 넘어 연장하지 않는 것인, 상기 어레이;
    상기 어레이 내 배치된 실질적으로 평탄한 격자로서, 상기 격자를 구성하는 상기 피크간 간격들 각각의 가장 긴 선형의 크기가 상기 더미 패턴들 중 어느 하나의 가장 긴 측방향의 크기보다 길지 않게 하고 아울러, 상기 피크간 간격들 중 어느 두 피크들간 교차에 의해 규정되는 어떤 교점도, 연속된 선형의 크기들을 포함하지 않도록, 상기 격자 내에서 서로 직교하는 방향들로 연장하는 상기 피크간 간격들로 구성되는 것인 격자; 및
    상기 밸리들 상에 침착되는 것으로, 상부 표면이 상기 피크들의 상부 표면과 실질적으로 동일 평면이 되게 하기에 충분한 두께를 가진 절연 물질의 실질적으로 평탄한 층을 포함하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 피크간 간격들 중 어느 한 간격의 폭을 규정하는 측방향 크기는 모든 다른 상기 피크간 간격들의 폭과 동일한, 반도체 디바이스.
  10. 제9항에 있어서, 상기 절연 물질은 산화물 기반의 세라믹인, 반도체 디바이스.
  11. 반도체 디바이스에 있어서,
    실질적으로 평탄한 기판;
    상기 실질적으로 평탄한 기판 상에 침착된 도전성 리드 라인들을 포함하고 상부 표면을 포함하는 복수의 제1 토포그래피 구조물들;
    상부 표면들을 가진 충전 패턴들을 포함하는 복수의 제2 토포그래피 구조물들로서, 이 복수의 제2 토포그래피 구조물의 상기 상부 표면들은 상기 제1 토포그래피 구조물들의 상기 상부 표면들과 대체로 동일한 평면인 것인 상기 복수의 제2 토포그래피 구조물들;
    적어도 하나의 기하학적으로 단순한 어레이로서, 이 어레이의 주변이 상기 복수의 제2 토포그래피 구조물들의 직선의 에지들로 경계를 이루고, 상기 어레이 내 상기 복수의 토포그래피 구조물들 중 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게, 상기 복수의 제1 및 제2 토포그래피 구조물들의 적어도 일부를 포함하는 적어도 하나의 기하학적으로 단순한 어레이;
    상기 제1 및 제2 토포그래피 구조물들에서 서로 인접한 구조물들간에 상호 접속된 일련의 간격들을 포함하는 격자상 밸리로서, 상기 상호 접속된 일련의 간격들 각각의 폭은 실질적으로 동일하고, 상기 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 제2 토포그래피 구조물들 중 어느 구조물의 가장 긴 크기보다 길지 않고, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 어레이 내 배치된 상기 밸리; 및
    적어도 상기 격자상 밸리 내에 배치되고 상기 복수의 제1 및 제2 토포그래피 구조물들을 측방향에서 둘러싸도록 상기 실질적으로 평탄한 기판 상에 침착되는 평탄화층을 포함하는 반도체 디바이스.
  12. 메모리 셀에 있어서,
    실질적으로 평탄한 반도체 기판;
    상기 반도체 기판 상에 배치된 스위칭 디바이스;
    상기 스위칭 디바이스와 전기적으로 통하는 전하 저장 디바이스;
    복수의 토포그래피 구조물들로서, 상기 반도체 기판 상에 침착되어 상기 스위칭 디바이스와 전기적으로 통하는 도전성 리드 라인들을 포함하고 상부 표면을 포함하는 적어도 한 제1 토포그래피 구조물과, 상기 적어도 한 제1 토포그래피 구조물의 상기 상부 표면들과 대체로 동일 평면인 상부 표면들을 갖는 복수의 제2 토포그래피 구조물들을 포함하는 상기 복수의 토포그래피 구조물들;
    적어도 하나의 기하학적으로 단순한 어레이로서, 이 어레이의 주변이 상기 복수의 제2 토포그래피 구조물들의 직선의 에지들로 경계를 이루고, 상기 어레이 내 상기 복수의 토포그래피 구조물들 중 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게, 상기 복수의 제1 및 제2 토포그래피 구조물들의 적어도 일부를 포함하는 상기 적어도 하나의 기하학적으로 단순한 어레이;
    인접한 토포그래피 구조물들간에 상호 접속된 일련의 간격들을 포함하는 격자상 밸리로서, 상기 상호 접속된 일련의 간격들 각각의 폭은 실질적으로 동일하고, 상기 일련의 간격들 중 어느 하나의 폭을 정하는 측방향 거리는 상기 격자상 밸리 내 상기 일련의 간격들 중 다른 거리와 실질적으로 동일하며, 상기 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 제2 토포그래피 구조물들 중 어느 구조물의 가장 긴 크기보다 길지 않고, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 어레이 내 배치된 상기 밸리; 및
    적어도 상기 격자상 밸리 내에 배치되고 상기 복수의 제1 및 제2 토포그래피 구조물들을 측방향에서 둘러싸도록 상기 실질적으로 평탄한 기판 상에 침착되는 평탄화층을 포함하는 메모리 셀.
  13. 제12항에 있어서, 상기 상호 접속된 일련의 간격들 각각의 상기 폭은 0.25 내지 0.5 마이크론인, 메모리 셀.
  14. 제12항에 있어서, 상기 복수의 제2 토포그래피 구조물들의 배열은 제1 직교하는 평면 크기과 제2 직교하는 평면 크기를 규정하는, 메모리 셀.
  15. 제14항에 있어서, 상기 충전 패턴들 중 적어도 하나는 상기 제1 및 제2 평면 크기들 중 적어도 하나를 따라 적어도 한 인접한 충전 패턴과 겹치는 메모리 셀.
  16. 제12항에 있어서, 상기 평탄화층은 TEOS를 포함하는 메모리 셀.
  17. 제12항에 있어서, 상기 평탄화층은 스핀-온-글래스를 포함하는 메모리 셀.
  18. 제12항에 있어서, 상기 충전 패턴은 T-형상인 메모리 셀.
  19. 제18항에 있어서, 상기 T-형상 충전 패턴들 사이에 배치된 제2 세트의 상기 충전 패턴들 더 포함하는 메모리 셀.
  20. 제19항에 있어서, 상기 제2 세트의 상기 충전 패턴들은 정사각형인 메모리 셀.
  21. 제12항에 있어서, 상기 충전 패턴들은 상기 도전성 리드 라인들과 동일한 물질로 제조되는 메모리 셀.
  22. 제12항에 있어서, 제1 세트의 상기 상호 접속된 일련의 간격들은 제1 직교하는 평면 크기로 연장하고, 상기 제2 세트의 상기 상호 접속된 일련의 간격들은 제1 직교하는 평면 크기로 연장하는 메모리 셀.
  23. 메모리 셀에 있어서,
    복수의 토포그래피 더미 패턴들과 이격된 적어도 하나의 토포그래피 도전성 라인에 의해 규정되는 복수의 피크들과 상기 피크들 사이에 형성되는 피크간 간격들에 의해 규정되는 복수의 밸리들을 구비한 기판;
    상기 반도체 기판 상에 배치된 스위칭 디바이스;
    상기 스위칭 디바이스와 전기적으로 통하는 전하 저장 디바이스;
    상기 복수의 피크들 및 밸리들의 적어도 일부에 의해 규정되는 반복하는 어레이로서, 상기 어레이의 주변은 상기 복수의 더미 패턴들의 직선의 에지들에 의해 경계를 이루고, 상기 어레이 내 상기 복수의 상기 더미 패턴들 중 어느 하나의 어떤 부분도 상기 어레이의 상기 주변을 측방향으로 넘어 연장하지 않는, 상기 어레이;
    상기 어레이 내 배치된 실질적으로 평탄한 격자로서, 상기 밸리들 각각의 가장 긴 선형의 크기가 상기 더미 패턴들 중 어느 하나의 가장 긴 측방향의 크기보다 길지 않게 하고 아울러, 상기 피크간 간격들 중 어느 두 피크들간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 피크간 간격들에 의해 규정되는 격자; 및
    상기 밸리들 상에 침착되는 것으로, 이의 상부 표면이 상기 피크들의 상부 표면과 실질적으로 동일 평면이 되게 하기에 충분한 두께를 가진 절연 물질의 실질적으로 평탄한 층을 포함하는 메모리 셀.
  24. 메모리 셀에 있어서,
    제1 및 제2 직교하는 평면 크기들을 규정하는 실질적으로 평탄한 반도체 기판;
    상기 반도체 기판 상에 배치된 스위칭 디바이스;
    상기 스위칭 디바이스와 전기적으로 통하는 전하 저장 디바이스;
    복수의 토포그래피 구조물들로서, 상기 반도체 기판 상에 침착되어 상기 스위칭 디바이스와 전기적으로 통하는 도전성 리드 라인들을 포함하고 상부 표면을 포함하는 복수의 제1 토포그래피 구조물들;
    상기 복수의 제1 토포그래피 구조물들과 동일한 물질을 포함하고 제1 및 제2 평면 크기들을 규정하는 것으로 상부 표면들을 갖는 복수의 제2 토포그래피 구조물들로서, 상기 충전 패턴들 중 적어도 하나는 상기 제1 및 제2 평면 크기들 중 적어도 하나를 따라 적어도 한 인접한 충전 패턴과 중첩하며, 상기 제2 토포그래피 구조물들의 적어도 일부는 T-형상이고, 상기 제2 토포그래피 구조물들의 상기 상부 표면들은 상기 제1 토포그래피 구조물들의 상기 상부 표면과 동일 평면이며;
    적어도 하나의 기하학적으로 단순한 어레이로서, 이 어레이의 주변이 상기복수의 제2 토포그래피 구조물들의 직선의 에지들로 경계를 이루고, 상기 어레이 내 상기 복수의 제2 토포그래피 구조물들 중 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게 상기 반도체 기판 상에 배열된 상기 복수의 제1 및 제2 토포그래피 구조물들의 적어도 일부를 포함하는, 상기 어레이;
    제1 직교하는 평면 크기로 연장하는 제1 세트의 상호 접속된 일련의 간격들, 및 제2 직교하는 평면 크기로 연장하는 제1 세트의 상호 접속된 일련의 간격들을 포함하는 격자상 밸리로서,
    상기 제1 및 제2 토포그래피 구조물들 중 서로 인접한 것들 간에 상기 제1 및 제2 세트의 상호 접속된 일련의 간격들은 상기 상호 접속된 일련의 간격들 중 어느 하나의 폭을 0.25 내지 0.5 마이크론으로 정하고,
    상기 상호 접속된 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 제2 토포그래피 구조물들 중 어느 구조물의 가장 긴 크기보다 길지 않고, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 어레이 내 배치된 상기 밸리; 및
    적어도 상기 격자상 밸리 내에 배치되고 상기 복수의 제1 및 제2 토포그래피 구조물들을 측방향에서 둘러싸도록 상기 기판 상에 침착되는 TEOS 평탄화층을 포함하는 메모리 셀.
  25. 메모리 셀들을 제작하는데 사용되는 레티클에 있어서,
    적어도 하나의 대체로 평탄한 표면;
    상기 표면 내 복수의 리드 라인 컷아웃들; 및
    상기 표면 내 복수의 충전 패턴 컷아웃들로서, 이들 컷아웃들은 상기 복수의 리드 라인 컷아웃들 간에 개재되어 있고, 상기 레티클에 의해 메모리 셀 상에 형성되는 금속 리드 라인과 금속 충전 패턴 간 용량성 교통을 피하기에 충분한 량만큼 상기 복수의 리드 라인 컷아웃들 각각에서 이격되어 있으며, 상기 복수의 리드 라인 및 충전 패턴 컷아웃들은 어레이의 주변이 직선의 에지들로 경계를 이루고, 상기 어레이 내 상기 복수의 충전 패턴 컷아웃들 중 하나의 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게 상기 레티클의 표면 내에 어레이에 배치된 것인, 상기 복수의 충전 패턴 컷아웃들;
    인접한 상기 복수의 리드 라인 및 충전 패턴 컷아웃들 사이에, 상호 접속된 일련의 간격들을 포함하는 격자로서, 상기 일련의 간격들 중 어느 하나의 폭을 정하는 측방향 거리는 상기 밸리 내 상기 일련의 간격들 중 다른 간격의 거리와 동일하며, 상기 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 복수의 충전 패턴 컷아웃들 중 어느 하나의 가장 긴 크기보다 길지 않고, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 표면의 적어도 일부에 의해 규정되는 상기 격자를 포함하는 레티클.
  26. 제25항에 있어서, 상기 충전 패턴 컷아웃들의 적어도 일부는 T-형상인 레티클.
  27. 제25항에 있어서, 상기 복수의 충전 패턴 컷아웃들 중 적어도 하나는, 상기 복수의 충전 패턴 컷아웃들 중 적어도 하나가 제1 또는 제2 평면 크기들 적어도 하나를 따라 적어도 한 인접한 충전 패턴 컷아웃과 중첩하도록, 상기 제1 평면 크기 및 상기 제2 평면 크기를 또한 규정하는 레티클.
  28. 제25항에 있어서, 상기 상호 접속된 일련의 간격들 중 어느 하나의 폭을 규정하는 측방향 크기는 모든 다른 상기 일련의 간격들 간에 동일한 레티클.
  29. 반도체 제조 시스템에 있어서,
    반도체 기판에 포토레지스트를 침착하기 위한 포토레지스트 적용 기구;
    상기 포토레지스트의 적어도 입부를 조사하는 전가지 방사원;
    노광되지 않은 포토레지스트를 세척해 내기 위한 솔벤트 디스펜싱 기구;
    적어도 하나의 절연 코팅층을 선택적으로 제거하기 위한 에칭 기구; 및
    제1 및 제2 직교 크기를 점유하는 대체로 평탄한 본체를 가진 레티클을 포함하고, 상기 레티클은,
    반도체 상에 토포그래피 피크들을 규정하도록 된 컷아웃들로서 이들 컷아웃들은 적어도 한 리드 라인 및 서로 간에 이격된 복수의 더미 패턴들을 또한 규정하도록 된 형상인 것으로 이들 복수의 컷아웃들이 관통 형성된 대체로 평탄한 본체의 제1 세그먼트;
    남은 부분에 의해 형성된 패턴이 상기 제1 및 제2 직교 크기들로 연장하고 상기 남은 부분은 상기 반도체 상에 복수의 피크간 밸리들을 형성하도록 된 것으로, 상기 남은 부분을 포함하는 상기 대체로 평탄한 본체의 제2 세그먼트;
    상기 복수의 컷아웃들로 규정되는 기하학적으로 간단한 어레이로서, 이 어레이의 주변은 상기 제1 세그먼트의 직선의 에지들에 의해 경계를 이루고 상기 제1 세그먼트 내 상기 복수의 상기 더미 패턴들 중 어느 하나의 어떤 부분도 상기 어레이의 상기 주변을 넘어 측방향으로 연장하지 않는, 상기 어레이; 및
    상기 제2 세그먼트의 적어도 일부에 의해 규정되는 격자로서, 상기 주변에 의해 경계를 이룬 상기 제2 세그먼트의 상기 부분에서 가장 긴 선형의 크기는 상기 제1 세그먼트의 어떤 부분의 가장 긴 선형의 크기보다 길지 않고, 상기 제2 세그먼트 내 형성된 어떤 교점도 연속된 선형 크기들을 포함하지 않는, 상기 격자를 포함하는, 반도체 제조 시스템.
  30. 마더보드 어셈블리에 있어서,
    대체로 평탄한 보드;
    상기 대체로 평탄한 보드에 고정된, 마이크로프로세서용 마운트;
    상기 대체로 평탄한 보드에 고정된, 메모리 디바이스들용 마운트;
    상기 대체로 평탄한 보드에 고정된, 복수의 제어기 세트들용 마운트;
    상기 마더보드와 각종의 입력, 출력 및 메모리 디바이스들 간에 전기적 통신을 제공하는 복수의 상호접속 디바이스들; 및
    상기 마이크로프로세서들, 메모리 디바이스들 및 제어기들로 구성된 군 중에서 적어도 한 반도체 디바이스를 포함하고,
    상기 적어도 한 반도체 디바이스는 상기 대체로 평탄한 보드에 실장되며,
    적어도 한 토포그래피 더미 패턴과 이격된 적어도 하나의 토포그래피 도전성 라인에 의해 규정되는 복수의 피크간들에 의해 규정되는 복수의 밸리들을 구비한 기판;
    상기 피크들 및 밸리들의 적어도 일부에 구성에 의해 규정되는 어레이로서, 상기 어레이의 주변은 더미 패턴들의 직선의 에지들에 의해 경계를 이루고, 상기 어레이 내 상기 복수의 상기 제2 토포그래피 구조물들 중 어느 하나의 어떤 부분도 상기 주변을 측방향으로 넘어 연장하지 않는, 상기 어레이;
    상기 피크간 간격들 각각의 가장 긴 선형의 크기가 상기 충전 패턴들 중 어느 하나의 가장 긴 측방향의 크기보다 길지 않고, 상기 피크간 간격들 중 어느 두 피크들간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 어레이 내 배치된 격자; 및
    상기 밸리들 내 침착되는 것으로, 이의 상부 표면이 상기 피크들의 상부 표면과 실질적으로 동일 평면이 되게 하기에 충분한 두께를 가진 절연 물질의 평탄한 층을 포함하는 것인, 마더보드 어셈블리.
  31. 메모리 셀을 내장한 컴퓨터 시스템에 있어서,
    마이크로프로세서;
    상기 마이크로프로세서에 전기적으로 결합한 적어도 한 입력;
    상기 마이크로프로세서에 전기적으로 결합된 대량 저장 유닛;
    상기 마이크로프로세서에 전기적으로 결합된 출력;
    상기 마이크로프로세서에 전기적으로 결합되어, 상기 마이크로프로세서가 사용하기 위한 컴퓨터 프로그램들을 저장하도록 된 적어도 한 메모리 디바이스를 포함하고, 상기 적어도 한 메모리 디바이스는,
    반도체 기판;
    상기 반도체 기판 상에 배치된 스위칭 디바이스;
    상기 스위칭 디바이스와 전기적으로 통하는 전하 저장 디바이스;
    상기 반도체 기판 상에 침착되어 상기 스위칭 디바이스와 전기적으로 통하는 도전성 리드 라인들을 포함하고 상부 표면을 포함하는 복수의 제1 토포그래피 구조물들;
    상부 표면들을 갖는 복수의 제2 토포그래피 구조물들로서, 충전 패턴들을 포함하고, 상기 상부 표면들은 상기 복수의 제1 토포그래피 구조물들의 상기 상부 표면과 동일 평면인, 상기 복수의 토포그래피 구조물들;
    적어도 하나의 기하학적으로 단순한 어레이로서, 이 어레이의 주변이 상기 복수의 제2 토포그래피 구조물들의 직선의 에지들로 경계를 이루고, 상기 어레이 내 상기 복수의 제2 토포그래피 구조물들 중 어느 것의 어떤 부분도 상기 주변을 측방향으로 넘어 연장하지 않게 배열된 상기 복수의 제1 및 제2 토포그래피 구조물들의 적어도 일부를 포함하는, 상기 어레이;
    상호 접속된 일련의 간격들을 포함하는 격자상 밸리로서,
    상기 일련의 간격들 중 어느 하나의 폭을 정하는 측방향 거리는 상기 격자상 밸리 내 상기 일련의 간격들 중 다른 거리와 실질적으로 동일하며,
    상기 일련의 간격들 각각은 상기 충전 패턴들 중 어느 하나의 가장 긴 크기보다 긴 선형의 크기를 포함하지 않고,
    상기 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록, 상기 격자상 밸리는 상기 어레이 내 배치되고, 상기 상호 접속된 일련의 간격들은 각각의 인접한 상기 제1 및 제2 토포그래피 구조물들 사이에 배치된 것인, 상기 밸리; 및
    적어도 상기 격자상 밸리 내에 배치되고 상기 복수의 제1 및 제2 토포그래피 구조물들을 측방향에서 둘러싸도록 상기 기판 상에 침착되는 평탄화층을 포함하는 컴퓨터 시스템.
  32. 제31항에 있어서, 상기 일련의 간격들 각각의 상기 폭은 0.25 내지 0.5 마이크론인 컴퓨터 시스템.
  33. 제31항에 있어서, 상기 충전 패턴들 각각의 배열은 제1 직교하는 평면 크기 및 제2 직교하는 평면 크기를 규정하는 컴퓨터 시스템.
  34. 제33항에 있어서, 상기 충전 패턴들은 상기 제1 및 제2 평면 크기들 중 적어도 하나를 따라 적어도 한 인접한 상기 충전 패턴과 중첩하는 컴퓨터 시스템.
  35. 제33항에 있어서, 제1 세트의 상기 상호 접속된 일련의 간격들은 상기 제1 평면 크기로 연장하고, 상기 제2 세트의 상기 상호 접속된 일련의 간격들은 상기 제2 평면 크기로 연장하는 컴퓨터 시스템.
  36. 제31항에 있어서, 상기 평탄화층은 TEOS를 포함하는 컴퓨터 시스템.
  37. 제31항에 있어서, 상기 평탄화층은 스핀-온-글래스를 포함하는 컴퓨터 시스템.
  38. 제31항에 있어서, 상기 충전 패턴의 적어도 일부는 T-형상인 컴퓨터 시스템.
  39. 제31항에 있어서, 상기 충전 패턴들은 상기 도전성 리드 라인들과 동일한 물질로 제조되는 컴퓨터 시스템.
  40. 레티클 제조방법에 있어서,
    레티클 본체에 복수의 리드 라인 컷아웃들을 생성하는 단계;
    상기 복수의 리드 라인 컷아웃들 간에 개재되어 있고, 상기 레티클에 의해 메모리 셀 상에 형성되는 금속 리드 라인과 금속 충전 패턴 간 용량성 교통을 피하기에 충분한 량만큼 상기 복수의 리드 라인 컷아웃들 각각에서 이격되어 있으며, 상기 복수의 리드 라인 및 충전 패턴 컷아웃들은 어레이의 주변이 직선의 에지들로 경계를 이루고, 상기 어레이내 상기 복수의 충전 패턴 컷아웃들 중 하나의 어느 부분도 상기 주변을 측방향으로 넘어 연장하지 않게 상기 레티클의 표면 내에 어레이에 배치된 것인, 상기 복수의 충전 패턴 컷아웃들을 생성하는 단계; 및
    각각의 인접한 상기 복수의 리드 라인 및 충전 패턴 컷아웃들 사이에, 상호 접속된 일련의 간격들을 포함하는 격자로서, 상기 일련의 간격들 중 어느 하나의 폭을 정하는 측방향 거리는 상기 격자 내 상기 일련의 간격들 중 다른 간격의 거리와 동일하며, 상기 일련의 간격들 각각의 가장 긴 선형의 크기는 상기 복수의 충전 패턴 컷아웃들 중 어느 하나의 가장 긴 크기보다 길지 않고, 상기 상호 접속된 일련의 간격들 중 어느 두 간격들 간 교차에 의해 규정되는 어떤 교점도 연속된 선형의 크기들을 포함하지 않도록 한 격자를 형성하는 단계를 포함하는 레티클 제조방법.
  41. 제40항에 있어서, 상기 충전 패턴 컷아웃들의 적어도 일부는 T-형상인, 레티클 제조방법.
  42. 제40항에 있어서, 상기 복수의 충전 패턴 컷아웃들 중 적어도 하나는 적어도 한 인접한 충전 패턴 컷아웃과 중첩하는 레티클 제조방법.
KR1020047006149A 2001-10-24 2002-10-09 스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화침착 Expired - Fee Related KR100589875B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/032,877 US6777813B2 (en) 2001-10-24 2001-10-24 Fill pattern generation for spin-on-glass and related self-planarization deposition
US10/032,877 2001-10-24
PCT/US2002/032327 WO2003036711A2 (en) 2001-10-24 2002-10-09 Fill pattern generation for spin-on glass and related self-planarization deposition

Publications (2)

Publication Number Publication Date
KR20040044559A true KR20040044559A (ko) 2004-05-28
KR100589875B1 KR100589875B1 (ko) 2006-06-19

Family

ID=21867324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047006149A Expired - Fee Related KR100589875B1 (ko) 2001-10-24 2002-10-09 스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화침착

Country Status (7)

Country Link
US (5) US6777813B2 (ko)
EP (1) EP1438743A2 (ko)
JP (1) JP4295108B2 (ko)
KR (1) KR100589875B1 (ko)
CN (1) CN1310308C (ko)
AU (1) AU2002351464A1 (ko)
WO (1) WO2003036711A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6957411B1 (en) * 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
JP3901111B2 (ja) 2003-03-06 2007-04-04 トヨタ自動車株式会社 圧延装置および圧延方法
US6693357B1 (en) * 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
JP2006140326A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置
KR100700642B1 (ko) * 2004-12-13 2007-03-27 삼성에스디아이 주식회사 유기전계발광표시소자 및 그 제조방법
US7269818B2 (en) * 2005-01-06 2007-09-11 International Business Machines Corporation Circuit element function matching despite auto-generated dummy shapes
US7745239B1 (en) * 2006-07-14 2010-06-29 Tela Innovations, Inc. Arrangement of fill unit elements in an integrated circuit interconnect layer
US7999160B2 (en) * 2007-03-23 2011-08-16 International Business Machines Corporation Orienting, positioning, and forming nanoscale structures
KR20090041936A (ko) * 2007-10-25 2009-04-29 주식회사 동부하이텍 반도체 소자의 금속 패드
US7560141B1 (en) 2008-11-11 2009-07-14 International Business Machines Corporation Method of positioning patterns from block copolymer self-assembly
US8753900B2 (en) * 2009-08-25 2014-06-17 International Business Machines Corporation Metal density aware signal routing
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
IL251684B (en) 2017-04-09 2019-01-31 Tel Hashomer Medical Res Infrastructure & Services Ltd Device and method for creating a channel in soft tissue
KR20220159586A (ko) 2021-05-26 2022-12-05 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2778612B2 (ja) * 1992-09-02 1998-07-23 日本電気株式会社 半導体装置
JP3249317B2 (ja) 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法
US5981384A (en) 1995-08-14 1999-11-09 Micron Technology, Inc. Method of intermetal dielectric planarization by metal features layout modification
US5861342A (en) * 1995-12-26 1999-01-19 Vlsi Technology, Inc. Optimized structures for dummy fill mask design
US5618757A (en) * 1996-01-30 1997-04-08 Vlsi Technology, Inc. Method for improving the manufacturability of the spin-on glass etchback process
KR100190365B1 (ko) 1996-04-26 1999-06-01 김영환 반도체 소자 제조를 위한 포토마스크 및 그 형성 방법
US6178543B1 (en) 1996-05-16 2001-01-23 United Microelectronics Corp. Method of designing active region pattern with shift dummy pattern
US5763955A (en) * 1996-07-01 1998-06-09 Vlsi Technology, Inc. Patterned filled layers for integrated circuit manufacturing
US5885856A (en) 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
WO2000019490A2 (en) * 1998-09-29 2000-04-06 Conexant Systems, Inc. Dummy fill cell for reducing layer-to-layer interaction
US6211050B1 (en) * 1999-03-03 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Fill pattern in kerf areas to prevent localized non-uniformities of insulating layers at die corners on semiconductor substrates
US6178853B1 (en) * 1999-09-17 2001-01-30 You Jin Industrial Co., Ltd. Actuating device for an electrical power wrench
JP2001313293A (ja) 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置

Also Published As

Publication number Publication date
US7026717B2 (en) 2006-04-11
US20040157137A1 (en) 2004-08-12
US20040157428A1 (en) 2004-08-12
JP4295108B2 (ja) 2009-07-15
US6809389B2 (en) 2004-10-26
US20030168741A1 (en) 2003-09-11
US6812138B2 (en) 2004-11-02
EP1438743A2 (en) 2004-07-21
WO2003036711A2 (en) 2003-05-01
AU2002351464A1 (en) 2003-05-06
US20040155319A1 (en) 2004-08-12
JP2005507171A (ja) 2005-03-10
CN1575516A (zh) 2005-02-02
CN1310308C (zh) 2007-04-11
KR100589875B1 (ko) 2006-06-19
WO2003036711A3 (en) 2003-12-31
US6806577B2 (en) 2004-10-19
US6777813B2 (en) 2004-08-17
US20050001322A1 (en) 2005-01-06

Similar Documents

Publication Publication Date Title
KR100589875B1 (ko) 스핀-온-글래스용 충전 패턴 생성 및 관계된 자기-평탄화침착
US6961915B2 (en) Design methodology for dummy lines
JP2005507171A5 (ko)
CN110518024B (zh) 一种阵列基板、显示面板及显示装置
CN109991806A (zh) 掩膜版、存储器及存储器的制造方法
KR960032623A (ko) 위상천이 마스크 제조방법 및 반도체집적회로장치 제조방법
KR101936393B1 (ko) 반도체 장치 및 그 제조 방법
JPS63318141A (ja) 半導体装置
US6094812A (en) Dishing avoidance in wide soft metal wires
KR0171919B1 (ko) 노광마스크
US7315054B1 (en) Decoupling capacitor density while maintaining control over ACLV regions on a semiconductor integrated circuit
KR100674900B1 (ko) 반도체 소자의 미세패턴을 형성하기 위한 마스크 및 그형성방법
KR960003003B1 (ko) 초고집적 반도체장치
US10950443B2 (en) Method for forming patterns
JP4537564B2 (ja) 電子線露光装置用露光マスクデータの作成方法および電子線露光装置用露光マスクならびに露光方法
KR100474990B1 (ko) 반도체장치의 얼라인 먼트 키 및 그 형성방법
US10120275B2 (en) Layout method of mask pattern, manufacturing method of a semiconductor device and exposure mask
JP3088347B2 (ja) 半導体基板及び半導体装置の製造方法
KR100431817B1 (ko) 반도체소자의캐패시터제조방법
JPS6384140A (ja) 半導体集積回路装置
JP2025041529A (ja) 露光マスク、それを用いた半導体素子及びその製造方法
CN116449644A (zh) 光罩、光罩组、及图形化方法
KR20090002474A (ko) 포토마스크 및 포토마스크의 레이아웃 형성방법
KR20080044448A (ko) 노광마스크 및 이를 이용한 반도체소자의 형성방법
JPH10178012A (ja) 半導体装置の層用の平面パターンの生成方法及びその方法を使用した半導体装置の製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20040423

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050114

Comment text: Request for Examination of Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060308

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060608

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060609

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090525

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100525

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110502

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120502

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130524

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150515

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170509