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KR20030074870A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 제조 방법에 관한 것으로, 특히 본 발명은 콘택/비아홀에 도전체를 매립한 후에 CMP 공정 진행할 때 장벽 금속막의 상부에 증착된 도전체을 완전히 제거하지 않고 후술되는 금속 배선 공정을 진행함으로써, 터치업 공정을 생략할 수 있어 금속 배선 형성을 위한 공정을 단순화시킬 수 있는 효과가 있다.
또한, CMP 공정 후에 진행되는 터치업 공정에 따른 기판 표면의 스크래치와 층간 절연막이 벗겨지는 현상을 막을 수 있다. 이로 인하여 후술되는 금속 배선 형성 공정에서 발생되는 불량률을 줄일 수 있고 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FABRICATING METAL POWER LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조방법에 관한 것으로서, 특히 Ti과 실리콘/금속 배선이 접촉되는 콘택(contact)/비아(via)에 형성되는 도전성 물질의 평탄화 공정에서 발생되는 기판의 스크래치 및 절연막의 벗겨지는 것을 방지하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
근래, 반도체 집적회로(이하 LSI라고 함)의 고집적화, 고성능화에 따라서 새로운 미세 가공 기술이 개발되고 있다. 화학기계연마(이하 CMP라고 함)법도 그 일예이고, LSI 제조공정, 특히 다층배선 형성공정에서의 층간 절연막의 평탄화, 금속플러그 형성, 매립배선형성에 있어서 빈번하게 이용되는 기술이다. 이 기술은, 예컨대 미국특허 제4,944,836호 공보에 개시되어 있다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 금속 배선 형성 방법을 순차적으로 나타낸 공정 순서도로서, 여기에서는 다층 구조의 배선을 수직으로 연결하는 비아의 제조 공정에 대해 설명한다.
먼저 도 1a에 도시된 바와 같이, 반도체 기판(10)에 소자 공정을 실시하고 금속 배선(12)을 형성한다. 그리고 금속 배선(12)이 형성된 반도체 기판(10)의 구조물에 층간 절연막(14)을 형성하고 배선들 사이의 전기적 연결 통로인 비아홀(16)을 형성한다.
이어서 도 1b에 도시된 바와 같이, 비아홀(16)이 형성된 층간 절연막(14) 상부에 제 1장벽 금속막(18)으로서 Ti막(18a) 및 TiN막(18b)을 적층해서 형성한다. 이때, 제 1장벽 금속막(18)은 물리적기상증착(Physical Vapor Deposition : 이하 PVD라 함) 공정 또는 화학적기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 공정으로 진행될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 형성된다.
그 다음 도 1c에 도시된 바와 같이, 제 1장벽 금속막(18)이 형성된비아홀(16)에 도전체 물질로서 텅스텐(W)(20)을 CVD로 증착하여 비아홀(16)을 매립한다.
그리고 나서 도 1d에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정으로 텅스텐(20) 및 제 1장벽 금속막(18)을 연마한 후에 층간 절연막(14)의 상부에 잔존하는 텅스텐(20)을 제거하기 위해 터치 업(Touch-up) 공정을 통해 텅스텐 플러그(W plug:)(20')을 형성한다. 여기서, 텅스텐 플러그(20')는 비아를 구성하는 것으로 비아홀에 매립되는 텅스텐을 일컫는 것이다.
그런 후에, 도 1e에 도시된 바와 같이, 상기 결과물 상에 제 2장벽 금속막(21), 금속층(22) 및 제 3장벽 금속막(23)을 순차적으로 형성한 후에 사진 공정을 진행하여 제 3장벽 금속막(23) 상부에 금속 배선을 정의하는 마스크 패턴(24)을 형성한다. 이때 제 2장벽 금속막(21)에 형성되는 금속층(22)으로는 알루미늄이다.
그리고 도 1f에 도시된 바와 같이, 마스크 패턴(24)에 의해 드러난 제 3장벽 금속막(23)과 금속층(22) 및 제 2장벽 금속막(21)을 건식 식각 공정으로 패터닝한 후에 마스크 패턴(24)을 제거한다. 이로 인하여 텅스텐 플러그(20')의 상부에 알루미늄으로 이루어진 금속 배선을 형성하는데, 금속 배선은 패터닝된 제 2장벽 금속막(21a), 금속층(22a) 및 제 3장벽 금속막(23a)으로 구성된다.
그러나, 비아에 텅스텐 플러그 형성 및 절연막의 평탄화를 위해서 CMP 공정 후에 진행되는 터치 업 공정에서는 아래와 같은 문제점을 유발한다.
CMP 공정 진행중에 발생되는 파티클 또는 터치 업 공정 중에 발생되는 산화 물질에 의해서 기판 표면에 스크래치(연마흠(硏磨傷))의 발생하거나 비아홀이 형성된 층간 절연막이 벗겨져 후속되는 공정에 악영향을 미친다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 콘택/비아홀에 도전체를 매립한 후 제 1장벽 금속막 상에 소정의 두께의 도전체가 잔존하도록 CMP 공정을 진행함으로써 CMP 공정 이후에 진행되는 터치업 공정을 생략하여 반도체 기판의 스크래치 또는 층간 절연막이 벗겨지는 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 도전 패턴 또는 도전 영역을 포함한 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 콘택/비아홀을 형성하는 단계와 상기 콘택/비아홀이 형성된 층간 절연막 상부에 Ti막과 TiN막이 적층된 제 1장벽 금속막을 형성하는 단계와 상기 장벽 금속막이 형성된 콘택/비아홀에 도전체를 소정의 두께로 형성하고 상기 장벽 금속막에 도전체가 잔존하도록 상기 도전체를 CMP로 연마하는 단계와 상기 연마된 도전체 상에 제 2 장벽 금속막, 금속층, 제 2장벽 금속막을 순차적으로 형성하고, 상기 제 3장벽 금속막 상에 금속 배선을 정의하는 마스크 패턴을 형성하는 단계와 상기 마스크 패턴에 따라 상기 제 3장벽 금속막, 금속층, 제 2장벽 금속막, 패터닝된 도전체 및 장벽 금속막을 함께 패터닝하여 상기 금속 배선을 형성하는 단계를 포함한다.
도 1a 내지 1f는 종래 기술에 따른 배선 형성 과정을 나타내는 공정 순서 도이고,
도 2a 내지 2f는 본 발명에 따른 배선 형성 과정을 나타내는 공정 순서 도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 기판 102 : 금속 배선
104 : 층간 절연막 106 : 비아홀
108 : 제 1장벽 금속막 110 : 텅스텐
112 : 제 2장벽 금속막 114 : 금속층
116 : 제 3장벽 금속막 118 : 마스크 패턴
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 다층 금속 배선 형성 방법을 순차적으로 도시한 공정 흐름 도이다.
먼저 도 2a 내지 2c에 도시된 바와 같이, 반도체 기판(100)에 소자 공정을 실시하고 금속 배선(102)을 형성한다. 그리고 금속 배선(102)이 형성된 반도체 기판(100)의 구조물에 형성된 층간 절연막(104)에 배선들 사이의 전기적 연결 통로인 비아홀(106)을 형성한다.
이어서 비아홀(106)이 형성된 층간 절연막(104) 상부에 제 1장벽 금속막(108)으로서 Ti막(108a) 및 TiN막(108b)을 적층해서 형성한 후에 장벽 금속막(108)이 형성된 비아홀(106)에 도전체 물질로서 텅스텐(W)(110)을 CVD로 증착하여 비아홀(106)을 매립한다.
도 2d에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정으로 텅스텐(110)을 연마하여 텅스텐 플러그(W plug:)(110')을 형성하는데, 이때 CMP은 제 1장벽 금속막(108) 상에 존재하는 텅스텐(110)을 완전히 제거하지 않고 제 1장벽 금속막(108)에서 대략 500Å 두께의 텅스텐(110)이 잔존하도록 연마한다.
도 2e에 도시된 바와 같이, 상기 결과물의 상부에 순차적으로 제 2장벽 금속막(112), 금속층(114) 및 제 3장벽 금속막(116)을 형성한 후에 사진 공정을 진행하여 제 3장벽 금속막(116) 상부에 금속 배선을 정의하는 마스크 패턴(118)을 형성한다. 이때 제 2장벽 금속막(112) 상에 형성되는 금속층(114)으로는 알루미늄이다.
그리고 도 2f에 도시된 바와 같이, 마스크 패턴(118)에 의해 드러난 제 3장벽 금속막(116)과 금속층(114), 제 2장벽 금속막(112), 텅스텐 플러그(110') 및 제 1장벽 금속막(108)을 건식 식각 공정으로 패터닝한 후에 마스크 패턴(118)을 제거함으로써 패터닝된 텅스텐 플러그(110'')의 상부에 알루미늄으로 이루어진 금속 배선을 형성하는 제조 공정을 완료한다. 이때 금속 배선은 패터닝된 제 2장벽 금속막(112a), 금속층(114a) 및 제 3장벽 금속막(116a)으로 구성된다.
이상 설명한 바와 같이, 콘택/비아홀에 도전체를 매립한 후에 CMP 공정 진행할 때 장벽 금속막의 상부에 증착된 도전체을 완전히 제거하지 않고 후술되는 금속 배선 공정을 진행함으로써, 터치업 공정을 생략할 수 있어 금속 배선 형성을 위한 공정을 단순화시킬 수 있는 효과가 있다.
또한, CMP 공정 후에 진행되는 터치업 공정에 따른 기판 표면의 스크래치와 층간 절연막이 벗겨지는 현상을 막을 수 있다. 이로 인하여 후술되는 금속 배선 형성 공정에서 발생되는 불량률을 줄일 수 있고 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 도전 패턴 또는 도전 영역을 포함한 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 콘택/비아홀을 형성하는 단계;
    상기 콘택/비아홀이 형성된 층간 절연막 상부에 Ti막과 TiN막이 적층된 제 1장벽 금속막을 형성하는 단계;
    상기 제 1장벽 금속막이 형성된 콘택/비아홀에 도전체를 소정의 두께로 형성하고 상기 장벽 금속막에 도전체가 잔존하도록 상기 도전체를 CMP로 연마하는 단계;
    상기 연마된 도전체 상에 제 2장벽 금속막, 금속층, 제 3장벽 금속막을 순차적으로 형성하고, 상기 제 3장벽 금속막 상에 금속 배선을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 따라 상기 제 3장벽 금속막, 금속층, 제 2장벽 금속막, 패터닝된 도전체 및 제 1장벽 금속막을 함께 패터닝하여 상기 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 2절연막, 금속층, 제 2장벽 금속막, 패터닝된 도전체 및 제 1장벽 금속막은,
    상기 마스크 패턴에 맞추어 건식 식각 공정에 의해 패터닝되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 도전체는, 텅스텐으로 이루어지며 상기 패터닝된 도전체는 텅스텐 플러그인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 도전체의 연마 결과 장벽 금속막의 상부에 잔존하는 도전체의 두께는 500Å 인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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