KR20030028077A - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 P채널 트랜지스터와 N채널 트랜지스터를 함께 구비하여 사용하는 폴리실리콘형 박막트랜지스터 액정표시 장치의 N채널 박막트랜지스터 제조방법에 관한 것으로서, 보조막을 이용하여 게이트막을 등방성 식각하여 게이트 보조막보다 게이트막이 좁게 패턴을 형성하며 이온주입하여 소오스영역 및 드레인영역을 형성한 후 열처리함으로써 활성층을 완벽하게 결정화하여 소오스영역과 드레인영역과 채널영역과의 접합부에 불순물 농도가 낮게 주입된 LDD 공정을 배제하였으며 특히 부분 비정질화로 인해 발생한 소자 특성 저하에 대한 문제를 개선하는 데 뛰어난 효과가 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것이다.
보다 상세하게는, 본 발명은 게이트 보조막을 이용하여 게이트막을 등방성 식각하여 게이트 보조막보다 좁게 패턴을 형성하고 게이트 보조막을 식각마스크로 사용하며 이온주입하여 소오스영역 및 드레인영역을 형성한 후 열처리함으로써 활성층을 완벽하게 결정화하여 부분 비정질화로 인해 발생한 소자 특성 저하를 개선할 수 있는 P채널 트랜지스터와 N채널 트랜지스터를 함께 구비하여 사용하는 폴리실리콘형 박막트랜지스터 액정표시 장치의 N채널 박막트랜지스터 제조방법에 관한 것이다.
액티브 메트릭스 액정표시장치(Active matrix liquid crystal display, 이하 AMLCD라 칭함)의 핵심 기술은 박막트랜지스터(Thin film transistor, 이하 TFT라 칭함)의 제작에 있다.
일반적으로, TFT를 제조하기 위하여 부도체인 글래스(glass)기판에 TFT의 활성층으로서 비정질 실리콘을 이용하고 있다. 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 전계효과 이동도(Field effect mobility)가 크기 때문에 LCD에 적용시 주변의 구동 집적회로를 동시에 집적할 수 있는 장점이 있으나, 다결정 실리콘TFT의 경우 오프(off)상태의 전류가 높은 단점을 가지고 있다.
최근, 이러한 문제점을 해결하기 위해서 순차적인 횡방향 결정화(Sequential lateral solidification, 이하 SLS라 칭함) 공정에 의하여 저온에서 부도체인 글래스기판에 단결정 실리콘 박막을 형성하는 기술이 점차 광범위하게 사용되고 있다.
도 1은 종래 기술에 따른 박막트랜지스터 제조방법을 설명하기 위한 주요공정을 나타낸 것이다. 도 1에 도시된 바와 같이, 글래스 기판(101) 상에 실리콘 산화막 같은 완충막(103)을 증착한 후, 상기 완충막상(103)에 비정질 실리콘 박막(105)을 증착한다. 상기 비정질 실리콘 박막(105)을 레이저 어닐링 작업(SLS)을 통하여 결정화하여 폴리실리콘층(105P)을 형성한다. 상기 폴리실리콘층(105P)을 사진식각하여 활성층(105A)을 형성한다. 상기 활성층(105A) 상에 게이트 제 1 절연막(107)과 게이트막(109)을 차례로 형성한 후, 상기 게이트막(109)을 사진 식각하여 게이트전극(109E)을 형성한다. 상기 게이트전극(109E)을 식각마스크로 사용하여 상기 활성층(105A)에 노출된 부분에 이온주입하여 소오스영역(105S)과 드레인영역(105D)을 형성한다. 상기 소오스영역(105S)과 드레인영역(105D) 사이에는 채널영역(105C)이 형성된다. 이후, 상기 이온주입으로 인하여 형성된 소오스영역(105S)과 드레인영역(105D)은 비정질화되었기 때문에 열처리(Rapid thermal annealing, 이하 RTA칭함)하여 결정화를 한다.
도 2는 종래 기술에 따른 박막트랜지스터 채널 영역의 불순물 이온의 분포를 나타낸 그래프이다. 도 2에 도시된 바와 같이, N채널 박막트랜지스터를 형성하기 위하여 불순물 이온을 주입하였을 때 게이트 제 1 절연막 아래까지 불순물 이온이분포하는 것을 나타낸다.
이와같이 상기의 박막트랜지스터 제조방법에 따라 제조할 경우, 게이트 제 1 절연막 아래까지 분포한 불순물이 막을 비정질화 하며, 이후 RTA 공정으로 다시 결정화할 때, 열이 게이트 제 1 절연막 아래까지는 영향을 미치지 못하여 활성층이 완전히 결정화되지 않고 단지 국부적으로 비정질 상태로 남아있게 되어 박막트랜지스터의 성능을 현저히 저하시키는 단점이 있다.
따라서, 본 발명의 목적은 종래의 박막트랜지스터 제조방법에 있어서 활성층의 국부적 비정질 상태로 인해 생기는 박막트랜지스터의 성능 저하에 대한 문제점을 개선시키는 데 적합한 박막트랜지스터 제조방법을 제공함에 있다.
본 발명의 상기 목적은 글래스 기판 상에 차례로 완충막과 비정질 실리콘 박막을 증착하고, 상기 비정질 실리콘 박막을 레이저빔으로 폴리실리콘층을 형성하고 사진식각하여 활성층을 형성하며, 상기 활성층상에 차례로 게이트 제 1 절연막, 게이트막 및 게이트 보조막을 증착하고, 게이트막을 등방성 식각하여 폭이 상기 게이트 보조막 보다 좁게 하고, N형 불순물 이온주입을 실시하여 소오스영역과 드레인영역 및 채널을 형성하고, 상기 게이트 보조막을 식각으로 제거하고, 상기 비정질화된 부분을 열처리하여 결정화함으로써 달성하였다.
도 1은 종래 기술에 따른 박막트랜지스터 제조방법을 설명하기 위한 주요공정도.
도 2는 종래 기술에 따른 박막트랜지스터 채널 영역의 불순물 이온의 분포를 나타낸 그래프.
도 3a, 3b, 3c는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 주요공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 글래스 기판 203 : 완충막
205 : 비정질 실리콘 205A : 활성층
205P : 폴리실리콘층 205S : 소오스영역
205D : 드레인영역 205C : 채널영역
207 : 게이트 제 1 절연막 209 : 게이트막
209E : 게이트전극 211 : 게이트 보조막
213 : 게이트 제 2 절연막 215S, 215D : 제 1 컨택트 홀
217S : 소오스전극 217D : 드레인전극
219 : 제 3 절연막 221 : 화소전극
본 발명은 글래스 기판 상에 완충막과 비정질 실리콘 박막을 증착하는 단계; 레이저빔으로 폴리실리콘층을 형성하고 사진식각하여 활성층을 형성하는 단계; 상기 활성층상에 게이트 제 1 절연막, 게이트막 및 게이트 보조막을 형성하는 단계; 상기 게이트막을 등방성 식각 하여 게이트 패턴의 폭이 상기 게이트 보조막 보다 좁게 하는 단계; 상기 게이트 보조막을 N형 불순물 이온주입하여 소오스영역과 드레인영역 및 채널을 형성하는 단계; 상기 게이트 보조막을 식각으로 제거하는 단계; 상기 소오스영역과 드레인영역의 비정질화 부분을 열처리하여 결정화하는 단계; 상기 게이트전극을 포함하는 기판의 노출된 전면에 게이트 제 2 절연막을 증착하는 단계; 상기 게이트 제 2 절연막을 사진식각하여 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀상에 소오스전극과 드레인전극을 형성하는 단계; 상기 소오스전극과 드레인전극을 포함하여 노출된 전면에 게이트 제 3 절연막을 증착하고 사진식각하여 상기 드레인전극의 국부를 노출하여 제 2 콘택홀을 형성하는 단계 및 상기 제 2 콘택홀을 포함하여 노출된 전면에 투명전도층을 증착하고 사진식각하여 드레인전극에 연결되는 화소전극을 형성하는 단계로 구성된다.
이하, 도면 및 상세한 설명을 통하여 본 발명의 박막트랜지스터 제조방법을 구체적으로 설명하지만, 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 한정하는 것은 아니다. 따라서 본 발명은 특허청구의 범위에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 얼마든지 가능하며 그와 같은 공정순서 및 수치의 변경은 본 발명의 권리범위에 포함되는 것은 물론이다.
이하, 본 발명의 박막트랜지스터 제조방법은 첨부된 도면을 참조하여 설명하기로 한다.
도 3a, 3b, 3c는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 주요공정을 순서적으로 나타낸 것이다. 도 3a, 3b, 3c에 도시된 바와 같이, 본 발명의 박막트랜지스터 제조방법은 글래스 기판(201) 상에 실리콘 산화막 같은 완충막(203)을 증착한 후, 상기 완충막상(203)에 비정질 실리콘 박막(205)을 증착한다. 상기 비정질 실리콘 박막(205)을 레이저 어닐링 작업(순차적인 횡방향 결정화(SLS, Sequential lateral solidification) 방법을 사용)을 진행하여 상기 비정질 실리콘 박막(205)을 결정화하여 폴리실리콘층(205P)을 형성한다. 상기 폴리실리콘층(205P)을 사진식각하여 활성층(205A)을 형성한다. 상기 활성층(205A) 상에 게이트 제 1 절연막(207)과 게이트막(209)을 차례로 형성한 후, 상기 게이트막(209)상에 게이트 식각 마스크로 사용하기 위하여 사진 식각작업으로 마련된 게이트 보조막(211)을 형성한다. 상기 게이트 보조막은 크롬으로 형성하는 것을 특징으로 한다. 상기 게이트 보조막(211)을 게이트 식각마스크로 하여 상기 게이트막(209)을 식각선택비가 큰 식각물질을 사용하여 등방성 식각을 하여 게이트 패턴의 폭이 상기 게이트 보조막(211)보다 좁게 형성하도록 하여 게이트전극(209E)을 형성한다. 상기 게이트 보조막(211)은 식각 선택비가 크고, 식각 중에 문제가 없는 금속을 사용하는 것이 바람직하다.
상기 게이트전극(209E)을 식각마스크로 사용하며 상기 활성층(205A)에 노출된 부분에 이온주입하여 소오스영역(205S)과 드레인영역(205D)을 형성한다. 상기 소오스영역(205S)과 드레인영역(205D) 사이에는 채널영역(205C)이 형성된다. N채널 TFT에서는 가속에너지 65keV와 1.5 ×1015/cm2의 도즈량으로 포스포러스(P)로 이온주입을 한다. 상기 게이트 보조막(211)을 식각으로 제거한다. 이후, 상기 이온주입으로 인하여 형성된 소오스영역(205S)과 드레인영역(205D)은 비정질화 되었기 때문에 RTA하여 결정화를 한다. RTA에 영향을 미치지 않을 때는 RTA 공정이후에 상기 게이트 보조막(211)을 제거해도 무방하다.
상기 게이트전극(209E)을 포함하는 기판의 노출된 전면에 게이트 제 2 절연막(213)을 증착한다. 상기 게이트 제 2 절연막(213)은 바람직하게는 실리콘 산화막과 실리콘질화막을 차례로 증착하거나, 어느 하나만을 증착할 수도 있다. 이후, 상기 게이트 제 2 절연막(213)을 사진식각하여 상기 소오스영역(205S)과 드레인영역(205D)의 일부를 노출시키는 제 1 콘택홀(Contact hole)(215S, 215D)을 각각 형성한다. 상기 제 1 콘택홀(215S, 215D)을 포함하여 노출된 전면에 도전층을 증착한 후, 사진 식각하여 소오스영역(205S)과 드레인영역(205D)사이의 콘택홀상에 각각 소오스전극(217S)과 드레인전극(217S)을 형성한다. 상기 소오스전극(217S)과 드레인전극(217S)을 포함하여 노출된 전면에 제 3절연막(219)을 증착한다. 상기 제 3 절연막(219)을 사진식각하여 상기 드레인전극(217S)의 국부를 노출하여 제 2 콘택홀을 형성한다. 이후, 기판의 노출된 전면에 투명전도층을 증착한 후, 사진식각하여 드레인 전극(217S)에 연결되는 화소전극(221)을 형성한다. 상기 화소전극(221)은 인듐산화막(In2O3), 주석산화막(Sn2O), 인듐주석산화막(In2O3/Sn doped, 이하 ITO라 칭함), 카드뮴산화막(CdO), 아연산화막(ZnO),카드뮴주석산화막(Cd2SnO4), 아연주석산화막(Zn2SnO4), 카드뮴 산화막(CdO) 중의 어느 하나를 사용할 수도 있다. 상기 화소전극(221)은 ITO를 사용하는 것이 바람직하다.
이상과 같이 본 발명은 도면을 통하여 설명한 바와 같이, 본 발명은 P채널 트랜지스터와 N채널 트랜지스터를 함께 구비하여 사용하는 폴리실리콘형 박막트랜지스터 액정표시 장치의 N채널 박막트랜지스터 제조방법에 관한 것으로서, 보조막을 이용하여 게이트막을 등방성 식각하여 게이트 보조막보다 게이트막이 좁게 패턴을 형성하며, 이온주입하여 소오스영역 및 드레인영역을 형성한 후 열처리함으로써 활성층을 완벽하게 결정화하여 소오스영역과 드레인영역과 채널영역과의 접합부에 불순물 농도가 낮게 주입된 LDD 공정을 배제하였으며, 특히 부분 비정질화로 인해 발생한 소자 특성 저하에 대한 문제를 개선하는 데 뛰어난 효과가 있으므로 반도체 산업상 매우 유용한 발명인 것이다.
Claims (5)
- 글래스 기판 상에 완충막과 비정질 실리콘 박막을 차례로 증착한 다음 활성층을 형성하고 상기 활성층상에 게이트 제 1 절연막, 게이트막 및 게이트 보조막을 형성하고 불순물 이온주입을 실시하여 소오스영역과 드레인영역 및 채널을 형성한 후 상기 게이트 보조막은 제거하고 비정질화부분은 열처리하여 결정화하고 게이트 제 2 절연막을 증착하고 상기 게이트 제 2 절연막을 사진식각하여 제 1 콘택홀을 형성하며 상기 제 1 콘택홀상에 소오스전극과 드레인전극을 형성하고 상기 소오스전극과 드레인전극을 포함하여 노출된 전면에 게이트 제 3 절연막을 증착한 다음 제 2 콘택홀을 형성하여 드레인전극에 연결되는 화소전극을 형성하는 단계를 포함하는 P채널 트랜지스터와 N채널 트랜지스터를 함께 구비하여 사용하는 폴리실리콘형 박막트랜지스터 액정표시 장치의 N채널 박막트랜지스터 제조방법에 있어서,상기 게이트 보조막을 게이트 식각 마스크로 하여 게이트막을 식각선택비가 큰 식각물질을 사용하여 등방성 식각을 하여 게이트 패턴의 폭이 상기 게이트 보조막 보다 좁게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1항에 있어서, 상기 비정질 실리콘은 순차적인 횡방향 결정화(SLS, Sequential lateral solidification) 방법을 사용하여 결정화하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트 보조막은 크롬으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1항에 있어서, 상기 이온주입은 포스포러스(P) 이온을 60∼100keV의 가속에너지와 1×1015∼5×1015/cm2의 도즈량으로 주입하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1항에 있어서, 상기 화소전극은 인듐산화막(In2O3), 주석산화막(Sn2O), 인듐주석산화막(In2O3/Sn doped), 카드뮴산화막(CdO), 아연산화막(ZnO), 카드뮴주석산화막(Cd2SnO4), 아연주석산화막(Zn2SnO4), 카드뮴 산화막(CdO) 중의 어느 하나 또는 여러 가지로 형성하며, 바람직하게는 인듐주석산화막으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812321B1 (ko) * | 2005-05-23 | 2008-03-10 | 미쓰비시덴키 가부시키가이샤 | 액정표시장치 |
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