KR20030014884A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents
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Abstract
본 발명은 안정된 어드레스 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 첫번째 제 1전극에 제 1 주사펄스가 공급되는 단계와, 마지막 제 1전극에 제 1 주사펄스보다 바이어스 전압이 낮은 제 2 주사펄스가 공급되는 단계를 포함한다.
Description
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 안정된 어드레스 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에관한 것이다.
최근, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(이하 "PDP"라 함)이 주목받고 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다.
보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22), 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다.
격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 방전셀은 도 2에 도시된 바와 같이 매트릭스 형태로 배치된다. 도 2에서 방전셀(1)은 제 1전극라인(Y1 내지 Ym), 제 2전극라인(Z1 내지 Zm) 및 어드레스전극라인(X1 내지 Xn)의 교차부에 마련된다. 제 1전극라인(Y1 내지 Ym)은 순차적으로 구동되고, 제 2전극라인(Z1 내지 Zm)은 공통적으로 구동된다. 어드레스전극라인들(X1 내지 Xn)은 기수번째 라인들과 우수번째 라인들로 분할되어 구동된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다.
실례로, 8비트의 비디오 데이터를 이용하여 256 계조로 화상이 표시되는 경우 각 방전셀(1)에서의 1 프레임 표시기간(예를 들면, 1/60초=약 16.7msec)은 도 3에 도시된 바와 같이 8개의 서브필드(SF1 내지 SF8)로 분할된다.
각 서브필드(SF1 내지 SF8)는 다시 리셋 기간, 어드레스 기간 및 서스테인 기간으로 분할하고, 서스테인 기간에 1:2:4:8:…:128의 비율로 가중치를 부여하게 된다. 여기서, 리셋기간은 방전셀을 초기화하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 리셋 기간과 어드레스기간은 각 서브필드 기간에 동일하게 할당된다.
도 4는 종래의 PDP의 구동방법을 나타내는 파형도이다.
도 4를 참조하면, 종래의 PDP의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동된다.
리셋기간에는 제 2전극라인(Z1 내지 Zm)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)가 제 2전극라인(Z1 내지 Zm)에 공급되면, 제 2전극라인(Z1 내지 Zm)과 제 1전극라인(Y1 내지 Ym) 간에 리셋방전이 발생되어 방전셀이 초기화된다. 한편, 리셋기간에 어드레스전극라인(X1 내지 Xn)들에는 오방전 방지 펄스(MP)가 공급된다.
이러한 리셋기간에 이어 어드레스기간에는 제 1전극라인들(Y1 내지 Ym)에 순차적으로 주사펄스(SP)를 공급되고, 주사펄스(SP)에 동기되는 데이터펄스(DP)가 어드레스전극라인들(X1 내지 Xn)에 공급된다. 이때, 데이터펄스(DP)는 패널에 표시되는 화상에 의해 공급 유/무가 결정된다.
주사펄스(SP) 및 데이터펄스(DP)가 공급된 방전셀에서는 어드레스방전이 발생된다. 이와 같은, 어드레스방전이 발생된 방전셀들은 어드레스방전에 의해 소정의 벽전하가 형성된다.
이어서, 서스테인 기간에는 제 1전극라인들(Y1 내지 Ym)과 제 2전극라인들(Z1 내지 Zm)에 교번적으로 서스테인펄스(SUSPy, SUSPz)를 공급함으로써 상기 어드레스방전이 발생된 방전셀들에서 서스테인 방전이 소정의 기간동안 유지되게 한다.
이와 같은 방법으로 구동되는 종래의 PDP는 제 1 제 1전극라인(Y1)에 인가되는 주사펄스(SP)와 제 m 제 1전극라인(Ym)에 인가되는 주사펄스(SP)가 서로 상이한시간에 인가된다. 다시 말하여, 제 1전극라인(Y1 내지 Ym)에는 주사펄스(SP)가 순차적으로 인가되기 때문에 각각의 제 1전극라인(Y1 내지 Ym)에 인가되는 주사펄스(SP)는 상이한 시간에 인가된다.
제 1 제 1전극라인(Y1)에 주사펄스(SP)가 인가될 때에는 리셋방전에 의하여 생성된 벽전하들에 의하여 안정된 어드레스방전을 일으킬 수 있다. 하지만, 리셋방전에 의하여 생성된 벽전하들은 재결합등에 의하여 시간이 지날 수도록 소멸되게 된다. 따라서, 리셋방전에 의하여 형성된 벽전하들이 어느정도 소멸된 상태에서 제 m 제 1전극라인(Ym)에 주사펄스(SP)가 인가되게 된다.
이와 같이 리셋방전에 의하여 형성된 벽전하들이 소멸된 상태에서 주사펄스가 인가되는 제 1전극라인들(Y)에서는 오방전에 발생될 염려가 있다. 이와 같이 어드레스 기간에 오방전이 발생되면 켜질 방전셀들이 선택되지 않기 때문에 PDP의 화질이 저하되게 된다.
따라서, 본 발명의 목적은 안정된 어드레스 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 도 1에 도시된 방전셀들이 매트릭스 구조로 배치된 플라즈마 디스플레이 패널을 나타내는 도면.
도 3은 종래의 플라즈마 디스플레이 패널의 계조표현 방법을 나타내는 도면.
도 4는 종래의 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 5는 본 발명의 제 1 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 6은 본 발명의 제 2 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 7은 본 발명의 제 3 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 8은 도 7에 도시된 구동파형이 적용되는 플라즈마 디스플레이 패널을 나타내는 도면.
도 9는 본 발명의 제 4 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 10은 본 발명의 제 5 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀10 : 상부기판
12Y : 제 1전극12Z : 제 2전극
14,22 : 유전체층16 : 보호막
18 : 하부기판20X : 어드레스전극
24 : 격벽26 : 형광체
40 : 제 1 구동부42A,42B : 어드레스 구동부
44 : 적분회로46 : 제 2 구동부
50 : 상부블록52 : 하부블록
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 첫번째 제 1전극에 제 1 주사펄스가 공급되는 단계와, 마지막 제 1전극에 제1 주사펄스보다 바이어스 전압이 낮은 제 2 주사펄스가 공급되는 단계를 포함한다.
상기 바이어스 전압은 제 1주사펄스의 바이어스 전압으로부터 제 2 주사펄스의 바이어스 전압까지 서서히 낮아진다.
상기 제 2주사펄스는 제 1주사펄스 보다 높은 전압값을 갖는다.
상기 첫번째 제 1전극 및 첫번째 제 1전극의 하부에 위치되어 다수의 제 1전극을 포함하는 상부블록에 제 1주사펄스가 공급되고, 마지막 제 1전극 및 마지막 제 1전극의 상부에 위치되어 다수의 제 1전극을 포함하는 하부블록에 제 2주사펄스가 공급된다.
상기 제 1 주사펄스가 공급될 때 어드레스전극들에 제 1 데이터펄스가 공급되는 단계와, 제 2 주사펄스가 공급될 때 어드레스전극들에 제 2 데이터펄스가 공급되는 단계를 포함한다.
상기 제 2 데이터펄스의 전압값은 제 1 데이터펄스의 전압값보다 높게 설정된다.
상기 어드레스전극들에 공급되는 데이터펄스는 시간이 지남에 따라서 제 1 데이터펄스로부터 제 2 데이터펄스의 전압값으로 서서히 높아지도록 설정된다.
상기 제 1 및 제 2 데이터펄스의 전압값은 주사펄스를 공급하는 공급부에서 가깝게 위치되는 어드레스전극라인으로부터 공급부로부터 멀리 위치되는 어드레스전극라인으로 갈수록 높게 설정된다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 상부블록 및 하부블록의 첫번째 제 1전극에 제 1 주사펄스가 공급되는 단계와, 상부블록 및 하부블록의 마지막 제 1전극에 제 1 주사펄스보다 낮은 바이어스 전압을 가지는 제 2 주사펄스가 공급된다.
상기 바이어스 전압은 제 1주사펄스의 바이어스 전압으로부터 제 2 주사펄스의 바이어스 전압까지 서서히 낮아진다.
상기 제 2주사펄스는 제 1주사펄스 보다 높은 전압값을 갖는다.
상기 상부블록 및 하부블록의 첫번째 제 1전극 및 첫번째 제 1전극의 하부에 위치되어 다수의 제 1전극을 포함하는 제 1 및 제 3 블록에 제 1 주사펄스가 공급되고, 상부블록 및 하부블록의 마지막 제 1전극 및 마지막 제 1전극의 상부에 위치되어 다수의 제 1전극을 포함하는 제 2 및 제 4블록에 상기 제 2주사펄스가 공급된다.
상기 제 1 주사펄스가 공급될 때 어드레스전극들에 제 1 데이터펄스가 공급되는 단계와, 제 2 주사펄스가 공급될 때 어드레스전극들에 제 2 데이터펄스가 공급되는 단계를 포함한다.
상기 제 2 데이터펄스의 전압값은 제 1 데이터펄스의 전압값보다 높게 설정된다.
상기 어드레스전극들에 공급되는 데이터펄스는 시간이 지남에 따라서 제 1 데이터펄스로부터 제 2 데이터펄스의 전압값으로 서서히 높아지도록 설정된다.
상기 제 1 및 제 2 데이터펄스의 전압값은 주사펄스를 공급하는 공급부에서 가깝게 위치되는 어드레스전극라인으로부터 공급부로부터 멀리 위치되는 어드레스전극라인으로 갈수록 높게 설정된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 제 1 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에 의한 플라즈마 디스플레이 패널의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동된다.
리셋기간에는 제 2전극라인(Z1 내지 Zm)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)가 제 2전극라인(Z1 내지 Zm)에 공급되면, 제 2전극라인(Z1 내지 Zm)과 제 1전극라인(Y1 내지 Ym) 간에 리셋방전이 발생되어 방전셀이 초기화된다. 한편, 리셋기간에 어드레스전극라인(X1 내지 Xn)들에는 오방전 방지 펄스(MP)가 공급된다.
이러한 리셋기간에 이어 어드레스기간에는 제 1전극라인들(Y1 내지 Ym)에 순차적으로 주사펄스(SP)를 공급되고, 주사펄스(SP)에 동기되는 데이터펄스(DP)가 어드레스전극라인들(X1 내지 Xn)에 공급된다. 이때, 데이터펄스(DP)는 패널에 표시되는 화상에 의해 공급 유/무가 결정된다.
주사펄스(SP) 및 데이터펄스(DP)가 공급된 방전셀에서는 어드레스방전이 발생된다. 이와 같은, 어드레스방전이 발생된 방전셀들은 어드레스방전에 의해 소정의 벽전하가 형성된다.
이어서, 서스테인 기간에는 제 1전극라인들(Y1 내지 Ym)과 제2전극라인들(Z1 내지 Zm)에 교번적으로 서스테인펄스(SUSPy, SUSPz)를 공급함으로써 상기 어드레스방전이 발생된 방전셀들에서 서스테인 방전이 소정의 기간동안 유지되게 한다.
이러한 본 발명의 제 1 실시예에 의한 구동방법에서 어드레스 기간에 제 1전극라인들(Y1 내지 Ym)에 인가되는 주사펄스(SP)의 전압값은 인가되는 순서에 따라서 상이하게 설정된다. 다시 말하여, 제 1 제 1전극라인(Y1)에 인가되는 주사펄스(SP)는 제 1 하이전압(Vhigh1) 및 제 1 로우전압(Vlow1)의 차에 해당하는 전압값을 갖는다. 또한, 제 m 제 1전극라인(Ym)에 인가되는 주사펄스(SP)는 제 2 하이전압(Vhigh2) 및 제 2 로우전압(Vlow2)의 차에 해당하는 전압값을 갖는다.
이때, 제 1 하이전압(Vhigh1)과 제 2 하이전압(Vhigh2)은 동일한 전압값으로 설정되고, 제 2 로우전압(Vlow2)은 제 1 로우전압(Vlow1)보다 낮은 전압값을 갖도록 설정된다. 즉, 본 발명의 제 1 실시예에서는 제 1 제 1전극라인(Y1)에 공급되는 주사펄스(SP) 보다 제 m 제 1전극라인(Ym)에 인가되는 주사펄스(SP)의 전압값이 높게 설정된다.
한편, 주사펄스(SP)의 바이어스 전압은 제 1 로우전압(Vlow1)으로부터 제 2 로우전압(Vlow2)으로 서서히 낮아지게 된다. 따라서, 주사펄스(SP)의 전압값은 인가되는 순서, 즉 나중에 주사펄스(SP)가 인가될 수록 높은 전압값을 갖도록 설정된다. 이와 같이 나중에 인가되는 주사펄스(SP)가 높은 전압값을 갖게되면 리셋방전에 생성된 벽전하들의 소멸을 보상할 수 있게 된다.
예를 들어, 제 1 제 1전극라인(Y1)에는 낮은 전압값을 가지는 주사펄스(SP)가 인가된다. 이때, 리셋방전에 의하여 생성된 벽전하들이 소멸되지 않았기 때문에 낮은 전압값을 가지는 주사펄스(SP)로 충분히 어드레스 방전을 일으킬 수 있다. 이후 제 i 제 1전극라인(Yi)에는 제 1 제 1전극라인(Y1)에 인가되는 주사펄스(SP)보다 높은 전압값을 가지는 주사펄스(SP)가 인가되어 리셋방전에 의하여 생성된 벽전하들의 소멸량을 보상하게 된다. 따라서, 제 i 제 1전극라인(Yi)에서는 안정된 어드레스 방전을 일으킬 수 있다.
또한, 제 m 제 1전극라인(Ym)에는 제 i 제 1전극라인(Yi)에 인가되는 주사펄스(SP)보다 높은 전압값을 가지는 주사펄스(SP)가 인가되어 리셋방전에 의하여 생성된 벽전하들의 소멸량을 보상하게 된다. 따라서, 제 m 제 1전극라인(Ym)에서는 안정된 어드레스 방전을 일으킬 수 있다.
한편, 본 발명의 제 1실시예에 의한 구동파형은 듀얼스캔 방식의 플라즈마 디스플레이 패널에 적용될 수 있다.
도 6은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제 2실시예에 의한 PDP의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동된다. 또한, 이와 같은 본 발명의 제 2실시예에 의한 PDP의 패널은 상부블록과 하부블록으로 나뉘어 구동된다. 상부블록에는 제 1어드레스전극라인(X11 내지 X1n)과, Y1 내지 Ym/2 제 1전극라인(Y1 내지 Ym/2)이 형성된다. 하부블록에는 제 2어드레스전극라인(X21 내지 X2n)과, Ym/2+1 내지 Ym 제 1전극라인(Ym/2+1 내지 Ym)이 형성된다. 이와 같은 상부블록및 하부블록에는 공통적으로 제 2전극라인(Z1 내지 Zm)이 형성된다.
리셋기간에는 제 2전극라인(Z1 내지 Zm)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)가 제 2전극라인(Z1 내지 Zm)에 공급되면, 제 2전극라인(Z1 내지 Zm)과 제 1전극라인(Y1 내지 Ym) 간에 리셋방전이 발생되어 방전셀이 초기화된다. 한편, 리셋기간에 제 1 및 제 2어드레스전극라인(X11 내지 X1n, X21 내지 X2n)들에는 오방전 방지 펄스(MP)가 공급된다.
이러한 리셋기간에 이어 어드레스기간에는 Y1 내지 Ym/2 제 1전극라인(Y1 내지 Ym/2) 및 Ym/2+1 내지 Ym 제 1전극라인(Ym/2+1 내지 Ym)에 주사펄스(SP)가 공급된다. 또한, 제 1어드레스전극라인(X11 내지 X1n) 및 제 2어드레스전극라인(X21 내지 X2n)에 주사펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 이때, 이때, 데이터펄스(DP)는 패널에 표시되는 화상에 의해 공급 유/무가 결정된다.
주사펄스(SP) 및 데이터펄스(DP)가 공급된 방전셀에서는 어드레스방전이 발생된다. 이와 같은, 어드레스방전이 발생된 방전셀들은 어드레스방전에 의해 소정의 벽전하가 형성된다.
이어서, 서스테인 기간에는 제 1전극라인들(Y1 내지 Ym)과 제 2전극라인들(Z1 내지 Zm)에 교번적으로 서스테인펄스(SUSPy, SUSPz)를 공급함으로써 상기 어드레스방전이 발생된 방전셀들에서 서스테인 방전이 소정의 기간동안 유지되게 한다.
이러한 본 발명의 제 2 실시예에 의한 구동방법에서 어드레스 기간에 Y1 내지 Ym/2 제 1전극라인(Y1 내지 Ym/2) 및 Ym/2+1 내지 Ym 제 1전극라인(Ym/2+1 내지Ym)에 인가되는 주사펄스(SP)의 전압값은 인가되는 순서에 따라서 상이하게 설정된다. 다시 말하여, 제 1 및 제 Ym/2 주사서스테인전극라인(Y1,Ym/2)에 인가되는 주사펄스(SP)는 제 1하이전압(Vghi1) 및 제 1로우전압(Vlow1)의 차에 해당하는 전압값을 갖는다. 또한, 제 Ym/2 및 제 m 제 1전극라인(Ym/2,Ym)에 인가되는 주사펄스(SP)는 제 2하이전압(Vhigh2) 및 제 2로우전압(Vlow2)의 차에 해당하는 전압값을 갖는다.
이때, 제 1 하이전압(Vhigh1)과 제 2 하이전압(Vhigh2)은 동일한 전압값으로 설정되고, 제 2 로우전압(Vlow2)은 제 1 로우전압(Vlow1)보다 낮은 전압값을 갖도록 설정된다. 즉, 본 발명의 제 2 실시예에서는 제 1 및 제 Ym/2 주사서스테인전극라인(Y1,Ym/2)에 공급되는 주사펄스(SP)보다 제 Ym/2 및 제 m 제 1전극라인(Ym/2,Ym)에 인가되는 주사펄스(SP)의 전압값이 높게 설정된다.
한편, 주사펄스(SP)의 바이어스 전압은 제 1 로우전압(Vlow1)으로부터 제 2 로우전압(Vlow2)으로 서서히 낮아지게 된다. 따라서, 주사펄스(SP)의 전압값은 인가되는 순서, 즉 나중에 주사펄스(SP)가 인가될 수록 높은 전압값을 갖도록 설정된다. 이와 같이 나중에 인가되는 주사펄스(SP)가 높은 전압값을 갖게되면 리셋방전에 생성된 벽전하들의 소멸을 보상할 수 있게 된다. 따라서, 제 Ym/2 및 제 m 제 1전극라인(Ym)에서는 안정된 어드레스 방전을 일으킬 수 있다.
도 7은 본 발명의 제 3 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 7을 참조하면, 본 발명의 제 3 실시예에 의한 플라즈마 디스플레이 패널의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동된다.
리셋기간에는 리셋방전을 일으켜 모든 방전셀들에 균일한 벽전하를 형성시킨다. 리셋기간에 방전셀들에 형성된 벽전하는 어드레스 방전이 쉽게 일어날 수 있게 한다. 한편, 리셋기간에 어드레스전극라인(X1 내지 Xn)들에는 오방전 방지 펄스(MP)가 공급된다.
이러한 리셋기간에 이어 어드레스기간에는 어드레스 방전을 일으켜 켜질 방전셀을 선택하게 된다. 이때, 데이터펄스(DP)는 패널에 표시되는 화상에 의해 공급 유/무가 결정된다. 어드레스방전이 발생된 방전셀들에는 어드레스방전에 의해 소정의 벽전하가 형성된다.
이어서, 서스테인 기간에는 어드레스방전이 발생된 방전셀들에서 서스테인 방전이 소정의 기간동안 유지되게 한다.
이러한, 본 발명의 제 3 실시예에서 패널은 도 8과 같이 상부패널(50)과 하부패널(52)로 나뉘어 구동된다. 상부패널(50)에는 전체 제 1전극라인(Y1 내지 Ym) 중 절반에 해당하는 제 1전극라인(Y1 내지 Ym/2)이 형성된다. 하부패널(50)에는 나머지 절반에 해당하는 제 1전극라인(Ym/2+1 내지 Ym)이 형성된다.
이러한, 상부패널(50)에 인가되는 주사펄스(SP)의 전압과 하부패널(52)에 인가되는 주사펄스(SP)의 전압은 상이하게 설정된다. 다시 말하여, 상부패널(50)에 형성된 제 1전극라인(Y1 내지 Ym/2)에는 제 1 로우전압(Vlow1)이 인가되고, 하부패널(52)에 형성된 제 1전극라인(Ym/2+1 내지 Ym)에는 제 1 로우전압(Vlow1)보다 낮은 전압값을 가지는 제 2 로우전압(Vlow2)이 공급된다.
따라서, 하부패널(52)에 형성된 제 1전극라인(Ym/2+1 내지 Ym)에는 상부패널(50)에 형성된 제 1전극라인(Y1 내지 Ym/2)보다 높은 전압값을 가지는 주사펄스(SP)가 공급된다. 이와 같이 하부패널(52)에 형성된 제 1전극라인(Ym/2+1 내지 Ym)에 높은 전압값을 가지는 주사펄스(SP)가 공급되면 리셋방전에 의하여 생성된 벽전하들의 소멸을 보상할 수 있게 된다. 한편, 이와 같은 본 발명의 제 3실시예는 도 7에 도시된 듀얼스캔 방식의 PDP에도 적용될 수 있다.
도 9는 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 9를 참조하면, 본 발명의 제 4실시예에 의한 PDP의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동된다.
리셋기간에는 제 2전극라인(Z1 내지 Zm)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)가 제 2전극라인(Z1 내지 Zm)에 공급되면, 제 2전극라인(Z1 내지 Zm)과 제 1전극라인(Y1 내지 Ym) 간에 리셋방전이 발생되어 방전셀이 초기화된다. 한편, 리셋기간에 어드레스전극라인(X1 내지 Xn)들에는 오방전 방지 펄스(MP)가 공급된다.
이러한 리셋기간에 이어 어드레스기간에는 제 1전극라인들(Y1 내지 Ym)에 순차적으로 주사펄스(SP)를 공급되고, 주사펄스(SP)에 동기되는 데이터펄스(DP)가 어드레스전극라인들(X1 내지 Xn)에 공급된다. 이때, 데이터펄스(DP)는 패널에 표시되는 화상에 의해 공급 유/무가 결정된다.
주사펄스(SP) 및 데이터펄스(DP)가 공급된 방전셀에서는 어드레스방전이 발생된다. 이와 같은, 어드레스방전이 발생된 방전셀들은 어드레스방전에 의해 소정의 벽전하가 형성된다.
이어서, 서스테인 기간에는 제 1전극라인들(Y1 내지 Ym)과 제 2전극라인들(Z1 내지 Zm)에 교번적으로 서스테인펄스(SUSPy, SUSPz)를 공급함으로써 상기 어드레스방전이 발생된 방전셀들에서 서스테인 방전이 소정의 기간동안 유지되게 한다.
이러한 본 발명의 제 4 실시예에 의한 구동방법에서 어드레스 기간에 어드레스전극라인들(X1 내지 Xn)에 공급되는 데이터펄스(DP)의 전압값은 인가되는 순서에 따라서 상이하게 설정된다. 다시 말하여, 제 1 제 1전극라인(Y1)에 주사펄스(SP)가 인가될 때 어드레스전극라인들(X1 내지 Xn)에는 제 1데이터펄스(DP1)가 공급된다. 이후, 제 2제 1전극라인(Y2)에 주사펄스(SP)가 인가될 때 어드레스전극라인들(X1 내지 Xn)에는 제 1데이터펄스(DP1)보다 높은 전압값을 가지는 제 2데이터펄스(D2)가 공급된다. 이와 같은 방법으로 어드레스전극라인들(X1 내지 Xn)에 공급되는 인가순서에 따라서 순차적으로 높은 전압값을 갖게된다. 따라서, 본 발명의 제 4실시예에 의하면 벽전하의 소멸에 의한 미스 라이팅 현상을 방지할 수 있다.
한편, 본 발명의 어드레스전극라인들(X1 내지 Xn)에 인가되는 데이터펄스(DP)는 도 10과 같이 순차적으로 높은 전압값을 가지도록 설정될 수 있다. 즉, 제 1전극라인(Y1 내지 Ym)의 저항값을 보상할 수 있도록 도시되지 않은 제 1 구동부와 가깝게 위치되는 어드레스전극라인(X1)에는 낮은 전압레벨을 가지는 데이터펄스(DP)가 공급된다. 또한, 제 1 구동부와 멀리 위치되는 어드레스전극라인(Xn)에는 높은 전압레벨을 가지는 데이터펄스(DP)가 공급된다. 또한, 본 발명의 제 4실시예와 동일하게 어드레스 기간에 어드레스전극라인들(X1 내지 Xn)에 공급되는 데이터펄스(DP)의 전압값은 인가되는 순서에 따라서 상이하게 설정된다.
다시 말하여, 제 1전극라인(Y1)에 주사펄스(SP)가 인가될 때 어드레스전극라인들(X1 내지 Xn)에는 제 1데이터펄스(DP1)가 공급된다. 이후, 제 2전극라인(Y2)에 주사펄스(SP)가 인가될 때 어드레스전극라인들(X1 내지 Xn)에는 제 1데이터펄스(DP1)보다 높은 전압값을 가지는 제 2데이터펄스(D2)가 공급된다. 이와 같은 방법으로 어드레스전극라인들(X1 내지 Xn)에 공급되는 인가순서에 따라서 순차적으로 높은 전압값을 갖게된다. 따라서, 본 발명의 제 5실시예에 의하면 벽전하의 소멸에 의한 미스 라이팅 현상을 방지함과 아울러 제 1전극라인(Y1 내지 Ym)의 저항값을 보상할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 제 1전극라인들에 공급되는 주사펄스의 전압을 상이하게 설정하여 리셋기간에 생성된 벽전하들의 소멸량을 보상할 수 있다. 따라서, 어드레스기간에 오방전을 방지할 수 있고, 이에 따라 플라즈마 디스플레이 패널의 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (16)
- 다수의 제 1전극과, 상기 다수의 제 1전극과 교차되는 방향으로 형성되는 다수의 어드레스전극을 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서,상기 첫번째 제 1전극에 제 1 주사펄스가 공급되는 단계와,상기 마지막 제 1전극에 상기 제 1 주사펄스보다 바이어스 전압이 낮은 제 2 주사펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 1 항에 있어서,상기 바이어스 전압은 상기 제 1주사펄스의 바이어스 전압으로부터 상기 제 2 주사펄스의 바이어스 전압까지 서서히 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 1 항에 있어서,상기 제 2주사펄스는 상기 제 1주사펄스 보다 높은 전압값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 1 항에 있어서,상기 첫번째 제 1전극 및 상기 첫번째 제 1전극의 하부에 위치되어 다수의제 1전극을 포함하는 상부블록에 상기 제 1주사펄스가 공급되고,상기 마지막 제 1전극 및 상기 마지막 제 1전극의 상부에 위치되어 다수의 제 1전극을 포함하는 하부블록에 상기 제 2주사펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 1 항에 있어서,상기 제 1 주사펄스가 공급될 때 상기 어드레스전극들에 제 1 데이터펄스가 공급되는 단계와,상기 제 2 주사펄스가 공급될 때 상기 어드레스전극들에 제 2 데이터펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 5 항에 있어서,상기 제 2 데이터펄스의 전압값은 상기 제 1 데이터펄스의 전압값보다 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 6 항에 있어서,상기 어드레스전극들에 공급되는 상기 데이터펄스는 시간이 지남에 따라서 상기 제 1 데이터펄스로부터 상기 제 2 데이터펄스의 전압값으로 서서히 높아지도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 5 항에 있어서,상기 제 1 및 제 2 데이터펄스의 전압값은 상기 주사펄스를 공급하는 공급부에서 가깝게 위치되는 어드레스전극라인으로부터 상기 공급부로부터 멀리 위치되는 어드레스전극라인으로 갈수록 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 상부블록 및 하부블록으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,상기 상부블록 및 하부블록의 첫번째 제 1전극에 제 1 주사펄스가 공급되는 단계와,상기 상부블록 및 하부블록의 마지막 제 1전극에 상기 제 1 주사펄스보다 낮은 바이어스 전압을 가지는 제 2 주사펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 9 항에 있어서,상기 바이어스 전압은 상기 제 1주사펄스의 바이어스 전압으로부터 상기 제 2 주사펄스의 바이어스 전압까지 서서히 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 9 항에 있어서,상기 제 2주사펄스는 상기 제 1주사펄스 보다 높은 전압값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 9 항에 있어서,상기 상부블록 및 하부블록의 상기 첫번째 제 1전극 및 상기 첫번째 제 1전극의 하부에 위치되어 다수의 제 1전극을 포함하는 제 1 및 제 3 블록에 상기 제 1 주사펄스가 공급되고,상기 상부블록 및 하부블록의 상기 마지막 제 1전극 및 상기 마지막 제 1전극의 상부에 위치되는 다수의 제 1전극을 포함하는 제 2 및 제 4블록에 상기 제 2주사펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 9 항에 있어서,상기 제 1 주사펄스가 공급될 때 상기 어드레스전극들에 제 1 데이터펄스가 공급되는 단계와,상기 제 2 주사펄스가 공급될 때 상기 어드레스전극들에 제 2 데이터펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 13 항에 있어서,상기 제 2 데이터펄스의 전압값은 상기 제 1 데이터펄스의 전압값보다 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 14 항에 있어서,상기 어드레스전극들에 공급되는 상기 데이터펄스는 시간이 지남에 따라서 상기 제 1 데이터펄스로부터 상기 제 2 데이터펄스의 전압값으로 서서히 높아지도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 데이터펄스의 전압값은 상기 주사펄스를 공급하는 공급부에서 가깝게 위치되는 어드레스전극라인으로부터 상기 공급부로부터 멀리 위치되는 어드레스전극라인으로 갈수록 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20031124 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040312 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20031124 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |