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KR20020067541A - 고주파 증폭 장치 - Google Patents

고주파 증폭 장치 Download PDF

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KR20020067541A
KR20020067541A KR1020027007434A KR20027007434A KR20020067541A KR 20020067541 A KR20020067541 A KR 20020067541A KR 1020027007434 A KR1020027007434 A KR 1020027007434A KR 20027007434 A KR20027007434 A KR 20027007434A KR 20020067541 A KR20020067541 A KR 20020067541A
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current
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bipolar transistor
npn bipolar
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히로유끼 조바
다까하시요시노리
이께다유끼오
다다시 다까기
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미쓰비시덴키 가부시키가이샤
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Abstract

저항(13, 14)과 NPN 바이폴라 트랜지스터(12) 사이에, NPN 바이폴라 트랜지스터(12)의 콜렉터 전류를 기준 전류로 하며, 또한, NPN 바이폴라 트랜지스터(11)의 콜렉터 전류를 결정하는 전류 미러(20)를 구성하는 PNP 바이폴라 트랜지스터(21, 22)를 구비하였다. 이것에 의해, 전압 강하 ΔVb가 0에 가까운 값이 되도록, PNP 바이폴라 트랜지스터(21, 22)의 사이즈 비 A를 설계함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류가 발생했을 때에 베이스 전압 Vb의 전압 강하 ΔVb를 억제하여, 그 결과로서 고출력, 고효율을 얻는 것이 가능하다.

Description

고주파 증폭 장치{HIGH-FREQUENCY AMPLIFIER}
일반적으로 BJT, HBT 등의 NPN 바이폴라 트랜지스터를 이용한 고주파 증폭기에서는, 고출력, 고효율을 얻기 위해 베이스 전압을 정전압으로 인가하는 정전압 바이어스 회로가 이용된다. 정전류로 베이스 바이어스를 인가한 경우에는, 고주파의 입력 전력이 증가한 경우에 정류 전류가 발생하면 정전류를 유지하기 위해 베이스 전압이 강하한다. 그 때문에, 입력 전력이 커지면, B급 동작에 급속하게 접근하므로 포화 전력이 작아져서, 고출력, 고효율을 얻을 수 없다. 한편, 정전압으로 베이스 바이어스를 인가한 경우에는, 베이스 전압은 강하하지 않기 때문에, 바이어스급은 변화하지 않고, 정전류 바이어스의 경우와 비교하여 큰 포화 출력 전력과 고효율을 얻을 수 있다. 따라서, 입력 전력이 증가함으로써, 베이스 전류가 증가하여도, 베이스 전압이 저하하지 않는 정전압 바이어스 회로가 필요해진다.
도 1은 예를 들면「아날로그 IC의 기능 회로 설계 입문 회로 시뮬레이터 SPICE를 이용한 IC 설계법」(아오끼 히데히꼬 저, CQ 출판사, 1992년 9월 20일 발행, P74)에 도시된 베이스 전류 보상 전류 미러 회로를 정전압 바이어스 회로에 이용한 경우의 고주파 증폭 장치를 도시한 회로도이다.
도면에서, 참조 번호(1)는 BJT, HBT 등의 NPN 바이폴라 트랜지스터를 증폭 소자로서 이용한 고주파 증폭기, 참조 번호(2)는 그 고주파 증폭기(1)에 베이스 바이어스 전압을 공급하는 정전압 바이어스 회로이다.
고주파 증폭기(1)에서, 참조 번호(3)는 BJT, HBT 등의 NPN 바이폴라 트랜지스터, 참조 번호(4)는 그 NPN 바이폴라 트랜지스터(3)의 에미터 단자에 접속된 접지, 참조 번호(5)는 고주파 신호 입력 단자, 참조 번호(6)는 고주파 신호 출력 단자, 참조 번호(7)는 베이스 바이어스 단자, 참조 번호(8)는 콜렉터 바이어스 단자이다.
또한, 정전압 바이어스 회로(2)에서, 참조 번호(11)는 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)와 함께 전류 미러를 구성하는 BJT, HBT 등의 NPN 바이폴라 트랜지스터로서, 그 베이스 단자가 베이스 바이어스 단자(7)에 접속되고, 그 에미터 단자가 접지(4)에 접속된 것이다. 참조 번호(12)는 베이스 전류 보상용의 BJT, HBT 등의 NPN 바이폴라 트랜지스터로서, 그 베이스 단자가 NPN 바이폴라 트랜지스터(11)의 콜렉터 단자에 접속되고, 그 에미터 단자가 NPN 바이폴라 트랜지스터(11)의 베이스 단자에 접속된 것이다. 참조 번호(13)는 NPN 바이폴라 트랜지스터(12)의 콜렉터 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 저항, 참조 번호(14)는 NPN 바이폴라 트랜지스터(12)의 베이스 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 저항이다.
다음에 동작에 대하여 설명한다.
고주파 신호 Pin은, 고주파 신호 입력 단자(5)로부터 고주파 증폭기(1)에 입력되어, 고주파 증폭기(1)로 증폭된 후, 고주파 신호 출력 단자(6)로부터 출력된다. 고주파 증폭기(1)의 베이스 전압 Vb 및 베이스 전류 Ibrf는, 정전압 바이어스 회로(2)로부터 공급되고, 고주파 증폭기(1)의 콜렉터 전류 Icrf 및 콜렉터 전압 Vc는, 콜렉터 바이어스 단자(8)로부터 공급된다.
정전압 바이어스 회로(2)에서, 베이스 전압 Vb 및 베이스 전류 Ibrf는, 이하와 같이 결정된다. 여기서, 만일, 고주파 증폭기(1)와 함께 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 사이즈를 1, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 사이즈를 N, 베이스 전류 보상용의 NPN 바이폴라 트랜지스터(12)의 사이즈를 M으로 한다. 또한, 이들 3개의 NPN 바이폴라 트랜지스터(3, 11, 12)는 동일한 구조의 것으로 하고, 전류 증폭율을 β로 한다. 또한, 접점 전압 Vref, 전류 Iref, Icdc1, Ibdc1, Icdc2, Iedc2, Ibdc2, Ibrf, Icrf, 저항 Rref를 도 1에 도시한 바와 같이 정의한다.
정전압 바이어스 회로(2)의 전원 공급/전압 설정 단자(15)로부터 전원 전압 Vpc가 인가된 경우의 전류 미러의 기준 전류 Iref는,
Iref=(Vpc-2·Vb)/Rref
로 주어진다. 이 기준 전류에 대하여, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 콜렉터 전류 Icrf는,
로 된다. 그 때에, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 베이스 바이어스 전압 Vb는,
Vb=(Vpc-Iref·Rref)/2
로 설정된다. 이 때에 흐르는 베이스 전류 Ibrf는 다음 식으로 된다.
Ibrf=Icrf/β
이와 같이 하여, 정전압 바이어스 회로(2)의 출력으로서, 베이스 전압 Vb, 베이스 전류 Ib를 공급한다.
종래의 고주파 증폭 장치는, 이상과 같이 구성되어 있으므로, 이하에 도시한 바와 같이 고주파 입력 신호 Pin이 증가되어, 베이스 정류 전류 ΔIb가 발생하였을 때에, 베이스 전압 Vb가 ΔVb인 전압 강하분만큼 저하된다. 따라서, 고주파 입력 신호 Pin이 증가한 경우에, 고주파 증폭기(1)의 바이어스급이 B급에 접근하여, 포화 출력 전력, 효율이 저하한다는 문제가 있다. 이하에, 전압 강하 ΔVb가 발생하는 동작에 대하여 설명한다.
종래의 기술에서, 고주파 증폭기(1)의 입력 전력이 증가하여, ΔIb인 베이스 정류 전류가 발생하여, 그 결과로서, 정전압 바이어스 회로(2)로부터 출력되는 베이스 전류 Ibrf가 ΔIb만큼 증가한 경우에 대하여 검토한다. 베이스 전류 Ibrf가ΔIb만큼 증가한 경우에, 베이스 전류 보상용의 NPN 바이폴라 트랜지스터(12)의 에미터 전류 Iedc2는 ΔIedc2만큼 증가하여, 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 베이스 전류 Ibdc1은 ΔIbdc1만큼 감소한다고 하면, 이들 전류의 변화량에는 다음 식의 관계가 있다.
ΔIb=ΔIedc2+ΔIbdc1
다음에, 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 베이스 전류 Icdc1의 변화량 ΔIcdc1은,
ΔIcdc1=-β·ΔIbdc1
로 된다. 여기서, 기준 전류 Iref는, 거의 일정하다고 하면, 베이스 전류 보상용의 NPN 바이폴라 트랜지스터(12)의 베이스 전류 Ibdc2의 변화량 ΔIbdc2는,
ΔIbdc2=-ΔIcdc1=β·ΔIbdc1
로 된다. 따라서, 베이스 전류 보상용의 바이폴라 트랜지스터(12)의 에미터 전류 Iedc2의 변화량 ΔIedc2는,
ΔIedc2=(1+β)·ΔIbdc2
=β·(1+β)·ΔIbdc1
로 된다. 따라서,
ΔIb=ΔIedc2+ΔIbdc1
=ΔIbdc1·{1+β·(1+β)}
=ΔIbdc1·(1+β+β2)
로부터, ΔIbdc1은 다음 식으로 된다.
그 때의 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 전압 강하, 즉, 출력 전압 Vb의 전압 강하 ΔVb는 이하의 식으로 된다.
단, n은 보정 계수, k는 볼츠만 계수, T는 절대 온도, q는 전하, Is는 포화 전류이다.
이상으로부터, 상술한 종래 기술의 고주파 증폭 장치에서는, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb가 ΔVb인 전압 강하가 생기고, 그 결과로서, 고주파 입력 신호 Pin이 증가한 경우에, 고주파 증폭기(1)의 바이어스급이 B급에 접근하여, 포화 출력 전력, 효율이 저하한다는 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생하여도, 고효율을 유지할 수 있는 고주파 증폭 장치를 얻는 것을 목적으로 한다.
〈발명의 개시〉
본 발명에 따른 고주파 증폭 장치는, 제1 및 제2 저항과 제3 NPN 바이폴라 트랜지스터와의 사이에, 제3 NPN 바이폴라 트랜지스터의 콜렉터 전류를 기준 전류로 하고, 또한, 제2 NPN 바이폴라 트랜지스터의 콜렉터 전류를 결정하는 전류 미러를 구성하는 제1 및 제2 PNP 바이폴라 트랜지스터를 구비한 것이다.
이것에 의해, 전류 미러를 구성하는 제1 및 제2 PNP 바이폴라 트랜지스터의 사이즈 비를, 전압 강하가 정확히 0이거나 무한히 0에 가까운 값이 되도록 설계함으로써, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생했을 때에 베이스 전압의 전압 강하를 억제하여, 그 결과로서 고출력, 고효율을 얻을 수 있는 효과가 있다.
또한, 전류 미러를 구성하는 제1 및 제2 PNP 바이폴라 트랜지스터의 사이즈 비를 가변시킴으로써, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생했을 때에 베이스 전압을 상승시키거나, 일정하게 하거나, 감소시키는 등의 조정이 가능하다는 효과가 있다.
본 발명에 따른 고주파 증폭 장치는, 제1 및 제2 저항과 제3 NPN 바이폴라 트랜지스터와의 사이에, 제3 NPN 바이폴라 트랜지스터의 콜렉터 전류를 기준 전류로 하고, 또한, 제2 NPN 바이폴라 트랜지스터의 콜렉터 전류를 결정하는 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터를 구비한 것이다.
이것에 의해, 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터의 사이즈 비를, 전압 강하가 정확히 0이거나 무한히 0에 가까운 값이 되도록 설계함으로써, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생했을 때에, 베이스 전압의 전압 강하를 억제하여, 그 결과로서 고출력, 고효율을 얻을 수 있는 효과가 있다.
또한, 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터의 사이즈 비를 가변시킴으로써, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생했을 때에, 베이스 전압을 상승시키거나, 일정하게 하거나, 감소시키는 등의 조정이 가능하다는 효과가 있다.
본 발명은 위성 통신, 지상 마이크로파 통신, 이동체 통신 등에 이용되는 고주파 증폭 장치에 관한 것이다.
도 1은 종래의 고주파 증폭 장치를 도시한 회로도.
도 2는 본 발명의 실시예 1에 따른 고주파 증폭 장치를 도시한 회로도.
도 3은 본 발명의 실시예 2에 따른 고주파 증폭 장치를 도시한 회로도.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명을 보다 상세히 설명하기 위해, 본 발명을 실시하기 위한 최량의 형태에 대하여, 첨부 도면을 참조하여 설명한다.
[실시예 1]
도 2는 본 발명의 실시예 1에 따른 고주파 증폭 장치를 도시한 회로도이며, 도면에서, 참조 번호(1)는 BJT, HBT 등의 NPN 바이폴라 트랜지스터를 증폭 소자로서 이용한 고주파 증폭기, 참조 번호(2)는 그 고주파 증폭기(1)에 베이스 바이어스 전압을 공급하는 정전압 바이어스 회로이다.
고주파 증폭기(1)에서, 참조 번호(3)는 BJT, HBT 등의 NPN 바이폴라 트랜지스터(제1 NPN 바이폴라 트랜지스터), 참조 번호(4)는 그 NPN 바이폴라 트랜지스터(3)의 에미터 단자에 접속된 접지, 참조 번호(5)는 고주파 신호 입력 단자, 참조 번호(6)는 고주파 신호 출력 단자, 참조 번호(7)는 베이스 바이어스 단자, 참조 번호(8)는 콜렉터 바이어스 단자이다.
또한, 정전압 바이어스 회로(2)에서, 참조 번호(11)는 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)와 함께 전류 미러를 구성하는 BJT, HBT 등의 NPN 바이폴라 트랜지스터(제2 NPN 바이폴라 트랜지스터)로서, 그 베이스 단자가 베이스 바이어스 단자(7)에 접속되고, 그 에미터 단자가 접지(4)에 접속된 것이다. 참조 번호(12)는 베이스 전류 보상용의 BJT, HBT 등의 NPN 바이폴라 트랜지스터(제3 NPN 바이폴라 트랜지스터)로서, 그 베이스 단자가 NPN 바이폴라 트랜지스터(11)의 콜렉터 단자에 접속되고, 그 에미터 단자가 NPN 바이폴라 트랜지스터(11)의 베이스 단자에 접속된 것이다.
또한, 참조 번호(20)는 NPN 바이폴라 트랜지스터(12)의 콜렉터 전류를 기준 전류로 하고, 또한, NPN 바이폴라 트랜지스터(11)의 콜렉터 전류를 결정하는 전류 미러, 참조 번호(21, 22)는 그 전류 미러를 구성하는 BJT, HBT 등의 PNP 바이폴라 트랜지스터(제1 및 제2 PNP 바이폴라 트랜지스터)로서, PNP 바이폴라 트랜지스터(21, 22)의 베이스 단자끼리가 접속되고, 또한, PNP 바이폴라 트랜지스터(21)의 베이스 단자와 콜렉터 단자가 모두 NPN 바이폴라 트랜지스터(12)의 콜렉터 단자에 접속되고, PNP 바이폴라 트랜지스터(22)의 콜렉터 단자는, NPN 바이폴라 트랜지스터(12)의 베이스 단자에 접속된 것이다.
참조 번호(13)는 PNP 바이폴라 트랜지스터(21)의 에미터 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 저항(제1 저항), 참조 번호(14)는 PNP 바이폴라 트랜지스터(22)의 에미터 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 저항(제2 저항), 참조 번호(41)는 PNP 바이폴라 트랜지스터(22)의 콜렉터단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 저항, 참조 번호(42)는 저항(41)으로 구성된 기동 회로이다.
다음에 동작에 대하여 설명한다.
고주파 신호 Pin은, 고주파 신호 입력 단자(5)로부터 고주파 증폭기(1)에 입력되어, 그 고주파 증폭기(1)로 증폭된 후, 고주파 신호 출력 단자(6)로부터 출력된다. 베이스 전압 Vb 및 베이스 전류 Ibrf는, 정전압 베이스 바이어스 회로(2)로부터 공급되고, 콜렉터 전류 Icrf 및 콜렉터 전압 Vc는 콜렉터 바이어스 단자(8)로부터 공급된다.
정전압 바이어스 회로(2)에서 베이스 전압 Vb 및 베이스 전류 Ibrf는 이하와 같이 결정된다. 여기서, 만일, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)와 함께 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 사이즈를 1, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 사이즈를 N, 베이스 전류 보상용의 NPN 바이폴라 트랜지스터(12)의 사이즈를 M으로 한다. 또한, 이들 3개의 NPN 바이폴라 트랜지스터(3, 11, 12)는 동일한 구조의 것으로 하고, 전류 증폭율을 β로 한다. 또한, 전류 미러(20)를 구성하는 PNP 바이폴라 트랜지스터(21, 22)의 사이즈 비를 도 2에 도시한 바와 같이 1:A로 하고, 전류 증폭율을 β2로 한다. 또한, 접점 전압 Vref, 전류 Iref, Icdc1, Ibdc1, Icdc2, Iedc2, Ibdc2, Ibrf, Icrf, 저항 Rref를 도 2에 도시한 바와 같이 정의한다.
정전압 바이어스 회로(2)의 전원 공급/전압 설정 단자(15)로부터 전원 전압 Vpc가 인가된 경우의 NPN 바이폴라 트랜지스터(3, 11)로 이루어지는 전류 미러의기준 전류 Iref는, PNP 바이폴라 트랜지스터(22)의 베이스-에미터 간 전압을 Vbpnp로 하면,
Iref=(Vpc-2·Vb-Vbpnp)/Rref
로 주어진다. 이 기준 전류 Iref에 대하여, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 콜렉터 전류 Icrf는,
로 된다. 그 때에, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 베이스 바이어스 전압 Vb는,
Vb=(Vpc-Iref·Rref-Vbpnp)/2
로 설정된다. 이 때에 흐르는 베이스 전류 Ibrf는 다음 식으로 된다.
Ibrf=Icrf/β
이와 같이 하여, 정전압 바이어스 회로(2)의 출력으로서, 베이스 전압 Vb, 베이스 전류 Ib를 공급한다. 또한, 전원 공급/전압 설정 단자(15)로부터, 저항(41)으로 구성되는 기동 회로(42)를 통해, NPN 바이폴라 트랜지스터(11)의 콜렉터 단자와 PNP 바이폴라 트랜지스터(22)의 콜렉터 단자를 접속한 점으로 기동 전압이 공급됨으로써, 정전압 바이어스 회로(2)는 기동한다.
도 2에서, 고주파 증폭기(1)의 입력 전력이 증가하여, ΔIb인 베이스 정류 전류가 발생되어, 그 결과로서, 정전압 베이스 바이어스 회로(2)로부터 출력되는베이스 전류 Ibrf가 ΔIb만큼 증가한 경우에 대하여 검토한다. 베이스 전류 Ibrf가 ΔIb만큼 증가한 경우의 각 전류의 변화량은 이하의 관계가 된다.
ΔIb=ΔIedc2+ΔIbdc1
ΔIedc2= (1+β)·Ibdc2
ΔIcdc2=β·ΔIbdc2
ΔIcdc1=-β·ΔIbdc1
ΔIbdc2= ΔIref-ΔIcdc1
이것에 의해,
따라서,
한편,
그 때의 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 전압 강하, 즉, 출력 전압 Vb의 전압 강하 ΔVb는 이하의 식으로 된다.
단, n은 보정 계수, k는 절대 온도, T는 볼츠만 계수, q는 전하, Is는 포화 전류이다.
따라서, 일반적으로는 β2+2<A·β2·β로 되므로, AVb>0으로 된다.
이상에 의해, 본 발명에 관한 실시예 1에 따른 고주파 증폭 장치에서는, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb가 ΔVb만큼 전압이 상승한다. 그 결과로서, 고주파 입력 신호 Pin이 증가한 경우에 고주파 증폭기(1)의 바이어스급이 A급에 접근하여, 포화 출력 전력, 효율을 증가시킬 수 있다.
또한, 도 2의 고주파 증폭기(1)의 베이스 바이어스 단자(7)와 정전압 바이어스 회로(2)와의 사이에, 일반적으로는 아이솔레이션을 위해 저항을 삽입하는 경우가 많지만, 그 경우에는, 저항값에 따라서는, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 상승시키거나, 일정하게 하거나, 감소시키는 등의 조정이 가능해진다. 또한, 전류 미러(20)를 구성하는 PNP 바이폴라 트랜지스터(21, 22)의 사이즈 비 A를 조정함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 상승시키거나, 일정하게 하거나, 감소시키는 등의 조정이 가능하다.
단, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 ΔVb만큼 상승시킨 경우에는, 베이스 전압 Vb가 증가함으로써, 고주파 증폭기(1)에 흐르는 베이스 전류 Ib가 더욱 증가하고, 그에 따라, 베이스 전압 Vb가 더욱 증가한다고 하는 반복에 의해 발산할 가능성이 있다. 그 때문에, 베이스 바이어스 단자(7)와 정전압 바이어스 회로(2)와의 사이에, 일반적으로 삽입하는 아이솔레이션 저항, 전류 미러(20)를 구성하는 PNP 바이폴라트랜지스터(21, 22)의 사이즈 비 A를, 전압 강하 ΔVb가 정확히 0이거나 무한히 0에 가까운 값이 되도록 설계함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb의 전압 강하를 억제하여, 그 결과로서 고출력, 고효율을 얻을 수 있다.
[실시예 2]
도 3은 본 발명의 실시예 2에 따른 고주파 증폭 장치를 도시한 회로도이고, 도면에서, 참조 번호(30)는 NPN 바이폴라 트랜지스터(12)의 콜렉터 전류를 기준 전류로 하고, 또한, NPN 바이폴라 트랜지스터(11)의 콜렉터 전류를 결정하는 전류 미러, 참조 번호(31, 32)는 그 전류 미러를 구성하는 PMOS 트랜지스터(제1 및 제2 PMOS 트랜지스터)로서, PMOS 트랜지스터(31, 32)의 게이트 단자끼리가 접속되고, 또한, PMOS 트랜지스터(31)의 게이트 단자와 드레인 단자가 모두 NPN 바이폴라 트랜지스터(12)의 콜렉터 단자에 접속되고, PMOS 트랜지스터(32)의 드레인 단자는, NPN 바이폴라 트랜지스터(12)의 베이스 단자에 접속된 것이다.
또한, 저항(제1 저항)(13)은 PMOS 트랜지스터(31)의 소스 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속되고, 저항(제2 저항)(14)은 PMOS 트랜지스터(32)의 소스 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속되며, 저항(41)은 PMOS 트랜지스터(32)의 드레인 단자와 전원 공급/전압 설정 단자(15)와의 사이에 접속된 것이다. 또한, 기동 회로(42)는 저항(41)에 의해 구성된다.
다음에 동작에 대하여 설명한다.
고주파 신호 Pin은, 고주파 신호 입력 단자(5)로부터 고주파 증폭기(1)에 입력되어, 그 고주파 증폭기(1)로 증폭된 후, 고주파 신호 출력 단자(6)로부터 출력된다. 베이스 전압 Vb 및 베이스 전류 Ibrf는 정전압 바이어스 회로(2)로부터 공급되고, 콜렉터 전류 Icrf 및 콜렉터 전압 Vc는 콜렉터 바이어스 단자(8)로부터 공급된다.
정전압 바이어스 회로(2)에서 베이스 전압 Vb 및 베이스 전류 Ibrf는 이하와 같이 결정된다. 여기서, 만일, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)와 함께 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 사이즈를 1, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 사이즈를 N, 베이스 전류 보상용의 NPN 바이폴라 트랜지스터(11)의 사이즈를 M으로 한다. 또한, 이들 3개의 NPN 바이폴라 트랜지스터(3, 11, 12)는 동일한 구조로 하고, 전류 증폭율을 β로 한다. 또한, 전류 미러(30)를 구성하는 PMOS 트랜지스터(31, 32)의 사이즈 비를 도 3에 도시한 바와 같이 1:B로 한다. 또한, 접점 전압 Vref, 전류 Iref, Icdc1, Ibdc1, Icdc2, Iedc2, Ibdc2, Ibrf, Icrf, 저항 Rref를 도 3에 도시한 바와 같이 정의한다.
정전압 바이어스 회로(2)의 전원 공급/전압 설정 단자(15)로부터 전원 전압 Vpc이 인가된 경우의 NPN 바이폴라 트랜지스터(3, 11)로 이루어지는 전류 미러의 기준 전류 Iref는, PMOS 트랜지스터(32)의 게이트-소스 간 전압을 Vgs로 하면 ,
Iref=(Vpc-2·Vb-Vgs)/Rref
로 주어진다. 이 기준 전류 Iref에 대하여, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 콜렉터 전류 Icrf는,
로 된다. 그 때에, 고주파 증폭기(1)의 NPN 바이폴라 트랜지스터(3)의 베이스 바이어스 전압 Vb는,
Vb=(Vpc-Iref·Rref-Vgs)/2
로 설정된다. 이 때에 흐르는 베이스 전류 Ibrf는 다음 식으로 된다.
Ibrf=Icrf/β
이와 같이 하여, 정전압 바이어스 회로(2)의 출력으로서, 베이스 전압 Vb, 베이스 전류 Ib를 공급한다. 또한, 전원 공급/전압 설정 단자(15)로부터, 저항(41)으로 구성되는 기동 회로(42)를 통해, NPN 바이폴라 트랜지스터(11)의 콜렉터 단자와 PMOS 트랜지스터(32)의 드레인 단자를 접속한 점으로 기동 전압이 공급됨으로써, 정전압 바이어스 회로(2)는 기동한다.
도 3에서 고주파 증폭기(1)의 입력 전력이 증가하여, ΔIb인 베이스 정류 전류가 발생되어, 그 결과로서, 정전압 바이어스 회로(2)로부터 출력되는 베이스 전류 Ibrf가 ΔIb만큼 증가한 경우에 대하여 검토한다. 베이스 전류 Ibrf가 ΔIb만큼 증가한 경우의 각 전류의 변화량은 이하의 관계로 된다.
ΔIb=ΔIedc2+ΔIbdc1
ΔIedc2=(1+β)·ΔIbdc2
ΔIcdc2=β·ΔIbdc2
ΔIcdc1=-β·ΔIbdc1
ΔIref=β·ΔIcdc2
ΔIbdc2=ΔIref-ΔIcdc1
이것에 의해,
ΔIbdc2=ΔIref-ΔIcdc1
=β·ΔIcdc2+β·ΔIbdc1
(1-β)·ΔIbdc2=β·ΔIbdc1
따라서,
한편,
따라서,
그 때의 전류 미러를 구성하는 NPN 바이폴라 트랜지스터(11)의 전압 강하, 즉, 출력 전압 Vb의 전압 강하 ΔVb는 이하의 식으로 된다.
따라서, B>1로 하면, ΔVb>0으로 되고, B=1이면, ΔVb=0, B<1이면, ΔVb<1로 된다.
이상에 의해, 본 발명에 관한 실시예 2에 따른 고주파 증폭 장치에서는, 전류 미러(30)의 PMOS 트랜지스터(31, 32)의 사이즈 비를 B>1로 함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 ΔVb만큼 상승시킬 수 있다. 그 결과로서, 고주파 입력 신호 Pin이 증가한 경우에 고주파 증폭기(1)의 바이어스급이 A급에 접근하여, 포화 출력 전력, 효율을 증가시키는 것이 가능하게 된다.
또한, 전류 미러(20)의 PMOS 트랜지스터(31, 32)의 사이즈 비를 B=1로 함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에,베이스 전압 Vb의 전압 강하를 0으로 할 수 있다. 그 결과로서, 고주파 입력 신호 Pin이 증가한 경우에 고주파 증폭기(1)의 바이어스급을 일정하게 하는 것이 가능하게 되어, 포화 출력 전력, 효율을 증가시킬 수 있다.
이와 같이, 전류 미러(30)의 PMOS 트랜지스터(31, 32)의 사이즈 비 B만을 변경함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 증가시키는 것도, 일정하게 하는 것도, 감소시키는 것도 조정할 수 있다.
또한, 도 3의 고주파 증폭기(1)의 베이스 바이어스 단자(7)와 정전압 바이어스 회로(2)와의 사이에, 일반적으로는 아이솔레이션을 위해 저항을 삽입하는 경우가 많다. 그 경우에도, 저항에 의한 전압 강하분을 보상하기 위해, 전류 미러(30)의 PMOS 트랜지스터(31, 32)의 사이즈 비 B를 크게 함으로써, 상술한 특성을 전부 실현하는 것이 가능하다.
단, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에, 베이스 전압 Vb를 ΔVb만큼 상승시킨 경우에는, 베이스 전압 Vb가 증가함으로써, 고주파 증폭기(1)에 흐르는 베이스 전류 Ib가 더욱 증가하고, 그에 따라, 베이스 전압 Vb가 더욱 증가한다고 하는 반복에 의해 발산할 가능성이 있다.
그 때문에, 고주파 증폭기(1)의 베이스 바이어스 단자(7)와 정전압 바이어스 회로(2)와의 사이에, 일반적으로 삽입하는 아이솔레이션 저항과 전류 미러(30)를 구성하는 PMOS 트랜지스터(31, 32)의 사이즈 비 B를, 전압 강하 ΔVb가 정확히 0이거나 무한히 0에 가까운 값이 되도록 설계함으로써, 고주파 입력 신호 Pin이 증가하여 베이스 정류 전류 ΔIb가 발생했을 때에 베이스 전압 Vb의 전압 강하 ΔVb를 억제하여, 그 결과로서 고출력, 고효율을 얻을 수 있다.
이상과 같이, 본 발명에 따른 고주파 증폭 장치는, 전류 미러를 구성하는 트랜지스터의 사이즈 비를 조정함으로써, 고주파 입력 신호가 증가하여 베이스 정류 전류가 발생했을 때에 베이스 전압을 조정하는 것이 가능하게 되어, 위성 통신, 지상 마이크로파 통신, 이동체 통신 등에 이용하는데 적합하다

Claims (2)

  1. 제1 NPN 바이폴라 트랜지스터를 증폭 소자로 한 고주파 증폭기와, 상기 고주파 증폭기에 베이스 바이어스 전압을 공급하는 정전압 바이어스 회로를 구비한 고주파 증폭 장치에 있어서,
    상기 정전압 바이어스 회로는,
    상기 제1 NPN 바이폴라 트랜지스터와 함께 전류 미러를 구성하는 제2 NPN 바이폴라 트랜지스터와,
    상기 전류 미러의 베이스 전류를 보상하는 제3 NPN 바이폴라 트랜지스터와,
    상기 제3 NPN 바이폴라 트랜지스터의 콜렉터 전류를 기준 전류로 하며, 또한, 상기 제2 NPN 바이폴라 트랜지스터의 콜렉터 전류를 결정하는 전류 미러를 구성하는 제1 및 제2 PNP 바이폴라 트랜지스터와,
    상기 제1 및 제2 PNP 바이폴라 트랜지스터의 콜렉터 단자와 전원 공급/전압 설정 단자와의 사이에 삽입된 제1 및 제2 저항
    을 포함한 것을 특징으로 하는 고주파 증폭 장치.
  2. 제1 NPN 바이폴라 트랜지스터를 증폭 소자로 한 고주파 증폭기와, 상기 고주파 증폭기에 베이스 바이어스 전압을 공급하는 정전압 바이어스 회로를 구비한 고주파 증폭 장치에 있어서,
    상기 정전압 바이어스 회로는,
    상기 제1 NPN 바이폴라 트랜지스터와 함께 전류 미러를 구성하는 제2 NPN 바이폴라 트랜지스터와,
    상기 전류 미러의 베이스 전류를 보상하는 제3 NPN 바이폴라 트랜지스터와,
    상기 제3 NPN 바이폴라 트랜지스터의 콜렉터 전류를 기준 전류로 하며, 또한, 상기 제2 NPN 바이폴라 트랜지스터의 콜렉터 전류를 결정하는 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터와,
    상기 제1 및 제2 PMOS 트랜지스터의 소스 단자와 전원 공급/전압 설정 단자 와의 사이에 삽입된 제1 및 제2 저항
    을 포함한 것을 특징으로 하는 고주파 증폭 장치.
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