KR20020045830A - Phase locked loop reference clock distributor - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 위상동기루프 기준 클럭 분배 장치에 관한 것임.The present invention relates to a phase locked loop reference clock distribution device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은, 상하향 변환기(UDC)의 구동을 위해 백보드(Back Board)를 통하여 각 카드에 위상동기루프(PLL) 기준 클럭(Reference Clock)을 분배하는 분배 장치를 제공하고자 함.An object of the present invention is to provide a distribution device for distributing a phase locked loop (PLL) reference clock to each card through a back board for driving up / down converter (UDC).
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은, 상하향 변환기(UDC)을 구동을 위해 각 카드(Card)에 위상동기루프(PLL)의 기준 클럭(Reference Clock)을 분배하는 장치에 있어서, 상기 위상동기루프(PLL)에서 아날로그 정현파(Sine Wave)로 공급되는 기준 클럭(Reference Clock)을 인가받기 위한 기준 클럭 수신수단; 상기 정현파 수신수단에 수신된 낮은 레벨의 아날로그 정현파 기준 클럭을 증폭시키기 위한 증폭수단; 상기 증폭수단에서 증폭된 아날로그 정현파 기준 클럭을 디지털 형태의 구형파(Rectangular Wave) 기준 클럭으로 변환하는 기준 클럭 변환수단; 및 상기 기준 클럭 변환수단에서 변환된 디지털 형태의 구형파 기준 클럭을 백보드(Back Board)를 통해 상기 각 카드로 분배하기 위한 기준 클럭 분배수단을 포함함.The present invention relates to an apparatus for distributing a reference clock of a phase locked loop (PLL) to each card for driving an up-down converter (UDC), the analog sine wave (PLL) in the phase locked loop (PLL). Reference clock receiving means for receiving a reference clock supplied to a sine wave; Amplifying means for amplifying a low level analog sinusoidal reference clock received by the sinusoidal wave receiving means; Reference clock converting means for converting the analog sine wave reference clock amplified by the amplifying means into a rectangular wave reference clock in digital form; And reference clock distribution means for distributing the digital square wave reference clock converted by the reference clock conversion means to each of the cards through a back board.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 IMT-2000 UDC 등에 PLL 기준 클럭을 분배할 때 이용됨.The present invention is used to distribute a PLL reference clock to an IMT-2000 UDC.
Description
본 발명은 무선통신 시스템의 상하향 변환기(UDC : Up Down Converter)에 제공되는 위상동기루프(PLL : Phase Locked Loop)의 기준 클럭(Reference Clock)을 분배하는 장치에 관한 것이다.The present invention relates to an apparatus for distributing a reference clock of a phase locked loop (PLL) provided to an up-down converter (UDC) of a wireless communication system.
위상동기루프(PLL)는 입력 클록에 동기시킨 같은 주기 또는 체배 클록을 출력하는 회로이다.The phase locked loop PLL is a circuit for outputting the same period or multiplication clock synchronized with the input clock.
상하향 변환기(UDC)가 구동하려면 기준 클럭(Reference Clock)(10MHz)이 공급되어야 하는데, 상하향 변환기(UDC)내의 위상동기루프(PLL)가 원하는 기준 클럭(Reference Clock)(10MHz)을 상하향 변환기(UDC)로 공급할 수 있다.In order to operate the up-and-down converter (UDC), a reference clock (10 MHz) must be supplied. The phase-locked loop (PLL) in the up-and-down converter (UDC) converts the desired reference clock (10 MHz) to the up-down converter (UDC). ) Can be supplied.
그런데, 종래에는 스프리터 박스(Spriter Box)를 두어 케이블(Cable)을 통해 위상동기루프(PLL) 기준 클럭(Reference Clock)을 상하향 변환기(UDC)로 공급하였다.However, in the related art, a splitter box is provided to supply a phase locked loop (PLL) reference clock to a vertical converter (UDC) through a cable.
일반적으로, 위상동기루프(PLL) 기준 클럭(Reference Clock)으로 10MHz의 정현파(Sine Wave)를 사용한다. 그리하여, 기준 클럭(Reference Clock)을 여러 부분에서 필요로 할 경우 분배기(Divider) 등을 사용하여 이를 분배하는 등 기능에 비해 다소 비용이 많이 소요되기도 하거니와, 그 연결에 있어서도 모두 케이블(Cable)을 사용하므로 케이블 정리에도 상당 부분의 노력이 소요된다. 특히 Shelf(Sub Rack) 타입의 장비에서는 실장하는 카드(Card)도 많고 그에 따라 기준 클럭(Reference Clock) 분배 케이블도 많아지게 되어 더욱 불편해지기 마련이다.In general, a sine wave of 10 MHz is used as a PLL reference clock. Therefore, when the reference clock is needed in various parts, it may be somewhat more expensive than the function such as using a divider to distribute it, and both cables are used for the connection. As a result, much effort is required to organize cables. Particularly, in Shelf (Sub Rack) type equipment, many cards are mounted, and accordingly, reference clock distribution cables become more inconvenient.
종래에는 분배기(Divider)를 사용하여 아날로그(Analog) 신호 형태의 기준 클럭(Reference Clock)을 분배하므로 다음과 같은 문제점이 발생한다.Conventionally, since a reference clock in the form of an analog signal is distributed using a divider, the following problem occurs.
첫째, 분배기(Divider) 및 케이블(Cable) 가격이 포함되므로 원가 구조가 좋지 않다.First, the cost structure is poor because dividers and cables are included.
둘째, 케이블이 많아 케이블 정리에 노력이 소요되며, 공간 활용이 좋지 않다.Second, there are many cables, which require effort to organize the cables, and the space utilization is not good.
세째, 분배기의 특정 포트 고장시 분배기 전체를 교체해야 하므로 유지 비용이 많다.Third, maintenance costs are high because the entire distributor must be replaced in the event of a particular port failure of the distributor.
네째, 신호 분배에 따른 레벨(Level) 저하가 발생하므로 높은 레벨을 수신해야 하며, 이를 위해 클럭 제공 장비의 무리가 따른다.Fourth, since a level drop occurs due to signal distribution, a high level must be received, and a lot of clock providing equipments follow.
만약, 분배기(Divider)를 사용하지 않고 간단한 회로를 백보드(Back Board)에 적용하여 각 카드에 기준 클럭(Reference Clock)을 백보드를 통해 효과적으로 분배할 수 있다면, 이러한 문제점들이 해결되는 것은 물론 비용 또한 절약할 수 있을 것이다.If a simple circuit can be applied to the back board without using a divider to effectively distribute the reference clock to each card through the back board, these problems are solved and the cost is saved. You can do it.
따라서, 스프리터 박스(Spriter Box) 및 케이블(Cable)을 통하지 않고 또한 분배기(Divider)를 사용하지 않고도 백보드(Back Board)를 통해 각 카드에 기준 클럭(Reference Clock)을 공급할 수 있는 방안이 필수적으로 요구된다.Therefore, a method of supplying a reference clock to each card through the back board without using a splitter box and a cable and without using a divider is essential. do.
상기한 바와 같은 요구에 부응하기 위하여 제안된 본 발명은, 상하향 변환기(UDC)의 구동을 위해 백보드(Back Board)를 통하여 각 카드에 위상동기루프(PLL) 기준 클럭(Reference Clock)을 분배하는 분배 장치를 제공하는데 그 목적이 있다.The present invention proposed in order to meet the above-described requirements, the distribution for distributing a phase locked loop (PLL) reference clock to each card through a back board for driving the up-down converter (UDC) The purpose is to provide a device.
도 1 은 본 발명에 따른 위상동기루프 기준 클럭 분배 장치의 일실시예 구성도.1 is a block diagram of an embodiment of a phase locked loop reference clock distribution device according to the present invention;
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 정현파(Sine Wave) 수신부 20 : 연산 증폭기(OP AMP)10: sine wave receiving unit 20: op amp
30 : 구형파(Rectangular Wave) 변형부 40 : 스위칭부30: rectangular wave deformation part 40: switching part
50 : 기준 클럭 분배부 51 : 커패시터50: reference clock divider 51: capacitor
상기 목적을 달성하기 위한 본 발명은, 상하향 변환기(UDC)을 구동을 위해 각 카드(Card)에 위상동기루프(PLL)의 기준 클럭(Reference Clock)을 분배하는 장치에 있어서, 상기 위상동기루프(PLL)에서 아날로그 정현파(Sine Wave)로 공급되는 기준 클럭(Reference Clock)을 인가받기 위한 기준 클럭 수신수단; 상기 정현파 수신수단에 수신된 낮은 레벨의 아날로그 정현파 기준 클럭을 증폭시키기 위한 증폭수단; 상기 증폭수단에서 증폭된 아날로그 정현파 기준 클럭을 디지털 형태의 구형파(Rectangular Wave) 기준 클럭으로 변환하는 기준 클럭 변환수단; 및 상기 기준 클럭 변환수단에서 변환된 디지털 형태의 구형파 기준 클럭을 백보드(Back Board)를 통해 상기 각 카드로 분배하기 위한 기준 클럭 분배수단을 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus for distributing a reference clock of a phase locked loop (PLL) to each card for driving a vertical converter (UDC). Reference clock receiving means for receiving a reference clock supplied from the PLL to an analog sine wave; Amplifying means for amplifying a low level analog sinusoidal reference clock received by the sinusoidal wave receiving means; Reference clock converting means for converting the analog sine wave reference clock amplified by the amplifying means into a rectangular wave reference clock in digital form; And reference clock distributing means for distributing the digital square wave reference clock converted by the reference clock converting means to each of the cards through a back board.
본 발명은 아날로그 신호 형태의 정현파(Sine Wave)로 공급되는 위상동기루프(PLL) 기준 클럭(Reference Clock)을 디지털 형태인 구형파(Rectangular Wave)로 변환하여 이를 백보드(Back Board)를 통해 분배하고, 이를 수신한 각 카드(Card)는 내부 버퍼(Buffer)를 통해 필요한 곳으로 이를 분배한다. 단, 클럭(Clock)의 최종 공급단에는 커패시터(Capacitor) 등을 사용하여 구형파(Rectangular Wave)로 인한 아날로그 무선 주파수(RF : Radio Frequency) 회로의 잡음 인가 가능성을 배제한다.The present invention converts a phase locked loop (PLL) reference clock supplied as a sine wave in the form of an analog signal into a rectangular wave in a digital form, and distributes the same through a back board. Each card that receives it distributes it to the required place through an internal buffer. However, a capacitor or the like is used as the final supply of the clock to eliminate the possibility of applying noise from an analog radio frequency (RF) circuit due to a square wave.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명에 따른 위상동기루프 기준 클럭 분배 장치의 일실시예 구성도이다.1 is a block diagram of an embodiment of a phase locked loop reference clock distribution device according to the present invention.
도 1에 도시된 바와 같이, 본 발명에 따른 위상동기루프(PLL)의 기준 클럭(Reference Clock) 분배 장치는, 위상동기루프(PLL)에서 아날로그 정현파(Sine Wave)로 공급되는 기준 클럭(Reference Clock)을 인가받기 위한 정현파(Sine Wave) 수신부(10)와, 정현파 수신부(10)에 수신된 낮은 레벨의 아날로그 정현파 기준 클럭을 증폭시키기 위한 연산 증폭기(OP AMP)(20)와, 연산 증폭기(20)에서 증폭된 아날로그 정현파 기준 클럭을 디지털 형태의 구형파(Rectangular Wave) 기준 클럭으로 변환하는 구형파(Rectangular Wave) 변환부(30)와, 구형파 변환부(30)에서 변환된 디지털 형태의 구형파 기준 클럭을 백보드(Back Board)를 통해 각 카드로 분배하기 위한 기준 클럭 분배부(50)를 포함한다. 또한, 포트 손실 및 파손과 같은 장애를 고려하여, 정현파(Sine Wave) 수신부(10), 연산 증폭기(OP AMP)(20), 구형파(Rectangular Wave) 변환부(30)로 이루어진 입력단을 이중화로 구성하여 일 입력단의 고장시 타 입력단으로 스위칭하기 위한 스위칭부(40)를 더 포함한다.As shown in FIG. 1, a reference clock distribution device of a phase locked loop (PLL) according to the present invention includes a reference clock supplied from an phase locked loop (PLL) to an analog sine wave. Sinusoidal wave (Sine Wave) receiving unit 10 for receiving a), an operational amplifier (OP AMP) 20 for amplifying the low-level analog sinusoidal reference clock received by the sinusoidal wave receiving unit 10, the operational amplifier 20 A square wave converter 30 for converting the analog sine wave reference clock amplified by the square wave into a square wave reference clock in digital form, and a digital square wave reference clock converted in square wave converter 30. It includes a reference clock distribution unit 50 for distributing to each card through a back board (Back Board). In addition, in consideration of obstacles such as port loss and breakage, the input terminal consisting of a sine wave receiver 10, an OP AMP 20, and a rectangular wave converter 30 is configured to be redundant. It further comprises a switching unit 40 for switching to the other input stage in case of failure of one input terminal.
기준 클럭 분배부(50)에서는 구형파(Rectangular Wave)로 인한 아날로그 회로의 잡음 인가 가능성을 배제하기 위해 커패시터(Capacitor)(51)를 구비한다.The reference clock divider 50 includes a capacitor 51 to exclude the possibility of applying noise of an analog circuit due to a square wave.
본 발명에 따른 위상동기루프(PLL)의 기준 클럭(Reference Clock) 분배 장치는, 아날로그 신호 형태의 정현파(Sine Wave)로 공급되는 위상동기루프(PLL) 기준 클럭(Reference Clock)을 디지털 형태인 구형파(Rectangular Wave)로 변환하여 이를 백보드(Back Board)를 통해 분배하고, 이를 수신한 각 카드(Card)는 내부버퍼(Buffer)를 통해 필요한 곳으로 이를 분배한다. 단, 클럭(Clock)의 최종 공급단에는 커패시터(Capacitor)(51) 등을 사용하여 구형파(Rectangular Wave)로 인한 아날로그 무선 주파수(RF : Radio Frequency) 회로의 잡음 인가 가능성을 배제한다.A reference clock distribution device of a phase locked loop (PLL) according to the present invention includes a square wave having a digital form of a phase locked loop (PLL) reference clock supplied as a sine wave in the form of an analog signal. (Rectangular Wave) is converted and distributed through the back board, and each received card (Card) distributes it to the required place through the internal buffer (Buffer). However, a capacitor 51 or the like is used as the final supply of the clock to exclude the possibility of applying noise of an analog radio frequency (RF) circuit due to a square wave.
정현파(Sine Wave) 수신부(10)는 통상 사용하는 멀티 모드 커넥터(SMA Connector)를 사용하여 정현파(Sine Wave)를 수신하며, 이를 연산 증폭기(OP AMP)(20) 등 증폭이 가능한 소자에 인가하여 디지털(Digital) 회로가 인식할 수 있는 신호 레벨(Level)이 되도록 증폭한다(R1,R2,R5,R6 이용).The sine wave receiving unit 10 receives a sine wave by using a multi-mode connector (SMA connector) that is commonly used, and applies it to an element capable of amplification such as an operational amplifier (OP AMP) 20. Amplify to a signal level that the digital circuit can recognize (using R1, R2, R5, and R6).
구형파(Rectangular Wave) 변형부(30)는 TTL IC를 이용하여 정현파(Sine Wave)를 구형파(Rectangular Wave)로 변경한다. TTL IC는 그 특성상 입력 전압의 고저에 따라 출력을 "1" 또는 "0"으로 나타내게 된다. 다만, 클럭(Clock)을 수신하고자 하는 카드(Card)가 많기 때문에 TTL IC는 드라이브(Drive) 능력이 강한 것으로 선정한다.The square wave transformation unit 30 converts a sine wave into a square wave using a TTL IC. By nature, TTL ICs display their outputs as "1" or "0" depending on the level of the input voltage. However, since there are many cards that want to receive the clock, the TTL IC is selected to have a strong drive capability.
취급 부주의 등으로 인한 포트 손실 및 부품 파손 등을 대비하여 입력단(10 내지 30)을 이중으로 구성하여 스위칭부(40)를 통해 일 입력단의 장애시 타 입력단으로 스위칭한다.In preparation for port loss and component damage due to careless handling, etc., the input terminals 10 to 30 are dually configured to switch to another input terminal when one input terminal fails through the switching unit 40.
각 카드(Card)의 클럭 수신단을 살펴보면, 백보드(Back Board)로 전달되는 클럭 신호에 각 카드(Card)가 공통으로 연결되어 있다. 각 카드(Card)에서 사용하는 기준 클럭(Reference Clock)이 한 곳 이상일 경우 팬 아웃(Pan Out)을 고려해 각 카드(Card)마다 버퍼(Buffer)를 사용할 필요가 있다.Looking at the clock receiving end of each card, each card is commonly connected to the clock signal transmitted to the back board. If there is more than one reference clock used in each card, it is necessary to use a buffer for each card in consideration of the fan out.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains, and the above-described embodiments and accompanying It is not limited to the drawing.
상기한 바와 같은 본 발명은, 위상동기루프(PLL)의 기준 클럭(Reference Clock)을 상하향 변환기(UDC)에 스프리터 박스(Spriter Box) 및 케이블(Cable)을 통하지 않고 백보드(Back Board)를 통해 공급할 수 있어, 케이블 정리에 드는 노력을 절감할 수 있고, 비용을 절감할 수 있으며, 특히 클럭 분배에 따른 레벨 저하를 막을 수 있는 효과가 있다.According to the present invention as described above, the reference clock of the phase-locked loop (PLL) can be supplied to the up-and-down converter (UDC) through a splitter box and a cable without a cable. It is possible to reduce the effort required for cabling, reduce costs, and in particular, prevent the level drop due to clock distribution.
Claims (4)
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20030731 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20020928 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |