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KR20020029644A - 회로와 리드프레임의 전력 분배 기능을 칩 표면에집적시킨 회로 구조 - Google Patents

회로와 리드프레임의 전력 분배 기능을 칩 표면에집적시킨 회로 구조 Download PDF

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KR20020029644A
KR20020029644A KR1020010063193A KR20010063193A KR20020029644A KR 20020029644 A KR20020029644 A KR 20020029644A KR 1020010063193 A KR1020010063193 A KR 1020010063193A KR 20010063193 A KR20010063193 A KR 20010063193A KR 20020029644 A KR20020029644 A KR 20020029644A
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KR
South Korea
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chip
network
circuit
leadframe
metal
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English (en)
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KR100801360B1 (ko
Inventor
에플랜드테일러알.
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of KR20020029644A publication Critical patent/KR20020029644A/ko
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/485—Material
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48669—Platinum (Pt) as principal constituent
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    • H01L2224/48763—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract

리드프레임 상에 장착된 집적 회로 (IC) 칩(200)은 칩의 표면에 피착된 전력 분배 라인(251, 252)의 네트워크를 구비하여 이 라인들이 IC의 능동 소자(202, 203) 상에 배치되고, 금속 충전된 비아(260)에 의해 라인 하부의 선택된 능동 소자에 수직으로 접속되고, 또한 도전체(240, 241)에 의해 리드프레임의 세그먼트에 수직으로 접속되도록 한다.
네트워크는 종래의 전력 분배 상호 접속의 대부분을 회로 레벨로부터 새롭게 생성된 표면 네트워크로 재배치함으로써, 실리콘 자원(real estate)의 실질적인 양을 절약하고 IC 면적의 감소를 가능하게 한다.
네트워크는 선택된 능동 소자에 금속 충전된 비아(vias)를 통해 전기 접속되며, 이들 비아들이 다른 위치로 용이하게 재설계될 수 있기 때문에, IC 설계자들은 새로운 차원의 설계 자유를 얻는다.
네트워크는 전력 공급에 기여하는 대부분의 본드 패드를 칩 주변부를 따른 종래의 정렬로부터 새롭게 생성된 본딩가능한 라인으로 재배치하여, 실리콘 자원의 실질적인 추가 양을 절약하고 본딩 기계를 극히 엄격한 커넥터 배치 및 부착 규칙으로부터 더욱 더 완화된 본딩 프로그램으로 자유롭게 한다.
웨이퍼 공정에서 네트워크는 전력 전류 및 전기 접지 전위를 제공하기에 특히 적합한 금속층의 연속으로서 피착되고 패터닝된다. 네트워크는 부착가능한 최외측 금속 표면을 구비하고, 네트워크부가 본딩 배선 또는 솔더의 볼을 부착하기에편리한 패드를 형성하도록 레이아웃된다.

Description

회로와 리드프레임의 전력 분배 기능을 칩 표면에 집적시킨 회로 구조{CIRCUIT STRUCTURE INTEGRATING THE POWER DISTRIBUTION FUNCTIONS OF CIRCUITS AND LEADFRAMES INTO THE CHIP SURFACE}
본 발명은 일반적으로 반도체 디바이스 및 공정의 분야, 특히 리드프레임의 전력 분배 기능을 칩 표면으로 집적화할 수 있는 집적 회로에 관한 것이다.
반도체 디바이스와 그 동작에 대한 몇가지 필요성에 동시에 소용이 되기 위하여, 미리 제조된 저가의 부품으로서 반도체 디바이스용 리드프레임이 발명되었다(미국특허 #3,716,764와 #4,034,027): 우선 첫째로, 리드프레임은 반도체 칩, 통상적으로는 집적 회로(IC) 칩을 단단하게 위치고정시키기 위하여 안정된 지지 패드를 제공한다. 패드를 포함하는 리드프레임이 전기적으로 도전성의 물질로 이루어지기 때문에, 패드는 필요하다면 반도체 디바이스를 포함하는 네트워크가 필요로 하는 임의의 전기적 전위, 특히 접지 전위로 바이어스될 수 있다.
둘째로, 리드프레임은 복수개의 도전성 세그먼트를 제공하여 다양한 전기적 도체가 칩에 아주 근접하게 될 수 있게 한다. 세그먼트들의 ("내부") 팁 사이의 남아있는 갭과 IC 표면 상의 본드 패드는 일반적으로 얇은 금속선에 의해 브리지되며, 개별적으로 IC 콘택 패드와 리드프레임 세그먼트에 결합된다. 이 방법의 결과로서, 세그먼트, 본드 패드 및 접속 배선은 고정된 상대적 위치를 가지며, 일단 디바이스의 설계가 완료되면, 본드 패드는 일부 IC 재레이아웃을 용이하게 하기 위하여 편리하게 재구성될 수가 없다.
셋째로, IC 칩으로부터 떨어진 리드 세그먼트의 단부("외부" 팁)는 "다른 부품" 또는 "외측 세계", 예를 들어 조립 인쇄 회로 기판에 전기적으로 기계적으로접속될 필요가 있다. 압도적으로 대부분의 전기적 응용에 있어서, 이러한 부착은 솔더링에 의해 수행된다.
얇은(약 120 내지 250㎛) 금속 시트로 단일 부분의 리드프레임을 제조하는 것이 통상적인 관습으로 되어 왔다. 제조 용이성 때문에, 주로 선택되는 개시 금속은 구리, 구리 합금, 철-니켈 합금 (예를 들어 소위 "합금 42") 및 인바(invar)이다. 소망하는 리드프레임의 형태는 원래 시트로부터 에치되거나 타출(stamp)된다. 이러한 방식으로, 리드프레임의 각 세그먼트는 설계에 의해 결정되는 개별적인 기하학적 형태를 갖는 얇은 금속 스트립의 형태를 취한다. 대부분의 목적을 위해서, 전형적인 세그먼트의 길이는 그 폭보다 상당히 길다.
전기 신호를 지정된 칩의 입력/출력으로 수송하기 위하여 복수개의 세그먼트들을 제공하는 것, 그리고 전력 전류를 지정된 칩의 입력/출력으로 공급하기 위하여 다른 복수개의 세그먼트를 제공하는 것이 일반적인 관례로 되어 왔다.
모두 긴 역사를 갖는 반도체 기술에서의 두개의 독립적인 경향은 본 발명에 대한 긴급한 요청에 공헌한다. 첫번째 기술 경향은 더욱 많은 칩 신호와 전력 단자, 및 그에 따른 리드프레임 세그먼트에 대해 급속하게 증가하는 수요에 관한 것이다. 매우 가는 세그먼트 크기의 리드프레임이 도입되어 왔다. 그러나, 이것들은 칩상에 매우 수가 많고 더욱 더 가깝게 이격된 본드 패드에 대해 더욱 급속하게 성장하는 수요에 의해 압도되어 왔다. 이러한 경향은 볼 본드와 스티치 본드를 용접하여 부착하기 위한 매우 엄격한 정확성 요구와 함께 모든 본드와 배선 크기에 더욱 엄격한 제약을 가한다. 이러한 경향은 기술적 가능성의 한계를 밀어내고 있다.
두번째 기술 경향은 반도체 "자원"을 보호함으로써 제조 비용을 줄이는 것에 관한 것이다. 본딩 배선 또는 솔더의 볼을 수용하기 위하여, 실리콘 IC 상의 전형적인 본드 패드는 충분한 크기를 가져야만 하며, 전형적으로 45×45㎛의 스퀘어 내지 150×150㎛의 스퀘어의 범위이다. 따라서, 이것들은 본딩 패드의 수와 IC의 크기에 따라 회로 면적의 대략 1 내지 20% 사이, 때로는 45% 까지의 면적을 소비한다. 제조 및 조립의 이유 때문에, 본드 패드는 회로의 주변부를 따라 행으로 배열되며, 대개는 모든 4개의 칩측면을 따라 배열된다.
지금까지, 제조된 모든 반도체 디바이스들은 본딩 공정에서 필요되는 피할 수 없는 기계력 및 금속적 스트레스로 인해 회로 구조에 손상을 입히는 높은 위험성 때문에 본드 패드에 의해 덮여있는 영역을 실제 회로 패턴을 레이아웃하기 위한 사용에서 배제하여야만 했다. 분명하게, 회로 패턴이 본드 패드 금속 하부에 놓여질 수 있다면, 실리콘 자원을 상당히 절약하는 것을 얻을 수 있다. 이러한 특징을 달성하는 한가지 방법은 주로 본딩 패드 형성에 기여하는 다른 레벨의 금속화를 생성하는 것이다. 이 레벨은 실제 회로 영역을 덮는 보호용 오버코트(overcoat) 상에서 구축된다. 그러나, 현재의 기술에서는, K.G. Heinen 등("Wire Bonds over Active Circuits", Proc. IEEE 44th Elec. Comp. Tech. Conf., 1994, pp.922-928)에 의해 나타내어진 바와 같이, 보호용 오버코트와 특별한 금속층 사이에 값비싼 폴리이미드의 특별한 스트레스 버퍼층을 도포하여야 한다.
현재 기술에서의 다른 연구가 07/14/98에 출원된 미국특허출원 제60/092,961호(Saran, "System and Method for Bonding Over Active Integrated Circuits")에서 제안되어져 왔다. 배선 본딩 공정에서 필요한 기계력을 견딜 수 있을 만큼 충분하게 강한 본딩 패드를 만들기 위하여, 본드 패드 하부의 약한 유전층을 강화하기 위한 수단으로서 실제 IC의 특정 부분을 이용하는 본딩 패드 하에서의 강화 시스템이 설명된다. 이 방법은 IC 설계의 특정 설계 또는 재디자인을 필요로 하며, 다수의 본드 패드를 가지지만 비교적 작은 회로 면적을 갖는 표준 선형 및 로직 IC에 별로 적합하지 않다.
능동 회로부 상에 본드를 형성하기 위한 다른 연구가 미국특허출원 제08/959,410호(10-28-1997 출원), 제09/611,623호(07-07-2000 출원, Shen 외, "Integrated Circuit with Bonding Layer over Active Circuitry"), 및 제60/221,051호(07-27-2000에 출원)(Efland 외, "Integrated Power Circuits with Distributed Bonding and Current Flow")에 기술되어 있으며, 본 발명은 이에 관련되어 있다. 회로의 최상부 금속층에 대한 비아는 시드(seed) 금속으로 코팅되고 난 후, 연속하는 금속층으로 도금됨으로써, 비아를 채우고 배선 본드 또는 솔더 볼용의 스트레스-흡수 부착 표면을 형성한다.
능동 회로부 상에 본드를 형성하기 위한 다른 연구가 미국특허출원 제09/458,593호(12-10-1999에 출원)(Zuniga 외, "System and Method for Bonding over Integrated Circuits")에 기술되어 있으며, 본 발명은 이에 관련되어 있다. 본딩 가능하고 스트레스 흡수하는 금속층들과 기계적으로 강하며, 전기적으로 절연인 층과의 결합은 본드 패드와 본드 패드 하부의 집적 회로의 일부분을 분리시킨다.
능동 회로 상에 본드를 형성하는 이러한 연구들의 어느 것도 미세-피치의 본드 패드, 미세-피치의 리드프레임, 엄격하게 구속된 본드 제조가능성, 및 개선된 디바이스 성능이라는 모순된 문제점들에 대한 근본적인 해결책을 제안하지 않는다. 따라서, 실리콘 자원의 절약에, 배선 및 솔더 볼 본딩의 완화된 제조가능성, 완화된 리드프레임 설계, 현저한 IC 특성의 개선이 결합된 IC 레이아웃의 자유를 결합한 저가의 신뢰성있는 구조 및 방법에 대하여 절박한 필요성이 생겨났다. 시스템은 콘택 패드가 하나 이상의 구조적으로 및 기계적으로 약한 유전층 상에 놓여있을 때 조차도, 유연한 내구력 있는 본딩 공정에 대하여 스트레스 없고, 단순하며, 추가 비용없는 콘택 패드를 제공해야만 한다. 시스템 및 방법은 폭넓은 각양각색의 설계, 재료 및 공정 변경에 적용가능하여, 개선된 디바이스 특성 및 신뢰성, 및 공정 수율뿐만 아니라, 실리콘을 현저하게 절약할 수 있게 한다. 바람직하게, 이 혁신들은 설치된 공정 및 장비 기반을 이용하여 수행되어 새로운 제조 기계에 대한 투자가 필요없도록 해야 한다.
리드프레임 상에 장착된 집적 회로(IC) 칩은 칩의 표면 상에 피착된 전력 분배 라인 네트워크를 가지며, 이 라인들은 금속 충전된 비아에 의해 라인들 하부의 선택된 능동 소자들에 수직으로 접속되고, 또한 도전체에 의해 리드프레임의 세그먼트에 수직으로 접속되어 IC의 능동 소자 상에 위치되도록 한다.
본딩가능한 라인의 피착되고 패턴된 네트워크는 다수의 중요한 이점을 제공한다.
● 네트워크는 대부분의 종래의 전력 분배 상호 접속(interconnection)을 회로 레벨로부터 새롭게 생성된 표면 네트워크로 재배치함으로서, 실리콘 자원의 실질적인 양을 절약하고 IC 면적의 감소를 가능하게 한다.
● 네트워크는 선택된 능동소자에 금속 충전된 비아에 의해 전기 접속되며, 이러한 비아는 다른 위치에 쉽게 재설계될 수 있기 때문에, IC 설계자들은 새로운 차원의 디자인의 자유를 얻는다.
● 네트워크는 전력 공급에 기여하는 대부분의 본드 패드를 칩 주변회로를 따른 종래의 정렬로부터 새롭게 생성된 본딩가능한 라인으로 재배치하여, 실리콘 자원의 실질적인 추가의 양을 절약하고, 본딩 기계들을 극히 엄격한 커넥터 배치 및 부착 규칙으로부터 더욱 완화된 본딩 프로그램으로 자유롭게 해준다.
● 네트워크는 웨이퍼 공정에서 전력 전류와 전기적 접지 전위를 제공하는데 특히 적합한 연속적인 금속층으로서 피착되고 패턴된다.
● 본 발명의 바람직한 실시예로서, 부착가능한 최외측 표면을 갖는 네트워크의 라인들은 본딩 배선 또는 솔더의 볼을 부착하는데 편리한 위치에 패드를 형성하기 위하여 레이아웃된다.
본 발명의 바람직한 실시예에서, 반도체 디바이스의 칩은 제1 칩 표면("능동" 표면) 상에 제조된 집적 회로를 가지며; 회로는 능동 소자, 적어도 하나의 금속층, 및 기계적으로 강하고 전기적으로 절연성인 오버코트에 의한 보호층을 포함하고, 이 오버코트는 적어도 하나의 금속층에 콘택하기 위한 복수개의 금속 충전된비아 및 회로 콘택 패드를 노출하기 위한 복수개의 창을 구비한다. 칩은 오버코트 상에 피착된 전기 도전막의 스택을 더 구비하고, 막은 능동 소자 상에 거의 수직인 라인 네트워크로 패턴된다. 스택은 비아와 콘택하고 있는 최저막, 적어도 하나의 스트레스 흡수막, 및 비부식성이고 금속적으로 부착가능한 최외측 막을 갖는다. 네트워크는 분배 전력 전류 및 접지 전위로 패턴된다. 칩의 제2 ("수동") 표면은 리드프레임의 마운트 패드에 부착되며, 또한 전기 신호를 제공하는 복수개의 제1 세그먼트와, 전기 전력 및 접지를 제공하는 복수개의 제2 세그먼트들을 구비한다. 전기적 도전체는 칩 콘택 패드들을 상기 복수개의 세그먼트들과 접속시키고, 전기적 도전체는 네트워크 라인들을 복수개의 제2 세그먼트에 접속시킨다.
전력 접속용의 칩 콘택 패드에 의해서는 물론, 회로 전력 분배 라인에 의해 소비되는 실리콘 면적을 감소시킴으로써 IC 칩의 비용을 줄이는 것이 본 발명의 일 특징이다.
본 발명의 다른 특징은 기하학적으로 최단의 경로로 재디자인에 대한 불이익 없이 능동 소자에 전력 접속하는 것을 가능하게 함으로써, 새로운 차원의 회로 설계 유연성을 얻는 것이다.
본 발명의 다른 특징은 배선 본딩 및 솔더 본딩에서 볼 부착에 대한 엄격한 배치 규칙을 완화시킴으로써 조립 제조성을 개선하는 것이다.
본 발명의 다른 특징은 리드프레임의 대부분의 전력 분배 기능을 칩 표면 상에 위치한 전력 분배 라인의 혁신적인 네트워크에 위임함으로써, 전력 입력/출력에 필요한 리드프레임 세그먼트의 수를 감소시키는 것이다.
본 발명의 다른 특징은 패드 금속층, 및 콘택 패드와 회로를 분리하는 절연층을 기계적, 열적 및 충격 스트레스를 신뢰성있게 흡수하기에 충분한 두께로 제공함으로써, 반도체 프로빙, 및 배선 본딩되고 솔더부착된 조립의 공정 및 동작 신뢰성을 개선시키는 것이다.
본 발명의 다른 특징은 프로빙의 공정 및 배선 본딩과 솔더 부착의 공정에서의 제한을 제거함으로써, 심지어 매우 부서지기 쉬운 회로 유전체에도 균열 손상을 가하는 위험성을 최소화하는 것이다.
본 발명의 다른 특징은 많은 반도체 IC 칩 제품의 부류들에 적용될 수 있기 위하여 유연적이며, 수세대의 제품 세대에 적용될 수 있도록 일반적인 설계 및 레이아웃 컨셉과, 공정 방법을 제공하는 것이다.
본 발명의 다른 특징은 제조, 테스팅 및 조립을 위한 낮은 비용 및 고속의 공정을 제공하는 것이다.
본 발명의 다른 특징은 IC 디바이스의 제조에 있어서 거의 공통으로 이용되고 허용된 설계 컨셉 및 공정만을 이용함으로써, 새로운 자본 투자의 비용을 피하고 설치되어 있는 제조 장비 기반을 이용하는 것이다.
이러한 특징들은 대량 생산에 적합한 설계 컨셉 및 공정 플로우에 대한 본 발명의 교시에 의해서 달성된다. 제품 기하성 및 재료에 대한 다양한 선택을 만족시키기 위하여 다양한 변경이 성공적으로 채택된다.
본 발명의 목적뿐 아니라 본 발명에 의해 표현된 기술적 진보성은 수반하는 도면 및 첨부되는 청구항에 기재되어진 신규한 특징들과 결합하여 고려될 때, 이하의 본 발명의 바람직한 실시예의 서술로부터 분명해질 것이다.
도 1은 종래 기술에 따라, 본드 패드에 부착되고 리드프레임의 일부분에 접속된 본딩 배선을 갖는 집적 회로 칩의 일부분의 단순화된 개략적 사시도.
도 2는 본 발명에 따라, 회로와 리드프레임의 전력 분배 기능을 집적시킨 표면 구조를 갖는 집적 회로 칩의 일부분의 단순화된 개략적 사시도.
<도면의 주요 부분에 대한 부호의 설명>
200 : IC 칩
202a~202n, 203a~203n : 능동 소자
208, 209 : 볼
210, 211 : 스티치
230 : 보호 오버코트
240, 241 : 루프
251, 252 : 전력 분배 라인
260 : 비아
본 발명은 미국특허출원 제08/959,410호(10-28-1997 출원), 제09/611,623호(07-07-2000 출원) (Shen 외, "Integrated Circuit with Bonding Layer over Active Circuitry"), 및 제60/221,051호(07-27-2000 출원)(Efland 외, "Integrated Power Circuits with Distributed Bonding and Current Flow")에 관련되어 있으며, 여기에 참조로써 포함된다.
본 발명의 영향은 공지 기술의 단점을 강조함으로써 가장 쉽게 이해되어질 수 있다. 도 1은 종래 기술의 설계 및 제조 특징을 갖는, 포괄적으로 100으로 나타내어진 집적 회로 (IC) 칩의 일부분의 단순화된 개략적 사시도를 보여준다. 반도체 기판(101)(보통, 약 225와 475㎛ 두께 사이의 실리콘)은 제1 ("능동") 표면(101a) 및 제2 ("수동") 표면(101b)을 갖는다. 제2 표면(101b)은 미리 제조된 리드프레임(일반적으로 약 100 내지 300 ㎛ 두께의 구리, 구리 합금, 또는 철-니켈 합금)의 칩 마운트 패드(도 1에 도시되지 않음)에 부착된다. 복수개의 리드 중에서(대개 14 내지 600 이상), 도 1은 전력 공급에 이용되는 리드프레임의 소수의 내부 리드의 팁(120a, 120b,..) 만을 도시한다.
IC(현대적 IC 에서, 능동 소자의 수는 많으며, 종종 일백만을 초과하며 측면 및 수직 차원에서 축소화됨)의 복수개의 능동 소자들이 칩의 제1 표면(101a)에 매립되어 있다. 또한, 적어도 하나의 금속화층(일반적으로 0.4 와 1.5㎛ 사이의 두께의 순수의 또는 합금의 알루미늄; 일부 IC 에서는, 6 이상의 금속화층의 계층성이 있음)이 표면(101a)에 포함된다. 금속은 IC의 능동 및 수동 소자와 콘택 패드를 접속하는 라인으로 패턴된다. 전기 전력을 도전하는 금속 라인에 대해서, 라인폭은 일반적으로 약 20 내지 250㎛의 범위이다. 금속화층의 작은 일부분이 도 1에 개략적으로 도시되어 있으며, 능동 소자와 콘택 패드 사이의 전기 전력을 분배하는 곡절 라인을 위한 레이아웃으로서 패턴되어 있다.
도시의 목적으로, 도 1에 도시된 능동 소자들은 두개의 별개의 전기적 루프로 그룹지어진다. 한 루프는 102a 내지 102n으로 지정된 능동 소자들을 포함하고, 다른 루프는 능동 소자(103a 내지 103n)를 포함한다, 상호 접속 전력 라인(104 와 105)은 두개의 루프를 각각 조직한다. 루프(104)는 콘택 패드를 리드프레임의 리드 팁(110)에 접속하기 위한 전기적 도전체에 적합한 콘택 패드로서 제조된 두개의 단자(106a 및 106b)를 갖는다. 가장 자주 생산되는 디바이스의 형태에 따라, 칩당 콘택 패드의 수는 14에서 600 이상으로 변화될 수 있다. 도 1에 있어서, 전기적 상호 접속을 위한 수단으로서 배선 본딩(대부분 약 20 내지 28㎛ 직경의 금 배선)이 선택된다. 볼(108a와 108b)은 각각 콘택 패드(106a와 106b)에 부착되어 있으며, 스티치(110a와 110b)는 각각 리드 팁(120a와 120b)에 부착되어 있다. 유사하게, 루프(105)는 두개의 단자(107a와 107b)를 가지며, 이 단자들 또한 배선 볼 본딩을 위한 콘택 패드로서 제조된다. 볼(109a와 109b)은 각각 콘택 패드(107a와 107b)에 부착되고, 스티치(111a와 111b)는 각각 리드 팁(120c와 120d)에 부착되어 있다. 배선 새깅(sagging) 또는 배선 스윕(sweep)의 문제점들을 피하기 위하여, 배선 스팬(140)의 길이는 바람직하게는 2.5mm 미만으로 유지된다.
도 1에 나타내어진 바와 같이, 반도체 기판(101)의 제1 표면(101a)은 보호 오버코트(130)로 균일하게 덮여진다. 콘택 패드(106a, 106b 등)는 이 오버코트에서의 윈도우로써 개구된다. 일반적으로, 오버코트의 두께는 0.8 과 1.2㎛ 사이이며, 기계적으로 강하고, 전기적으로 절연성이며 언제나 수분 침투 불가능하고, 바람직한 물질로는 실리콘 질화물 및 실리콘 산화질화물을 포함한다.
IC의 신호 입력/출력을 동작시키기 위하여, 하부의 콘택 패드 금속부를 노출시키도록 보호 오버코트에 추가의 윈도우가 필요하다. 이 윈도우들 및 그들 각각의 배선 본드는 도 1에 도시되지 않는다.
도 1로부터 유추할 수 있는 바와 같이, IC 설계, 리드프레임 및 디바이스 설계, 제조 공정, 및 제품 제조성에 대해 공지의 기술이 부과하는 다수의 문제점 및 한계들이 있다.
- 전력 입력/출력 단자를 칩 주변부 주위에 배치하는 것은
- 매우 긴 전기 전력 라인에 의해 능동 회로 소자를 상호 접속하고;
- 전력 분배 라인을 따라 피할 수 없는 전압 강하를 보상하고;
- 능동 IC 소자를 배치시키기 위해 불변의 설계 규칙을 수용하고;
- 귀중한 실리콘 자원의 손실을 수용해야 한다는
현재의 어려움을 피할 수 없다.
- 매우 많은 수의 본드 패드를 칩 주변부 주위에 배치하는 것은 귀중한 실리콘 자원을 소모하는 것이다.
- 매우 많은 수의 본드 패드를 칩 주변부 주위에 배치하는 것은
- 본드 패드 면적을 감소시키고;
- 본드 패드 피치를 감소시키고;
- 감소된 본드 패드 면적에 맞춰지도록 배선 볼을 감소시키고;
- 볼을 정확히 패드 영역에 집중시키기 위하여 자동화된 본더의 프로그램을 강화하는
현재의 경향을 피할 수 없다.
- 항상 증가하는 수의 리드의 리드프레임을 미리 제조하는 것은
- 내부 리드의 폭을 감소시키고;
- 내부 리드의 피치를 감소시키고;
- 최소화된 내부 리드 상에 스티치 본드를 배치시키는
현재의 어려움을 야기시킨다.
도 2는 상기 리스트된 공지 기술의 단점을 교정하기 위한 본 발명의 신기술을 요약한다. 도 2는 본 발명이 개시하는 설계 및 제조 특징을 갖는 IC 칩의 일부분의 단순화되고 개략적인 사시도이며, 포괄적으로 200으로 명시되었다. 반도체 기판(201)은 제1 ("능동") 표면(201a) 및 제2 ("수동") 표면(201b)을 갖는다. 제2 표면(201b)은 미리 제조된 리드프레임(일반적으로 약 100 내지 300 ㎛ 두께의 구리, 구리 합금, 철-니켈 합금, 인바, 또는 알루미늄)의 칩 마운트 패드(도 2에 도시되지 않음)에 부착된다. 복수개의 리드 중에서(대개 14 내지 600 이상), 도 2는 전력 공급에 이용되며 IC 칩의 근방에 배치된 소수의 리드프레임 세그먼트의 팁(220a와 220b) 만을 도시한다.
IC(현대적 IC 에서, 능동 소자의 수는 많으며 종종 일백만을 초과하고, 측면 및 수직 차원으로 축소화됨)의 복수개의 능동 소자들이 칩의 제1 표면(201a)에 매립되어 있다. 본 발명에 따라, 도 2에 도시된 능동 소자들(202a 내지 202n 및 203a 내지 203n)은 그들이 공유하는 전력 공급에 따라 IC 기능이 허용하는 범위까지 조직된다. 모든 능동 소자들(202a 내지 202n)은 하나의 전력 전류 단자(예를 들어, 입력 단자)를 공유하고, 모든 능동 소자들(203a 내지 203n)은 다른 단자(예를 들어, 출력 단자)를 공유한다. 도 2에 있어서, 전력 전류는 소자(202a)로부터 소자(203a)로,..., 및 소자(202n)로부터 소자(203n)로 흐른다. 상호 접속 라인이 도 2에 점선 윤곽으로 표현되어 있다. 예를 들어, 능동 소자(202a)로부터 능동 소자(203a)로의 상호 접속은 204a로 지정되며;..;능동 소자(202n)으로부터 소자(203n)으로의 상호 접속은 204n으로 지정된다.
도 2에 도시된 바와 같이, 반도체 기판(201)의 제1 표면(201a), 및 이 표면에 매립된 IC는 보호 오버코트(230)로 균일하게 덮여진다. 바람직하게, 오버코트의 두께는 0.4 내지 1.5㎛ 사이이며, 기계적으로 강하고, 전기적으로 절연성이며, 수분이 침투불가능하다. 바람직한 재료로는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 합금 및 필름이 개재된 것을 포함한다. 어떤 응용에서는, 폴리이미드 층이 이용될 수 있다.
전력 분배 라인 네트워크가 보호 오버코트(230)의 노출된 표면 상에 피착되고, IC의 능동 소자 상에 직접적으로 및 거의 수직으로 배치되는 점이 본 발명에서 극히 중요하다. 도 2에서, 도시된 전력 분배 라인 중의 하나는 251로 지정되며,도시된 다른 것은 252로 지정된다. 제조 공정뿐만 아니라 물질 구조 및 조성은 아래에 기술된다.
또한, 본 발명에서 전력 분배 라인 하부의 선택된 능동 소자들이 도전적으로 및 수직으로 전력 라인에 접속된 점은 결정적으로 중요하다. 바람직하게, 이러한 접속은 능동 소자의 금속부 및 전력 분배 라인에 콘택하고 있는 금속 충전된 비아(260)에 의해 제공된다. 표준의 포토리소그래픽 기술을 이용하여 오버코트(230)를 패터닝하고 에칭하는 것에 의해 비아가 형성된다. 그 다음에 비아는 아래에 서술되는 전력 라인 금속화층의 피착과 함께 금속으로 채워진다.
피착된 라인(251과 252)의 최외측 금속은 본딩가능한(또한 솔더링가능한, 하기 참조) 물질로부터 선택된다. 전기적 도전체는 이러한 최외측 금속을 리드프레임의 리드 팁에 접속시킨다. 도 2에서, 전기적 상호 접속을 위한 바람직한 기술로서 배선 본딩(배선은 바람직하게 약 20 내지 30㎛ 직경의 순수의 또는 합금의 금, 구리, 또는 알루미늄임)이 선택된다. 볼(208과 209)은 각각 라인(251과 252)에 부착되고, 스티치(210과 211)는 각각 리드 팁(220a과 220b)에 부착된다. 본 발명에서는, 배선 본딩에서의 최근의 기술 진보가 엄격하게 제어되는 배선 루프 및 루프 형상을 형성할 수 있게 한다는 점이 중요하다. 예시로써, 도 2의 루프(240)는 루프(241)보다 더욱 신장되어 도시되어 있다. 오늘날의 본더에서는 7.5mm 또는 그 이상의 배선 길이를 달성할 수 있다. 예를 들어, 그러한 진보성은 Kulicke & Soffa, Willow Grove, PA, U.S.A.의 컴퓨터화된 본더 8020 및 Texas Instruments, Dallas, TX, U.S.A.의 ABACUS SA에서 찾아볼 수 있다. 소정의 컴퓨터 제어되는 방법에서 공기를 통하여 모세관을 움직이는 것은 정확하게 정의된 형상의 배선 루핑을 생성할 것이다. 예를 들어, 곡선의, 사다리꼴형의, 직선형의 그리고 주문형의 루프 경로를 형성할 수 있다.
라인(251과 252)용의 피착된 전력 분배 금속부의 바람직한 구조는 보호 오버코트층(230)와 비아(260)의 바닥부에 부착된 시드(seed) 금속층으로 구성되며, 상대적으로 얇은 제1 스트레스 흡수층 금속층, 상대적으로 두꺼운 제2 스트레스 흡수층, 및 마지막으로 최외측의 본딩가능한 금속층이 후속한다. 바람직하게, 시드 금속층은 텅스텐, 티타늄, 티타늄 질화물, 몰리브덴, 크롬, 및 그들의 합금으로 구성된 그룹으로부터 선택된다. 시드 금속층은 전기적으로 도전성이며, IC 능동 소자의 금속부와 보호 오버코트 양쪽에 점착성을 제공하고 그 상부 표면의 노출된 부분이 전기도금되게 하며, 후속의 스트레스 흡수 금속이 소자 금속층으로 이동하는 것을 방지한다. 시드 금속층의 두께는 약 100 내지 500nm 사이이다. 대안으로, 시드 금속층은 두개의 금속층으로 구성될 수도 있으며; 두번째 금속에 대한 예로는 구리가 있는데, 그 이유는 이것이 후속의 전기도금에 적합한 표면을 제공하기 때문이다.
본 발명에서 지적되어야 할 점은 단일 시드층이 바람직하게는 스트레스 흡수 버퍼로서 신뢰성 있게 작용할 수 있기에 충분한 만큼의 두께를 갖는 내화성 금속으로 이루어질 수 있다는 점이다. 그 두께는 약 200과 500nm 사이, 바람직하게는 약 300nm가 충분하다. 최적 스트레스 흡수를 위한 두께는 선택된 금속뿐만 아니라, 선택된 피착 기술, 피착 속도, 및 피착 시간 중의 실리콘 기판의 온도에 좌우되는데, 그 이유는 이 파라미터들이 피착된 층의 미세결정성(microcrystallinity)을 결정하기 때문이다. 예를 들어, 텅스텐의 스퍼터 피착을 이용할 때, 층 형성은 바람직하게 대기 온도에서 실리콘 기판으로 약 4 내지 5 nm/s의 속도로 수행되고, 두께가 적어도 300nm에 도달할 때는 약 70℃ 까지 증가한다. 이렇게 생성된 텅스텐 미세결정은 평균 크기 및 분포를 가져서 조립 시의 배선 본딩 공정 중에 스트레스 흡수 "스프링"으로서 신뢰성있게 작용한다.
스트레스 흡수층을 피착하기 위해서, 전기 도금 공정을 이용하는 것이 유리하다. 제1 스트레스 흡수층에 대한 예는 구리이다. 제1 스트레스 흡수층의 약 2 내지 35㎛의 범위의 두께는 그 층을, 본딩 배선과 같은 도전체를 접속하는 후속의 부착에 대해 기계적으로 강한 지지층으로 만든다. 제2 스트레스 흡수층에 대한 예는 약 1 내지 5㎛ 범위 두께의 니켈이다.
최외층은 금속적으로 본딩가능 및/또는 솔더가능하다. 배선 본딩이 선택된 접속 방법이고(도 2에 도시된 바와 같이) 최외층이 본딩가능하여야 한다면, 적합한 금속의 종류는 순수의 또는 합금의 알루미늄, 금, 팔라듐, 및 은을 포함한다. 솔더링이 선택된 접속 방법이고 최외층이 솔더 가능하여야 한다면, 적합한 금속의 종류는 팔라듐, 금, 은, 및 백금을 포함한다. 두 경우에 있어서, 두께는 500 내지 2800 nm 범위이다. 특정 디바이스의 요구에 적합하게 하기 위하여 층의 갯수, 재료의 종류 및 그 두께, 그리고 피착 공정을 변경할 수 있다.
네트워크 또는 분배 라인의 도금 패턴은 임의의 소정 레이아웃을 형성할 수 있다. 도 2의 예시에서 보여진 바와 같이, 커낵터(connector) 라인 패턴은 신장된또는 선형의 형태를 가질 수 있다. 그러나, 비아 상에서 금속 소자까지 수직으로 연장하는 것이 커넥터 라인 패턴의 기능이다. 다른 점에서, 커넥터 라인 패턴은 비아의 직접 면적 하부에서 기하학적으로 연장될 수 있고, 예를 들어 여분의 긴 직경의 본딩 배선 또는 솔더 볼을 수용하기에 충분한 표면적을 제공하는 확장부로 팽창될 수 있다. 그러한 부착 "패드"는 그 다음에 웨지(wedge) 본드 또는 스티치 본드를 부착하기에 동등하게 적합할 것이다.
위에서 지적된 바와 같이, 최외측 라인층은 솔더가능해지도록 선택될 수 있다. 그 다음에 솔더 볼은 표준 리플로우 기술에 의해 최외측 라인에 부착될 수 있다. 그러나, 상기 인용된 미국 특허 출원 제09/611,623호 및 제60/221,051호에는 범프 형성 및 외부 패키지 또는 보드로의 후속 부착 중에, 플립-칩 범프(flip-chip bump)를 정의된 영역과 형상으로 유지할 수 있도록 하기 위하여, 각 솔더 볼마다 개구를 갖는 추가의 솔더 마스크 또는 폴리이미드층을 채택하는 것이 종종 권할만하다고 기재되어 있다.
IC의 능동 소자에 의해 방출된 열 에너지의 분산성을 개선하기 위하여 분배 라인의 위치를 정하는 것이 이용될 수 있다는 것이 언급되어야 한다. 이것은 특히 솔더 범프가 열 분산에 대한 열 경로와 내열성을 최소화하는 "외측 세계"로의 접속 수단으로서 이용될 때 들어맞는다.
IC의 신호 입력/출력을 동작시키기 위하여, 하부 콘택 패드 금속부를 노출하도록 보호 오버코트에 추가의 윈도우가 필요하다. 그 밖에 이들 콘택 윈도우에 배선 본드 또는 솔더 볼이 부착될 수도 있다. 이 윈도우들과 그 각각의 배선 본드는도 2에 도시되지 않는다.
또한, 보호 오버코트 상에 피착된 분배 네트워크의 적어도 일부 라인과 일부분을 패터닝하고 제공하여 전기적 접지 전위를 위한 분배를 제공하도록 할 수 있다는 것도 언급되어야 한다.
본 발명이 도시된 실시예를 참조로 하여 설명되었으나, 이러한 기재는 제한된 범위로 해석되는 것을 의도하는 것은 아니다. 본 발명의 다른 실시예뿐만 아니라, 도시된 실시예의 다양한 수정과 조합은 명세서를 참조하는 당업자들에게는 분명하게 된다.
예로써, 본 발명은 실리콘, 실리콘 게르마늄, 갈륨 아세나이드, 또는 집적 회로 제조에 이용되는 임의의 다른 반도체 물질의 기판으로 제조된 집적 회로를 포함한다.
다른 예로써, 본 발명은 일반적으로 다른 부품 또는 "외측 세계"에 접속하는 수단은 물론, 회로의 전력 분배 라인 기능을 IC 칩 표면으로 집적하는 회로 구조를 포함하는 반도체 집적 회로를 포함한다. 전력 분배 라인의 위치는 그 라인들이 전력 전류의 제어 및 분배를 바람직하게는 분배 라인의 하부에 수직으로 능동 소자에 제공하도록 선택되어진다.
따라서, 첨부되는 청구항은 임의의 이러한 변경 및 실시예들을 포함하는 것을 나타낸다.
본 발명에 따르면, 네트워크는 종래의 전력 분배 상호 접속의 대부분을 회로레벨로부터 새롭게 생성된 표면 네트워크로 재배치함으로써, 실리콘 자원의 실질적인 양을 절약하고 IC 면적의 감소를 가능하게 한다.
네트워크는 선택된 능동 소자에 금속 충전된 비아를 통해 전기 접속되며, 이들 비아들이 다른 위치로 용이하게 재설계될 수 있기 때문에, IC 설계자들은 새로운 차원의 설계 자유를 얻는다.
네트워크는 전력 공급에 기여하는 대부분의 본드 패드를 칩 주변부를 따른 종래의 정렬로부터 새롭게 생성된 본딩가능한 라인으로 재배치하여, 실리콘 자원의 실질적인 추가 양을 절약하고 본딩 기계를 극히 엄격한 도전체 배치 및 부착 규칙으로부터 더욱 더 완화된 본딩 프로그램으로 자유롭게 한다.

Claims (23)

  1. 리드프레임 상에 장착된 집적 회로 칩에 있어서,
    상기 칩의 표면 상에 피착되고, 상기 회로의 능동 소자 상에 직접적으로 배치된 전력 분배 라인 네트워크를 포함하고,
    상기 전력 분배 라인들은 그 하부의 선택된 능동 소자들에 도전적으로 및 수직으로 접속되는 것과 함께, 도전체에 의해 상기 리드프레임의 세그먼트에 접속되어,
    회로 전력 분배 라인 및 도전체 패드에 의해 소비되는 실리콘 자원(real estate)을 절약하고, 회로 설계의 유연성 및 조립 제조성능을 얻으며, 상기 세그먼트의 입력/출력 수를 감소시키는 집적 회로 칩.
  2. 집적 회로의 전력 분배가 리드프레임의 전력 분배와 결합되어, 칩 표면 상에 추가의 도전체 네트워크를 구비하는 반도체 디바이스에 있어서,
    제1 및 제2 표면을 포함하는 반도체 칩;
    상기 제1 칩 표면 상에 제조된 집적 회로 - 상기 회로는 능동 소자와, 적어도 하나의 금속층을 구비하며, 상기 적어도 하나의 금속층과 콘택하기 위한 복수개의 금속 충전된 비아(vias) 및 회로 콘택 패드를 노출하기 위한 복수개의 윈도우를 구비하는, 기계적으로 강하고 전기적으로 절연성인 오버코트에 의해서 보호됨-;
    상기 오버코트 상에 피착되고 상기 능동 소자 상에 거의 수직하게 라인 네트워크로 패터닝된 전기 도전막 -상기 막은 상기 비아와 콘택하며 적어도 하나의 스트레스 흡수막 및 비부식성이고 금속적으로(metallurgically) 부착가능한 최외측 막을 구비함-;
    전력 전류와 접지 전위를 분배하도록 패턴된 상기 네트워크;
    칩 마운트 패드, 전기 신호를 제공하는 복수개의 제1 세그먼트, 및 전기 전력과 접지를 제공하는 복수개의 제2 세그먼트를 구비하는 리드프레임;
    상기 칩 마운트 패드 상에 부착된 상기 제2 칩 표면;
    상기 칩 콘택트 패드를 상기 복수개의 제1 세그먼트와 접속시키는 전기적 도전체; 및
    상기 네트워크 라인을 상기 복수개의 제2 세그먼트와 접속시키는 전기적 도전체
    를 포함하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 칩은 실리콘, 실리콘 게르마늄, 갈륨 아세나이드, 및 전자 디바이스 제조에 관례적으로 이용되는 임의의 다른 반도체 재료로 구성된 군으로부터 선택되는 반도체 디바이스.
  4. 제2항에 있어서,
    상기 회로는 수평 및 수직으로 배열된 복수개의 능동 및 수동 전기 소자를포함하는 반도체 디바이스.
  5. 제2항에 있어서,
    상기 집적 회로는 다층 금속부를 포함하며, 상기 금속층들 중의 적어도 하나는 순수의 또는 합금의 구리, 알루미늄, 니켈, 또는 내화성 금속으로 구성되는 반도체 디바이스.
  6. 제2항에 있어서,
    상기 오버코트는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 합금, 폴리이미드, 및 필름이 개재된 것으로 구성된 군으로부터 선택된 물질을 포함하는 반도체 디바이스.
  7. 제2항에 있어서,
    상기 리드프레임은 구리, 구리 합금, 알루미늄, 철-니켈 합금, 또는 인바(invar)로 구성된 군으로부터 선택된 시트형 물질로부터 미리 제조되는 반도체 디바이스.
  8. 제2항에 있어서,
    상기 칩, 칩 마운트 패드, 전기 도전체, 및 상기 리드프레임 세그먼트의 적어도 일부분을 밀봉하는 인캡슐레이션(encapsulation)을 더 포함하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 인캡슐레이션은 트랜스퍼 몰딩 공정에서 제조된 폴리머 화합물을 포함하는 반도체 디바이스.
  10. 제8항에 있어서,
    상기 인캡슐레이션에 포함되지 않는 리드프레임 세그먼트부는 리드 또는 핀의 형상을 하고 있으며, 외부 부품에 솔더가능한 반도체 디바이스.
  11. 제2항에 있어서,
    상기 라인 및 콘택 패드는 솔더 볼에 의해 외부 부품에 콘택되는 반도체 디바이스.
  12. 제2항에 있어서,
    상기 금속 부착은 배선 볼 및 스티치 본딩, 리본 본딩, 및 솔더링을 포함하는 반도체 디바이스.
  13. 제2항에 있어서,
    상기 전기 도전막은 구리, 니켈, 알루미늄, 텅스텐, 티타늄, 몰리브덴, 크롬, 및 이들의 합금으로 구성된 군으로부터 선택된 적어도 하나의 스트레스 흡수 금속층을 포함하는 반도체 디바이스.
  14. 제2항에 있어서,
    상기 최외측 금속층은 순수의 또는 합금의 금, 팔라듐, 은, 백금, 및 알루미늄으로 구성된 군으로부터 선택되는 반도체 디바이스.
  15. 제2항에 있어서,
    상기 도전체는 본딩 배선, 본딩 리본, 또는 솔더 볼인 반도체 디바이스.
  16. 제15항에 있어서,
    상기 본딩 배선은 순수의 또는 합금의 금, 구리, 및 알루미늄으로 구성된 군으로부터 선택되는 반도체 디바이스.
  17. 제15항에 있어서,
    상기 솔더 볼은 순수 주석과, 주석/구리, 주석/인듐, 주석/은, 주석/비스무스, 주석/납을 포함하는 주석 합금과, 도전 점착 화합물로 구성된 군으로부터 선택되는 반도체 디바이스.
  18. 제2항에 있어서,
    상기 라인 네트워크는 외측 전기 콘택에 적합한 선택된 세그먼트에 전기적으로 더 접속되는 반도체 디바이스.
  19. 제2항에 있어서,
    상기 라인 네트워크는 상기 금속 충전된 비아와 함께 상기 능동 회로 소자들 간의 전력 분배 기능을 제공하는 반도체 디바이스.
  20. 제1 및 제2 표면을 구비하는 반도체 칩을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 제1 칩 표면 상에 집적 회로를 형성하는 단계 - 상기 회로는 능동 소자, 적어도 하나의 금속층, 및 기계적으로 강하고 전기적으로 절연성인 보호 오버코트를 포함함 -;
    상기 적어도 하나의 금속층을 액세스하기 위하여 상기 오버코트를 통하여 복수개의 비아를 형성하는 단계;
    상기 오버코트 상에 금속막의 스택을 피착함으로써 상기 비아를 채우는 단계 - 상기 스택은 적어도 하나의 스트레스 흡수막 및 비부식성이고 금속적으로 부착가능한 최외측 막을 구비함 -;
    상기 막을 라인들의 네트워크로 패터닝하여 상기 라인들이 상기 능동 소자 상에 거의 수직으로 배치되고 전력 전류 분배에 적합하게 되도록 하는 단계;
    회로 콘택 패드를 노출하도록 상기 오버코트에 복수개의 윈도우를 형성하는단계;
    칩 마운트 패드, 전기 신호에 적합한 복수개의 제1 세그먼트, 및 전기 전력 및 접지에 적합한 복수개의 제2 세그먼트를 포함하는 미리 제조된 리드프레임을 제공하는 단계;
    상기 칩을 상기 칩 마운트 패드에 부착하는 단계;
    전기 도전체를 상기 회로 콘택 패드 및 상기 복수개의 제1 세그먼트에 부착하는 단계; 및
    전기 도전체를 상기 라인 네트워크 및 상기 복수개의 제2 세그먼트에 부착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  21. 제20항에 있어서,
    상기 전기 도전체를 상기 콘택 패드 및 상기 라인 네트워크에 부착하는 상기 단계는, 배선 또는 리본을 상기 콘택 패드 및 라인 네트워크에 본딩하는 단계 또는 솔더 볼을 상기 콘택 패드 및 라인 네트워크에 리플로우하는 단계 중의 하나를 더 포함하는 반도체 디바이스 제조 방법.
  22. 제20항에 있어서,
    상기 칩, 칩 마운트 패드, 전기 도전체 및 상기 리드프레임 세그먼트의 적어도 일부분을 패키지 안에 인캡슐레이팅하는 단계를 더 포함하는 반도체 디바이스제조 방법.
  23. 제20항에 있어서,
    상기 회로 콘택 패드 및 상기 라인 네트워크를 솔더 볼에 의해 외부 부품에 부착하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
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