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KR200148586Y1 - 출력버퍼회로 - Google Patents

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KR200148586Y1
KR200148586Y1 KR2019930001283U KR930001283U KR200148586Y1 KR 200148586 Y1 KR200148586 Y1 KR 200148586Y1 KR 2019930001283 U KR2019930001283 U KR 2019930001283U KR 930001283 U KR930001283 U KR 930001283U KR 200148586 Y1 KR200148586 Y1 KR 200148586Y1
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signal
gate
nmos transistor
unit
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KR2019930001283U
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김대휘
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구본준
엘지반도체주식회사
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Abstract

본 고안은 출력 버퍼회로에 관한 것으로, 종래에는 한 단계의 스텝 안정회로로의 출력노드전위와 접지측의 바운싱(Bouncing)을 크게 감소시킬 수 없는 문제점이 있었다. 따라서 종래의 문제점을 해결하기 위하여 본 고안은 구동 트랜지스터를 순차적으로 턴온시키도록 구성하여, 피크전류의 흐름을 방지할 수 있도록 함으로써 접지측 전위의 상승을 방지함과 아울러 출력속력의 향상에 도움이 되도록 한 효과가 있다.

Description

출력 버퍼회로
제1도는 종래의 출력 버퍼회로도.
제2도는 제1도에 있어서, A노드 부분의 전압 파형도.
제3도는 제1도에 있어서, 출력전압 파형도.
제4도는 본 고안 출력 버퍼회로도.
제5도는 제4도에 있어서, A노드 부분의 전압 파형도.
제6도는 제4도에 있어서, 출력전압 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 논리 조합부 12 : 지연부
13 : 버퍼 제어부 14 : 버퍼부
PM1-PM6 : 피모스 트랜지스터 NM1-NM7 : 엔모스 트랜지스터
I1-I3 : 인버터 D1-D3 : 지연소자
ND1,ND2 : 낸드게이트 NR1,NR2 : 노아게이트
본 고안은 출력 잡음감소와 속도(SPEED) 향상에 적당하도록 한 출력 버퍼회로에 관한 것으로, 특히 안정된 출력을 얻을 수 있도록 한 출력 버퍼회로에 관한 것이다.
종래의 출력 버퍼회로는, 제1도에 도시된 바와같이, 입력신호 및 제어신호(CE,, CE)를 각각 인가받아 낸드링하는 낸드게이트(ND1)와, 상기 제어신호(CE,, OE)입력시 그 신호를 반전시켜 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력신호와 입력신호를 노아링하는 노아게이트(NR1)와, 상기 노아게이트(NR1)와 낸드게이트(ND1)의 출력신호를 각각 반전시키는 인버터(I2,I3)와, 상기 인버터(13)의 출력신호를 소정시간 만큼 지연시키는 지연소자(D1)와, 상기 인버터(I3)및 지연소자(D1)의 출력 신호를 받아 낸드링하는 낸드게이트(ND2)와, 상기 인버터(I3)와 낸드게이트(ND2)의 출력신호에 따라 엔모스 트랜지스터(NM1)와 피모스 트랜지스터(PM2)를 턴온 또는 턴오프시켜 일정값을 전송하는 전송게이트(10)와, 상기 낸드게이트(ND1)의 출력신호에 따라 턴온 또는 턴오프되어 상기 전송게이트(70)의 출력을 조절하여 주는 엔모스 트랜지스터(NM2)와, 상기 인버터(I2)와 전송게이트(10)의 출력전압에 따라 최종 출력전압(Vout)을 조절하는 피모스 및 엔모스 트랜지스터로 이루어진 버퍼부(20)로 구성 된다.
이와같이 구성된 종래기술에 대하여 살펴보면 다음과 같다.
제어신호(CE,, CE)는 리드(read) 동작시 하이레벨이고, 라이트(write) 동작시 로우레벨이다.
먼저 리드 동작에 대하여 살펴보면, 하이상태의 제어신호(CE,,CE)가 입력되면 인버터(I1)를 통해 반전된 로우상태의 제어신호는 노아게이트(NR1)의 일측입력단으로 인가된다.
이때 리드시 입력신호가 로우상태인 경우 상기 노라게이트(NR1)는 로우상태의 제어신호와 로우상태의 입력신호를 노아링하여 하이상태의 신호를 생성하고, 이 하이신호는 인버터(I2)를 통해 반전된 로우신호를 버퍼부(20)의 피모스 트랜지스터(PM1)의 게이트로 인가한다.
따라서 상기 피모스 트랜지스터(PM1)은 턴온된다.
그리고 하이상태의 제어신호(CE,, OE)와 로우상태의 입력신호를 내드게이트(ND1)가 입력받아 낸드링하여 하이상태의 신호를 생성하고, 그 하이신호는 인버터(I3)를 통해 반진된 로우신호를 출력한다.
상기 로우신호는 전송게이트(10)의 엔모스 트랜지스터(NM1)의 게이트에 인가됨에 따라 상기 엔모스 트랜지스터(NM1)는 턴오프된다.
이때 상기 낸드게이트(ND1)의 하이신호는 엔모스 트랜지스터(NM2)의 게이트에 인가됨에 따라, 상기 엔모스 트랜지스터(NM2)는 턴온된다.
상기 엔모스 트랜지스터(NM2)가 턴온됨에 따라 전류는 접지측으로 바이패스되므로 A노드의 전압은 로우상태가 되어 버퍼부(20)의 엔모스 트랜지스터(NM3)는 턴오프된다.
결국, 버퍼부(20)의 피모스 트랜지스터(PM1)는 턴온되고, 엔모스 트랜지스터(NM3)는 턴오프되므로 전압전압단(Vcc)의 고전위는 최종 출력단(Vout)를 통해 출력된다.
그리고, 리드동작시 입력신호가 하이상태인 경우 낸드게이트(ND1)는 하이상태의 제어신호(CE,,OE)와 하이상태의 입력신호를 각각 입력받아 낸드링하여 만들어진 로우신호를 인버터(I3)로 출력한다.
따라서 로우신호는 상기 인버터(I3)를 통해 하이신호로 반전된다.
상기 하이신호가 전송게이트(10)의 엔모스 트랜지스터(NM1)의 게이트로 인가됨에 따라 상기 엔모스 트랜지스터(NM1)가 턴온된다.
이때 상기 낸드게이트(ND1)의 로우신호는 엔모스 트랜지스터(NM2)의 게이트로 인가됨에 따라 상기 엔모스 트랜지스터(NM2)는 턴오프상태가 된다.
또한 하이상태의 제어신호(CE,,OE)는 인버터(I1)를 통해 로우상태로 반전되고, 상기 로우상태의 제어신호는 하이상태의 입력신호와 노아게이트(NR1)에서 노아링되어 로우신호로 생성된다.
이렇게 생성된 로우신호는 다시 인버터(I2)를 통해 하이신호로 반전되어 버퍼부(20)의 피모스 트랜지스터(PM1)의 게이트로 인가됨에 따라 상기 피모스 트랜지스터(PM1)는 턴오프된다.
상기 버퍼부(20)의 피모스 트랜지스터(PM1)는 턴오프되고, 엔모스 트랜지스터(NM3)는 턴온되므로, 전송게이트(10)의 엔모스 트랜지스터(NM1)를 통해 엔모스 트랜지스터(NM3)의 게이트 즉, A노드에는(Vcc-VT)레벨의 전압이 걸린다.
이때 지연소자(D1)에 의해 소정시간 만큼 지연된 상기 인버터(I3)의 하이신호와 상기 인버터(I3)를 통해 지연되지 않은 하시신호는 낸드게이트(ND2)에서 낸드링한다.
이렇게 낸드링하여 생성된 로우신호가 전송게이트(10)의 피모스 트랜지스터(PM2)의 게이트로 인가됨에 따라, 상기 피모스 트랜지스터(PM2)가 턴온되어 전원전압(Vcc)이 그대로 버퍼부(20)의 엔모스 트랜지스터(NM3)의 게이트 즉, A노드측으로 인가된다.
그러면 최종적으로 출력되는 전압(Vout)은 로우상태가 된다.
이상에서와 같이 엔모스 트랜지스터(NM3)의 게이트 즉, A노선측으로 제2도에 도시한 바와같은 전압이 상승함에 따라 최종적으로 출력되는 전압(Vout)은 제3도에 도시한 바와같이 점차 감소한다.
그러나 상기에서와 같은 종래의 출력 버퍼회로에 있어서, 낸드게이트(ND1)의 출력신호가 하이상태일 때 A노드에 걸리는 전압은 Vcc-VT'의 전압이 걸리며, 일정한 시간이 경과함에 따라 A노드 전압은 Vcc까지 상승한다. 그러나 A노드의 전압이 Vcc까지 상승하는데 한단계의 스텝 안정회로로만은 출력노드의 전위와 접지측의 바운싱(Bouncing)을 크게 감소시킬 수 없는 문제점이 있다.
따라서, 상기에서와 같은 문제점을 해결하기 위한 본 고안의 목적은 3개의 피모스 트랜지스터와 엔모스 트랜지스터 및 인버터, 그리고 1개의 낸드게이트 및 노아게이트, 2개의 지연소자를 가지고 회로를 구성하여 구동 트랜지스터를 순차적으로 턴온시켜 피크전류(Peak Current)의 흐름을 방지하도록 함으로써 접지전위의 상승을 방지할 뿐만아니라 출력속력의 향상에 도움이 되도록 하고, 안정된 출력을 얻을 수 있도록 한 출력 버퍼회로를 안출한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 고안의 출력 버퍼회로도로서, 이에 도시한 바와같이, 리드데이터 입력신호와 제어신호(CE,,OE)를 노아게이트와 낸드게이트 및 인버터를 이용하여 최종 출력을 조정하기 위한 신호를 생성하는 논리 조합부(11)와, 상기 논리 조합부(11)의 출력신호를 두개의 지연소자(D2)(D3)를 이용하여 소정시간만큼 지연시켜 출력하는 지연부(12)와, 인가되는 출력 조정신호에 의해 최종 출력을 조정하여 출력하는 버퍼부(14)와, 상기 논리 조합부(11)의 출력신호와 상기 지연부(12)를 통해 지연된 신호에 의해 상기 버퍼부(14)에 공급되는 출력 조정신호의 크기를 조절하는 버퍼 제어부(13)로 구성한다.
그리고 상기 버퍼 제어부(13)는 논리 조합부(11)내 인버터(I3)의 출력단은 드레인이 전원전압단(Vcc)에 연결된 엔모스 트랜지스터(NM4)의 게이트에 연결하고, 상기 엔모스 트랜지스터(NM4)의 소오스는 엔모스 트랜지스터(NM5)의 드레인 및 게이트에 공통적으로 연결함과 아울러 피모스 트랜지스터(PM3)의 소오스에 연결하며, 상기 엔모스 트랜지스터(NM4)의 드레인과 소오스가 연결된 피모스 트랜지스터(PM4)의 드레인은 상기 엔모스 및 피모스 트랜지스터(NM5)(PM3)의 소오스 및 드레인에 공통접속하여 버퍼부(14)의 입력단과 연결함과 아울러 엔모스 트랜지스터(NM6)의 드레인에 연결하고, 상기 엔모스 트랜지스터(NM6)의 소오스는 접지측에 연결하여 구성한다.
이와같이 구성된 본 고안의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
입력되는 제어신호(CE,,OE)가 하이상태일 때 리드(read)동작을 행하고, 로우상태일 때는 라이트(write)동작을 행한다.
먼저 리드 데이터 입력신호가 로우상태이고, 제어신호(CE,,OE)가 하이상태인 경우, 논리 조합부(11)의 낸드게이트(ND11)를 통해 낸드링된 출력신호는 하이상태가 된다.
따라서, 버퍼 제어부(13)의 엔모스 트랜지스터(PM6)가 턴온된다.
그리고 상기 낸드게이트(ND1)의 출력신호를 인버터(I3)를 통해 로우상태로 반정되고, 이 반전된 로우신호가 엔모스 트랜지스터(NM4)의 게이트로 인가되어, 상기 엔모스 트랜지스터(NM4)는 턴오프 된다.
상기 엔모스 트랜지스터(NM6)가 턴온됨에 따라 버퍼부(14)의 엔모스 트랜지스터(NM7)의 게이트 즉, A노드로 인가되는 전압은, 제5도의 t1구간에 도시한 바와같이, 로우상태가 된다.
이때 논리 조합부(11)의 인버터(I1)(I2) 및 노아게이트(NR2)를 통해 논리조합된 로우신호가 상기 버퍼부(14)의 피모스 트랜지스터(PM5)의 게이트로 인가되므로, 상기 피모스 트랜지스터(PM5)가 턴온되고, 엔모스 트랜지스터(NM7)는 턴오프되므로, 최종적으로 출력되는 전압(VOUT)은 제6도의 t1구간에서와 같이 하이상태가 된다.
그리고 리드데이터 입력신호가 로우상태에서 하이상태로 변하면, 논리 조합부(11)로 인가되는 신호는 둘다 하이상태 이므로, 인버터(I1), 노아게이트(NR2) 및 인버터(I2)를 순차적으로 통과하며 노아링 및 반전된 하이신호가 버퍼부(14)의 피모스 트랜지스터(PM5) 게이트로 인가됨에 따라, 상기 피모스 트랜지스터(PM5)는 턴오프 된다.
이와 마찬가지로 논리 조합부(11)의 낸드게이트(ND1)를 통해 낸드링된 로우신호가 버퍼 제어부(13)의 피모스 트랜지스터(PM6) 게이트로 인가됨과 아울러 지연부(12)의 제1지연소자(D1)로 인가되며, 또한 인버터(I3)를 통해 반전된 하이신호가 엔상기 버퍼 제어부(13)의 엔모스 트랜지스터(NM4)의 게이트로 인가된다.
따라서, 상기 엔모스 트랜지스터(NM4)가 턴온되고, 이에 따라 엔모스 트랜지스터(NM5)도 턴온되고, 엔모스 트랜지스터(NM6)는 턴오프되므로, 상기 버퍼부(14)의 엔모스 트랜지스터(NM7) 게이트 즉, A노드측으로 인가되는 전압은 하이(Vcc-2VT)가 된다.
상기 A노드측의 전압은 제5도에서 t2구간에 해당한다.
이때 지연부(12)의 제1지연소자(D2)로 인가된 로우신호는 소정시간 만큼 지연된후 버퍼 제어부(13)의 피모스 트랜지스터(PM3)게이트로 인가되면, 상기 피모스 트랜지스터(PM3)가 턴온되므로, 엔모스 트랜지스터(NM7)의 게이트로 인가되는 전압은 Vcc-VT가 되며, 상기 버퍼부(14)를 통해 최종적으로 출력되는 전압(VOUT)은 제6도에서 t3구간에 해당한다.
마찬가지로 지연부(12)의 제2지연소자(D3)를 통해 더 지연된 로우신호가 피모스 트랜지스터(PM4)의 게이트로 인가되면, 상기 피모스 트랜지스터(PM4)도 턴온되어 버퍼부(14)의 엔모스 트랜지스터(NM7)의 게이트 즉, A노드측으로 인가되는 전압은 제5도의 t3구간에서와 같이 하이(Vcc)상태가 인가되고, 최종적으로 출력되는 전압은(VOUT)은 제6도의 t4구간에서와 같이 로우상태가 된다.
상기에서와 같이 버퍼부(14)의 엔모스 트랜지스터(NM7)게이트측 전위를 순차적으로 상승시켜, 상기 엔모스 트랜지스터(NM7)를 통해 흐르는 피크전류를 적게 할 수 있으며 출력단의 출력도 안정되게 얻을 수 있다.
이상에서 상세히 설명한 바와 같이 본 고안은 구동 트랜지스터를 순차적으로 턴온시키므로 피크전류의 상승을 방지할 뿐만 아니라 출력속도의 향상에 도움을 주는 효과가 있다.

Claims (2)

  1. 리드데이터 입력신호와 제어신호(CE,,OE)를 노아게이트와 낸드게이트 및 인버터를 이용하여 최종 출력을 조정하기 위한 신호를 생성하는 논리 조합부(11)와, 상기 논리 조합부(11)의 출력신호를 두 개의 지연소자(D2)(D3)를 이용하여 소정 시간만큼 지연시켜 출력하는 지연부(12)와, 인가되는 출력 조정신호에 의해 최종 출력을 조정하여 출력하는 버퍼부(14)와, 상기 논리 조합부(11)의 출력신호와 상기 지연부(12)를 통해 지연된 신호에 의해 상기 버퍼부(14)에 공급되는 출력 조정신호의 크기를 조절하여 상기 버퍼부(14)로 출력하는 버퍼 제어부(13)로 구성된 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 버퍼 제어부(13)는 전원전압단(Vcc)과 접지측 사이에 엔모스 트랜지스터(NM4,NM5,NM6)를 순차적으로 직렬연결하고, 상기 엔모스 트랜지스터(NM4)의 소오스와 엔모스 트랜지스터(NM5)의 드레인 접속점은 상기 엔모스 트랜지스터(NM5)의 게이트에 연결함과 동시에 피모스 트랜지스터(PM3)의 소오스에 연결하고, 상기 엔모스 트랜지스터(NM4)의 드레인은 피모스 트랜지스터(PM4)의 소오스에 연결하고, 상기 엔모스 트랜지스터(NM5)의 소오스와 엔모스 트랜지스터(NM6)의 드레인 접속점은 상기 피모스 트랜지스터(PM3)(PM4)의 드레인에 공통 접속하고, 상기 엔모스 트랜지스터(NM4)의 게이트는 제어신호와 리드데이터 입력신호를 낸드링하는 낸드게이트(ND1)의 출력신호를 반전시키는 인버터(I3)의 출력단과 연결하고, 상기 피모스 트랜지스터(PM3)의 게이트는 상기 낸드게이트(ND1)의 출력신호를 소정시간만큼 지연되는 지연부(12)의 제1지연소자(D2)의 출력단과 연결하고, 상기 피모스 트랜지스터(PM4)의 게이트는 상기 제1지연소자(D1)의 출력을 다시 소정시간만큼 지연시키는 제2지연소자(D3)의 출력단과 연결하여 구성된 것을 특징으로 하는 출력 버퍼회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401493B1 (ko) * 2000-12-27 2003-10-11 주식회사 하이닉스반도체 피크전류 감쇠회로

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