KR20010112355A - Method for removing residues with reduced etching of oxide - Google Patents
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Abstract
본 발명은 플라즈마 에칭으로부터 유도된 잔사의 제거 방법에 관한 것이다. 하나의 실시 양태에서, 포토레지스트의 일부를 폴리실리콘 게이트를 형성하는데 사용한 후, 본 발명은 신규하고 편리한 플라즈마 애슁(ashing) 환경을 제공한다. 구체적으로, 이 실시 양태에서는, 본 발명은 CF4를 플라즈마 애슁 환경에 도입한다. 다음에, 본 실시 양태는 H2O 증기를 플라즈마 애슁 환경에 도입한다. 이 실시 양태에서, CF4대 H2O의 부피비는 0.1:1 내지 10:1이다. 다음에, 본 실시 양태는 공격적인 탈거 약품없이 플라즈마 애슁 환경을 사용하여 폴리실리콘 에칭으로부터 유도된 잔사를 실질적으로 제거한다. 이렇게 할 때, 게이트 산화물의 에칭이 상당히 억제되어 충분한 양의 게이트 산화물 층이 밑에 있는 반도체 기판 위에 남는다. 또한, 본 발명에서, 플라즈마 에칭으로부터 유도된 잔사를 제거한 후, 게이트 산화물 층은 청결하고 충분한 게이트 산화물이 남아서 잔여 게이트 산화물 층은 정밀하고 신뢰성 있게 측정된다.The present invention relates to a method for removing residues derived from plasma etching. In one embodiment, after using a portion of the photoresist to form a polysilicon gate, the present invention provides a novel and convenient plasma ashing environment. Specifically, in this embodiment, the present invention introduces CF 4 into the plasma ashing environment. Next, this embodiment introduces H 2 O vapor into the plasma ashing environment. In this embodiment, the volume ratio of CF 4 to H 2 O is 0.1: 1 to 10: 1. Next, this embodiment uses a plasma ashing environment without aggressive stripping chemicals to substantially remove residues derived from polysilicon etching. In doing so, the etching of the gate oxide is significantly suppressed, leaving a sufficient amount of gate oxide layer on the underlying semiconductor substrate. In addition, in the present invention, after removing the residue derived from the plasma etching, the gate oxide layer is clean and sufficient gate oxide remains so that the remaining gate oxide layer is measured accurately and reliably.
Description
통상적인 반도체 제조 공정중에, 원하지 않는 물질이 반도체 웨이퍼 및 반도체 웨이퍼 상에 형성된 요부(feature) 위에 형성된다. 통상적으로, 이러한 원하지 않은 물질은 반도체 웨이퍼로부터 제거되거나 에칭되어야 한다. 불행하게도, 모든 원하지 않은 물질들이 반도체 웨이퍼 또는 반도체 웨이퍼 상에 형성된 요부로부터 쉽게 제거되거나 에칭되는 것은 아니다.During a conventional semiconductor manufacturing process, unwanted materials are formed on semiconductor wafers and features formed on semiconductor wafers. Typically, these unwanted materials must be removed or etched from the semiconductor wafer. Unfortunately, not all unwanted materials are easily removed or etched from the semiconductor wafer or recesses formed on the semiconductor wafer.
종래 기술에 관한 도 1A를 참조하면, 그 위에 배치된 게이트 산화물 층(102), 폴리실리콘 층(104) 및 포토레지스트 부분(106)을 갖는 반도체 기판(100)의 측면도가 도시되어 있다. 종래 기술에 관한 도 1A의 구조에서, 포토레지스트 부분(106)은 폴리실리콘 게이트가 형성될 위치를 한정한다.Referring to FIG. 1A of the prior art, a side view of a semiconductor substrate 100 having a gate oxide layer 102, a polysilicon layer 104, and a photoresist portion 106 disposed thereon is shown. In the structure of FIG. 1A in relation to the prior art, the photoresist portion 106 defines the location where the polysilicon gate is to be formed.
이제 종래 기술에 관한 도 1B를 참조하면, 종래 기술에서 폴리실리콘 층(104)에 플라즈마 에칭 공정이 수행된다. 플라즈마 에칭 공정은 포토레지스트 부분(106)으로 피복되어 플라즈마 에칭 공정으로부터 보호되는 폴리실리콘 층(104)의 일부를 제외한 폴리실리콘 층(104)을 제거한다. 이러한 공정은 폴리실리콘 게이트를 형성하는데 유용하지만, 이런 통상적인 공정은 이와 관련된 심각한 단점을 갖는다. 예를 들어, 종래 기술에 관한 도 1B에 도시된 바와 같이, 포토레지스트 부분(106), 폴리실리콘 층(104)의 잔여 영역, 및 게이트 산화물 층(102)의 표면에 잔사(예컨대 잔여 중합체 물질)(전형적으로 (108)로 나타냄)가 형성된다.Referring now to FIG. 1B of the prior art, a plasma etching process is performed on the polysilicon layer 104 in the prior art. The plasma etch process removes the polysilicon layer 104 except for a portion of the polysilicon layer 104 that is covered with the photoresist portion 106 and protected from the plasma etch process. While this process is useful for forming polysilicon gates, this conventional process has serious drawbacks associated with it. For example, as shown in FIG. 1B of the prior art, residues (eg, residual polymer material) on the photoresist portion 106, the remaining regions of the polysilicon layer 104, and the surface of the gate oxide layer 102. (Typically indicated by 108) is formed.
종래 기술의 하나의 방법에서는, 종래 기술에 관한 도 1B의 구조물에 공격적인 탈거 약품(예컨대 HF 산 침지와 같은 습식 산 침지) 처리를 하여 잔사(108)를 제거한다. 그러나, 게이트 산화물 층(102)과 같이 플라즈마에 노출된 게이트 산화물은 HF 산 속에서 신속하게 에칭된다. 구체적으로는, 플라즈마에 노출된 게이트 산화물은 묽은 HF 산 속에 단순히 침지시킨 동안에도 20 내지 40 Å 또는 그 이상으로 에칭될 수 있다. 이러한 문제점은 현 제조 공정중 일부는 두께가 30 Å 이하인 게이트 산화물을 형성한다는 사실로 더욱 악화된다. 필요량의 게이트 산화물(102)이 반도체 기판(100) 상에 남는 것을 보장하기 위해서, 잔사(108) 및 포토레지스트 부분(106)이 제거된 후에 게이트 산화물 층(102)의 두께를 측정한다.In one method of the prior art, the structure of FIG. 1B in the prior art is subjected to aggressive stripping chemicals (eg, wet acid immersion such as HF acid immersion) to remove the residue 108. However, gate oxide exposed to plasma, such as gate oxide layer 102, is etched quickly in HF acid. Specifically, the gate oxide exposed to the plasma may be etched at 20-40 kPa or more, even while simply immersed in dilute HF acid. This problem is exacerbated by the fact that some of the current manufacturing processes form gate oxides with a thickness of 30 GPa or less. To ensure that the required amount of gate oxide 102 remains on the semiconductor substrate 100, the thickness of the gate oxide layer 102 is measured after the residue 108 and the photoresist portion 106 are removed.
종래 기술에 관한 도 1C를 참조하면, 측면도는 HF 침지 후에 게이트 산화물층(102)이 심하게 에칭된 한 예를 보여준다. 종래 기술에 관한 도 1C에서, 게이트 산화물 층(102)의 과다한 에칭으로 인해 반도체 기판(100)의 일부는 게이트 산화물 층(102)에 의해 더 이상 피복되지 않는다. 그러므로, 반도체 기판(100)의 영역들은 후속 공정 단계동안 적절히 보호되지 못한다.Referring to FIG. 1C of the prior art, the side view shows an example in which the gate oxide layer 102 is severely etched after HF immersion. In FIG. 1C of the prior art, a portion of the semiconductor substrate 100 is no longer covered by the gate oxide layer 102 due to excessive etching of the gate oxide layer 102. Therefore, regions of the semiconductor substrate 100 are not adequately protected during subsequent processing steps.
따라서, 게이트 산화물을 심하게 실질적으로 공격하지 않고 플라즈마 에칭으로부터 유도된 잔사를 효과적으로 제거하는 방법에 대한 요구가 있다.Accordingly, there is a need for a method of effectively removing residues derived from plasma etching without severely attacking gate oxides.
발명의 요약Summary of the Invention
본 발명은 게이트 산화물을 심하게 실질적으로 공격하지 않고 플라즈마 에칭으로부터 유도된 잔사를 효과적으로 제거하는 방법을 제공한다.The present invention provides a method for effectively removing residues derived from plasma etching without severely attacking gate oxides.
더욱 구체적으로는, 한 실시 양태에서는, 폴리실리콘 게이트를 형성하는데 포토레지스트 부분을 사용한 후에, 본 발명은 신규하고 유리한 플라즈마 애슁 환경을 제공한다. 구체적으로, 이 실시 양태에서는, 본 발명은 플라즈마 애슁 환경에 CF4를 도입한다. 다음에, 본 실시 양태는 플라즈마 애슁 환경에 H2O를 도입한다. 이 실시 양태에서, CF4대 H2O의 부피비는 0.1:1 내지 10:1이다. 그 다음에, 본 실시 양태는 공격적인 탈거 약품 없이 플라즈마 애슁 환경을 사용하여 폴리실리콘 에칭으로부터 유도된 잔사를 제거한다. 이렇게 할 때, 게이트 산화물의 에칭은 상당히 억제되어 충분한 양의 게이트 산화물 층이 밑에 있는 반도체 기판 위에 남는다. 추가로, 본 발명에서는, 플라즈마 에칭으로부터 유도된 잔사를 제거한 후, 게이트산화물 층은 청결하고, 충분한 게이트 산화물이 남아있어서 잔여 게이트 산화물 층의 두께는 정밀하고 신뢰성 있게 측정되고 실리콘 기판은 공격 또는 오염시킬 수 있는 환경에 노출되지 않는다.More specifically, in one embodiment, after using the photoresist portion to form the polysilicon gate, the present invention provides a novel and advantageous plasma ashing environment. Specifically, in this embodiment, the present invention introduces CF 4 into the plasma ashing environment. Next, this embodiment introduces H 2 O into the plasma ashing environment. In this embodiment, the volume ratio of CF 4 to H 2 O is 0.1: 1 to 10: 1. The present embodiment then removes residues derived from polysilicon etching using a plasma ashing environment without aggressive stripping chemicals. In doing so, the etching of the gate oxide is significantly suppressed, leaving a sufficient amount of gate oxide layer on the underlying semiconductor substrate. In addition, in the present invention, after removing the residues derived from the plasma etching, the gate oxide layer is clean and sufficient gate oxide remains so that the thickness of the remaining gate oxide layer is precisely and reliably measured and the silicon substrate can be attacked or contaminated. Not exposed to the environment.
다른 실시 양태에서, 본 발명은 폴리실리콘의 플라즈마 에칭 이후에 포토레지스트 부분 및 잔여 중합체를 동시에 제거하는 방법을 제공한다. 이 실시 양태에서, 폴리실리콘 게이트를 형성하는데 포토레지스트 부분을 사용한 후, 본 발명은 신규하고 유리한 플라즈마 애슁 환경을 제공한다. 구체적으로, 이 실시 양태에서, 본 발명은 플라즈마 애슁 환경에 CF4를 도입한다. 다음에, 본 실시 양태는 플라즈마 애슁 환경에 H2O 증기를 도입한다. 이 실시 양태에서, CF4대 H2O의 부피비는 0.1:1 내지 10:1이다. 그 다음에, 본 실시 양태는 플라즈마 애슁 환경에 O2를 도입한다. 그 다음에, 본 실시 양태는 공격적인 탈거 약품없이 플라즈마 애슁 환경을 사용하여 폴리실리콘 에칭으로부터 유도된 잔사를 실질적으로 제거하고 잔여 포토레지스트 부분을 제거한다. 이렇게 할 때, 게이트 산화물의 에칭은 상당히 억제되어 충분한 양의 게이트 산화물 층이 밑에 있는 반도체 기판 위에 남는다. 추가로, 본 발명에서는, 플라즈마 에칭으로부터 유도된 잔사의 제거 후에, 게이트 산화물 층은 청결하고, 충분한 게이트 산화물이 남게 되어 잔여 게이트 산화물 층의 두께가 정밀하고 신뢰성 있게 측정되고 실리콘 기판이 공격 또는 오염시킬 수 있는 환경에 노출되지 않는다. 더구나, 포토레지스트의 모든 잔여 영역은 이미 제거되었다.In another embodiment, the present invention provides a method for simultaneously removing photoresist portions and residual polymer after plasma etching of polysilicon. In this embodiment, after using the photoresist portion to form the polysilicon gate, the present invention provides a novel and advantageous plasma ashing environment. Specifically, in this embodiment, the present invention introduces CF 4 into the plasma ashing environment. Next, this embodiment introduces H 2 O vapor into the plasma ashing environment. In this embodiment, the volume ratio of CF 4 to H 2 O is 0.1: 1 to 10: 1. Next, this embodiment introduces O 2 into the plasma ashing environment. The present embodiment then uses a plasma ashing environment without aggressive stripping chemicals to substantially remove residues resulting from polysilicon etching and remove residual photoresist portions. In doing so, the etching of the gate oxide is significantly suppressed, leaving a sufficient amount of gate oxide layer on the underlying semiconductor substrate. In addition, in the present invention, after the removal of residues derived from plasma etching, the gate oxide layer is clean and sufficient gate oxide remains so that the thickness of the remaining gate oxide layer is accurately and reliably measured and the silicon substrate is attacked or contaminated. Not exposed to the environment. Moreover, all remaining areas of the photoresist have already been removed.
본 발명의 이러한 목적 및 다른 목적 및 이점들은 당해 분야의 숙련자에게는 여러 도면에서 예시되는 다음의 바람직한 실시 양태에 대한 상세한 기술을 읽은 후에 분명하게 명백할 것이다.These and other objects and advantages of the present invention will become apparent to those skilled in the art after reading the following detailed description of the preferred embodiments which are illustrated in the various figures.
본 발명은 반도체 소자 제조 분야에 관한 것이다. 더욱 구체적으로는, 본 발명은 측벽 중합체 물질의 제거 또는 애슁(ashing)에 관한 것이다. 특히, 본 발명은 H2O 및 CF4화학을 사용한 게이트 에칭 후의 산화물의 에칭이 감소된 잔사의 제거 방법에 관한 것이다.The present invention relates to the field of semiconductor device manufacturing. More specifically, the present invention relates to the removal or ashing of sidewall polymeric materials. In particular, the present invention relates to a method for removing residues with reduced etching of oxides after gate etching using H 2 O and CF 4 chemistries.
함께 명세서의 일부를 이루는 참조된 첨부 도면은 본 발명의 실시 양태를 예시하고, 기술 내용과 함께 본 발명의 원리를 설명하는 역할을 한다.The accompanying drawings, which together form a part of the specification, illustrate embodiments of the invention and together with the description serve to explain the principles of the invention.
종래 기술에 관한 도 1A 내지 1C는 종래 기술의 게이트 형성 및 잔사 제거 방법에 관련된 단계를 예시하는 단면도이다.1A-1C in the prior art are cross-sectional views illustrating the steps involved in the prior art gate formation and residue removal methods.
도 2A 내지 2D는 본 발명의 하나의 실시 양태에 따른 잔사 제거 공정을 예시하는 단면도이다.2A-2D are cross-sectional views illustrating a residue removal process in accordance with one embodiment of the present invention.
도 3은 본 발명의 하나의 실시 양태에 따라 수행되는 단계의 공정도이다.3 is a process diagram of steps performed in accordance with one embodiment of the present invention.
도 4는 본 발명의 하나의 실시 양태에 따라 수행되는 단계의 공정도이다.4 is a process diagram of steps performed in accordance with one embodiment of the present invention.
도 5A 내지 5C는 본 발명의 다른 실시 양태에 따른 잔사 제거 공정을 예시하는 단면도이다.5A-5C are cross-sectional views illustrating a residue removal process in accordance with another embodiment of the present invention.
도 6은 본 발명의 하나의 실시 양태에 따라 수행되는 단계의 공정도이다.6 is a process diagram of steps performed in accordance with one embodiment of the present invention.
도 7은 본 발명의 하나의 실시 양태에 따라 수행되는 단계의 공정도이다.7 is a process diagram of steps performed in accordance with one embodiment of the present invention.
도 8은 본 발명의 하나의 실시 양태에 따른 CF4/H2O 및 O2플라즈마 애슁 공정 조건을 나타내는 표이다.8 is a table showing CF 4 / H 2 O and O 2 plasma ashing process conditions in accordance with one embodiment of the present invention.
당해 분야의 숙련자는 반도체 기판 위에 다른 요부 및 요소가 존재할 수 있으나 명확성를 위해 도시되지 않았음을 이해할 것이다. 또한, 이 기술 내용에서 참조된 도면은 구체적으로 명시하지 않은 한 축척에 따라 그려지지 않았음을 이해되어야 한다.Those skilled in the art will understand that other features and elements may exist on the semiconductor substrate but are not shown for clarity. It is also to be understood that the drawings referenced in this description are not drawn to scale unless specifically indicated.
그 예가 첨부된 도면에 예시되어 있는 본 발명의 바람직한 실시 양태를 이제 자세히 참조할 것이다. 본 발명이 바람직한 실시 양태와 함께 기술되지만, 이들이 본 발명을 이 실시 양태들로 한정하고자 함이 아닌 것으로 이해될 것이다. 반면, 본 발명은 선택 사항, 변형태 및 등가물을 포함하고자 하며, 이들은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 진의 및 범주 내에 포함될 수 있다.Reference will now be made in detail to preferred embodiments of the invention, examples of which are illustrated in the accompanying drawings. While the invention has been described in conjunction with the preferred embodiments, it will be understood that they are not intended to limit the invention to these embodiments. On the contrary, the invention is intended to cover options, variations, and equivalents, which may be included within the spirit and scope of the invention as defined by the appended claims.
도 2A를 참조하면, 그 위에 배치된 게이트 산화물 층(202), 폴리실리콘 층(204) 및 포토레지스트 부분(206)을 갖는 반도체 기판(200)의 단면도가 도시되어 있다. 도 2A의 구조에서, 포토레지스트 부분(206)은 폴리실리콜 게이트가 형성될 위치를 한정한다.Referring to FIG. 2A, a cross-sectional view of a semiconductor substrate 200 having a gate oxide layer 202, a polysilicon layer 204, and a photoresist portion 206 disposed thereon is shown. In the structure of FIG. 2A, photoresist portion 206 defines the location where the polysilicon gate is to be formed.
도 2B를 참조하면, 본 실시 양태에서, 폴리실리콘 층(204)은 플라즈마 에칭 공정이 수행된다. 플라즈마 에칭 공정은 포토레지스트 부분(206)에 의해 피복되고 따라서 플라즈마 에칭 공정으로부터 보호되는 폴리실리콘 층(204)의 일부를 제외한 폴리실리콘 층(204)을 제거한다. 도 2B에 도시된 바와 같이, 전형적으로 (208)로 도시된 잔사(예컨대, 잔여 중합체 물질)는 포토레지스트 부분(206), 폴리실리콘층(204)의 잔여 영역, 및 게이트 산화물 층(202)의 표면 위에 형성된다.2B, in this embodiment, the polysilicon layer 204 is subjected to a plasma etching process. The plasma etch process removes the polysilicon layer 204 except for a portion of the polysilicon layer 204 that is covered by the photoresist portion 206 and thus protected from the plasma etch process. As shown in FIG. 2B, the residue (eg, residual polymer material), typically shown at 208, is formed by the photoresist portion 206, the remaining regions of the polysilicon layer 204, and the gate oxide layer 202. Formed on the surface.
이제 도 2C를 참조하면, 측면도는 게이트 산화물 층(202)을 제거하지 않고 도 2C의 잔사(208)가 제거되는 본 실시 양태의 한 예를 예시한다. 또한, 종래 기술과는 달리, 본 실시 양태는 게이트 산화물 층(202)에 공격적인 탈거 약품없이 잔사(208)를 제거한다. 본 실시 양태에 사용되는 잔사(208)의 제거 공정은 도 3 및 4와 함께 상세히 기술될 것이다.Referring now to FIG. 2C, the side view illustrates an example of this embodiment in which the residue 208 of FIG. 2C is removed without removing the gate oxide layer 202. In addition, unlike the prior art, this embodiment removes the residue 208 without aggressive stripping chemicals to the gate oxide layer 202. The removal process of the residue 208 used in this embodiment will be described in detail in conjunction with FIGS. 3 and 4.
이제 도 2D를 참조하면, 측면도는 도 2C의 잔사(208) 제거 후 및 도 2C의 포토레지스트 부분(206) 제거 후의 본 실시 양태의 한 예를 예시한다. 본 실시 양태에서, 단지 폴리실리콘 게이트 영역(204) 및 게이트 산화물 층(202)만이 반도체 기판(200) 위에 배치된 채로 남아있다. 더구나, 게이트 산화물 층(202)은 이제 청결하고, 게이트 산화물 층(202)이 요구되는 두께라는 것을 확인하기 위해 측정될 수 있다.Referring now to FIG. 2D, the side view illustrates an example of this embodiment after removal of the residue 208 of FIG. 2C and after removal of the photoresist portion 206 of FIG. 2C. In this embodiment, only the polysilicon gate region 204 and the gate oxide layer 202 remain disposed over the semiconductor substrate 200. Moreover, the gate oxide layer 202 is now clean and can be measured to confirm that the gate oxide layer 202 is the required thickness.
이제 도 3을 참조하면, 본 발명의 하나의 실시 양태에 따라 수행되는 단계의 공정도(300)가 도시되어 있다. 본 실시 양태에서, 단계(302)에서는 폴리실리콘 층의 플라즈마 에칭을 수행하여 폴리실리콘 게이트의 위치를 한정한다. 위에서 언급한 바와 같이, 이 공정은 모두가 반도체 기판 위에 존재하는 포토레지스트 부분, 폴리실리콘 층의 잔여 영역, 및 게이트 산화물 층의 표면 위에 잔사의 형성을 초래한다. 또한, 이전에 언급한 바와 같이, 통상적인 공정은 상기 잔사를 제거하기 위한 시도로 공격적인 탈거 약품을 사용한다. 이 종래 기술의 공격적인 탈거 약품은 심하게 공격하여 게이트 산화물 층을 상당히 에칭한다.Referring now to FIG. 3, a process diagram 300 of steps performed in accordance with one embodiment of the present invention is shown. In this embodiment, step 302 is performed to plasma etch the polysilicon layer to define the location of the polysilicon gate. As mentioned above, this process results in the formation of residue on the photoresist portion, the remaining regions of the polysilicon layer, and the surface of the gate oxide layer, all of which are present on the semiconductor substrate. In addition, as mentioned previously, conventional processes use aggressive stripping agents in an attempt to remove the residue. This prior art aggressive stripping agent attacks severely and significantly etches the gate oxide layer.
단계(304)의 다음을 참고하면, 종래 기술과는 달리, 본 실시 양태는 이어서 반도체 기판 및 위에 있는 요부에 플라즈마 애슁 환경을 가하여 폴리실리콘 층의 플라즈마 에칭으로 인한 잔사를 제거한다. 그러므로, 본 실시 양태는 반도체 기판 및 위에 있는 요부(게이트 산화물 층 포함)에 유해한 공격적인 화학적 스트립을 수행할 필요성을 제거한다. 잔사(208)를 제거하는 본 실시 양태의 단계(304)에서 사용되는 애슁 환경의 정확한 화학은 도 4와 함께 아래에 상세히 기술될 것이다. 본 실시 양태에서, 단계(304)에서의 잔사의 제거 후에, 본 발명은 단계(306)로 진행된다.Referring next to step 304, unlike the prior art, this embodiment then applies a plasma ashing environment to the semiconductor substrate and the recesses thereon to remove residues due to plasma etching of the polysilicon layer. Therefore, this embodiment eliminates the need to perform aggressive chemical strips that are harmful to semiconductor substrates and recesses (including gate oxide layers) thereon. The exact chemistry of the ashing environment used in step 304 of this embodiment to remove residue 208 will be described in detail below in conjunction with FIG. In this embodiment, after removal of the residue in step 304, the present invention proceeds to step 306.
단계(306)에서, 본 실시 양태는 잔여 포토레지스트 부분(예컨대, 폴리실리콘 게이트 위에 존재하는 포토레지스트)을 제거한다. 이 포토레지스트 제거 공정은 게이트 산화물 층이 청결하고 쉽게 측정될 수 있는 것을 보장한다.In step 306, the present embodiment removes the remaining photoresist portion (eg, photoresist present over the polysilicon gate). This photoresist removal process ensures that the gate oxide layer can be measured cleanly and easily.
이제 단계(308)을 참조하면, 단계(302, 304 및 306)를 수행한 후에, 본 실시 양태는 정밀하고 신뢰성 있는 게이트 산화물 층의 두께 측정을 가능하게 한다. 즉, 본 실시 양태에서는 탈거 이전의 측정(측정 기구에 의해 잔사가 산화물로서 잘못 측정될 수 있으므로) 또는 공격적인 탈거 약품의 사용(상당한 양의 산화물을 제거함)과 연관된 실질적으로 결함이 있는 측정치를 수득하지 않고 게이트 산화물 층의 두께를 측정할 수 있다.Referring now to step 308, after performing steps 302, 304, and 306, this embodiment enables precise and reliable thickness measurement of the gate oxide layer. That is, the present embodiment does not yield substantially defective measurements associated with the measurement prior to stripping (since the residue may be erroneously measured as oxides by the measuring instrument) or the use of aggressive stripping agents (removing a significant amount of oxide). The thickness of the gate oxide layer can be measured without.
이제 도 4를 참조하면, 도 3의 단계(304)에 열거된 플라즈마 애슁 환경을 생성하기 위해 수행되는 단계들의 공정도(400)가 도시되어 있다. 단계(302)를 수행한 후에 도 4의 단계(402)에 따라서, 본 실시 양태는 플라즈마 애슁 환경을 생성한다. 더욱 특히, 한 실시 양태에서는, 본 발명은 CF4를 플라즈마 애슁 환경에 도입한다.Referring now to FIG. 4, a process diagram 400 of the steps performed to create the plasma ashing environment listed in step 304 of FIG. 3 is shown. According to step 402 of FIG. 4 after performing step 302, this embodiment creates a plasma ashing environment. More particularly, in one embodiment, the present invention introduces CF 4 into a plasma ashing environment.
단계(404)에서, 본 실시 양태는 H2O 증기를 플라즈마 애슁 환경에 도입하여 CF4대 H2O의 부피비가 0.1:1 내지 10:1이 되도록 한다. 도 3의 단계(304)에서, 본 실시 양태는 공격적인 탈거 약품없이 이 플라즈마 애슁 환경을 사용하여 폴리실리콘 에칭으로부터 유도된 잔사를 실질적으로 제거한다. 그러므로, 본 실시 양태는 종래 기술의 유해한 공격적인 탈거 약품의 필요성을 제거한다.In step 404, this embodiment introduces H 2 O vapor into a plasma ashing environment such that the volume ratio of CF 4 to H 2 O is between 0.1: 1 and 10: 1. In step 304 of FIG. 3, the present embodiment uses this plasma ashing environment without aggressive stripping agent to substantially remove residues derived from polysilicon etching. Therefore, this embodiment obviates the need for harmful aggressive stripping agents of the prior art.
또한, 본 발명의 한 실시 양태에서는, 상기 플라즈마 애슁 환경이 CF4를 약 5 내지 5000 표준 ㎤/min(SCCM)의 유속으로 도입함으로써 생성된다. 이 실시 양태에서, H2O는 5 내지 5000 표준 ㎤/min(SCCM)의 유속으로 플라즈마 애슁 환경에 도입된다. 더구나, 이 실시 양태에서, 공격적인 탈거 약품없이 폴리실리콘 에칭으로부터 유도된 잔사를 실질적으로 제거하는데 사용되는 플라즈마 애슁 환경은 50 mTorr 내지 5 Torr의 압력; 50 W 내지 5000 W의 전력; 3초 내지 300초의 지속 시간; 및 20℃ 내지 350℃의 온도에서 수행된다. 이러한 파라미터가 본 실시 양태에서 열거되어 있으나, 본 발명은 플라즈마 애슁 환경의 파라미터, 조건 및 구성요소의 변화에 대해 잘 적합화된다.In addition, in one embodiment of the present invention, the plasma ashing environment is created by introducing CF 4 at a flow rate of about 5 to 5000 standard cm 3 / min (SCCM). In this embodiment, H 2 O is introduced into the plasma ashing environment at a flow rate of 5 to 5000 standard cm 3 / min (SCCM). Moreover, in this embodiment, the plasma ashing environment used to substantially remove residues derived from polysilicon etching without aggressive stripping chemicals may have a pressure of 50 mTorr to 5 Torr; Power from 50 W to 5000 W; Duration of 3 seconds to 300 seconds; And 20 ° C. to 350 ° C. Although these parameters are listed in this embodiment, the present invention is well suited for variations in parameters, conditions and components of the plasma ashing environment.
본 실시 양태에서, CF4의 존재는 잔사의 제거를 위해 사용되고, H2O의 존재는 게이트 산화물 층의 에칭을 억제하기 위해 사용된다. 본 실시 양태의 이점의 한예로서, 게이트 산화물 층을 공격적인 탈거 약품에 노출시키는 통상적인 종래 기술의 공정에서는 종종 산화물 층의 두께가 40 Å 이상 손실됨이 나타난다. 그러나, 본 실시 양태에서는 게이트 산화물 층 두께의 손실이 10 Å 미만으로 제한된다.In this embodiment, the presence of CF 4 is used for the removal of the residue and the presence of H 2 O is used to suppress the etching of the gate oxide layer. As an example of the advantages of this embodiment, conventional prior art processes for exposing the gate oxide layer to aggressive stripping chemicals often show that the thickness of the oxide layer is lost by at least 40 GPa. However, in this embodiment, the loss of the gate oxide layer thickness is limited to less than 10 GPa.
단계(404)가 완료되면, 본 실시 양태는 도 3의 단계(306)로 복귀한다.Once step 404 is complete, the present embodiment returns to step 306 of FIG.
이제 도 5A를 참조하면, 그 위에 배치된 게이트 산화물 층(502), 폴리실리콘 층(504) 및 포토레지스트 부분(506)을 갖는 반도체 기판(500)의 단면도가 도시되어 있다. 도 5A의 구조에서, 포토레지스트 부분(506)은 폴리실리콘 게이트가 형성될 위치를 한정한다.Referring now to FIG. 5A, a cross-sectional view of a semiconductor substrate 500 having a gate oxide layer 502, a polysilicon layer 504, and a photoresist portion 506 disposed thereon is shown. In the structure of FIG. 5A, photoresist portion 506 defines the location where the polysilicon gate is to be formed.
이제 도 5B를 참조하면, 본 실시 양태에서, 폴리실리콘 층(504)은 플라즈마 에칭 공정이 수행된다. 플라즈마 에칭 공정은 포토레지스트 부분(506)에 의해 피복되고 따라서 플라즈마 에칭 공정으로부터 보호되는 폴리실리콘 층(504)의 일부를 제외한 폴리실리콘 층(504)을 제거한다. 도 5B에 도시된 바와 같이, 전형적으로 (508)로 나타나는 잔사(예컨대 잔여 중합체 물질)은 포토레지스트 부분(506), 폴리실리콘 층(504)의 잔여 영역, 및 게이트 산화물 층(502)의 표면 위에 형성된다.Referring now to FIG. 5B, in this embodiment, the polysilicon layer 504 is subjected to a plasma etching process. The plasma etch process removes the polysilicon layer 504 except for a portion of the polysilicon layer 504 that is covered by the photoresist portion 506 and thus protected from the plasma etch process. As shown in FIG. 5B, a residue (such as residual polymer material), typically represented by 508, is on the surface of the photoresist portion 506, the remaining regions of the polysilicon layer 504, and the gate oxide layer 502. Is formed.
이제 도 5C를 참조하면, 측면도는 도 5C의 잔사(508) 및 도 5C의 잔여 포토레지스트 부분(506) 둘 다가 제거된 본 실시 양태의 한 예를 예시한다. 또한, 종래 기술과는 달리, 본 실시 양태는 게이트 산화물 층(502)에 공격적인 탈거 약품 처리를 하지 않고도 잔사(508)를 제거한다. 잔사(508) 및 포토레지스트(506) 둘 다를 제거하기 위해 본 실시 양태에서 사용되는 공정은 다음에 도 6 및 7과 함께 상세히 기술될 것이다. 더구나, 게이트 산화물 층(502)은 이제 청결하며, 게이트산화물 층(502)이 요구되는 두께라는 것을 확인하기 위해 측정될 수 있다.Referring now to FIG. 5C, a side view illustrates an example of this embodiment in which both residue 508 of FIG. 5C and residual photoresist portion 506 of FIG. 5C have been removed. In addition, unlike the prior art, this embodiment removes the residue 508 without performing aggressive stripping chemical treatment on the gate oxide layer 502. The process used in this embodiment to remove both residue 508 and photoresist 506 will next be described in detail in conjunction with FIGS. 6 and 7. Moreover, the gate oxide layer 502 is now clean and can be measured to confirm that the gate oxide layer 502 is the required thickness.
이제 도 6을 참조하면, 본 발명의 하나의 실시 양태에 따라 수행된 단계의 공정도(600)가 도시되어 있다. 본 실시 양태에서는, 단계(602)에서 폴리실리콘 층의 플라즈마 에칭을 수행하여 폴리실리콘 게이트의 위치를 한정한다. 상기와 같이, 이 공정은 모두가 반도체 기판 위에 존재하는 포토레지스트, 폴리실리콘 층의 잔여 영역 및 게이트 산화물 층의 표면 위에 잔사의 형성을 초래한다. 또한, 이전에 언급한 바와 같이, 통상적인 공정은 상기 잔사를 제거하기 위한 시도로 공격적인 탈거 약품을 사용한다. 이러한 종래 기술의 공격적인 탈거 약품은 게이트 산화물 층을 심하게 공격하고 상당히 에칭한다.Referring now to FIG. 6, shown is a process diagram 600 of steps performed in accordance with one embodiment of the present invention. In this embodiment, plasma etching of the polysilicon layer is performed in step 602 to define the location of the polysilicon gate. As above, this process results in the formation of residue on the surface of the gate oxide layer and the photoresist, the remaining regions of the polysilicon layer, all present on the semiconductor substrate. In addition, as mentioned previously, conventional processes use aggressive stripping agents in an attempt to remove the residue. These prior art aggressive stripping agents attack the gate oxide layer severely and etch significantly.
이제 단계(604)를 참조하면, 본 실시 양태는 이어서 반도체 기판 및 위에 있는 요부에 플라즈마 애슁 환경을 가하여 폴리실리콘 층의 플라즈마 에칭으로 인한 잔사 및 잔여 포토레지스트 부분 둘 다를 제거한다. 따라서, 본 실시 양태는 반도체 기판 및 위에 있는 요부(게이트 산화물 층 포함)에 유해한 공격적인 탈거 약품 처리의 필요성을 제거한다. 잔사(508)을 제거하기 위해 본 실시 양태의 단계(604)에서 사용되는 애슁 환경의 정확한 화학은 도 7과 함께 아래에 상세히 기술될 것이다. 이 잔사 및 포토레지스트 제거 공정은 게이트 산화물 층이 이제 청결하고 쉽게 측정될 것을 보장한다. 본 실시 양태에서, 단계(604)에서 잔사 및 잔여 포토레지스트 부분 둘 다를 제거한 후에, 본 개시 내용은 단계(606)로 진행된다.Referring now to step 604, the present embodiment then applies a plasma ashing environment to the semiconductor substrate and the recesses thereon to remove both residue and residual photoresist portions due to plasma etching of the polysilicon layer. Thus, this embodiment obviates the need for aggressive stripping chemicals that are detrimental to semiconductor substrates and recesses (including gate oxide layers) thereon. The exact chemistry of the ashing environment used in step 604 of this embodiment to remove residue 508 will be described in detail below in conjunction with FIG. This residue and photoresist removal process ensures that the gate oxide layer is now clean and easily measured. In this embodiment, after removing both residue and residual photoresist portions in step 604, the present disclosure proceeds to step 606.
이제 단계(606)을 참조하면, 단계(602 및 604)를 수행한 후에, 본 실시 양태는 정밀하고 신뢰성 있는 게이트 산화물 층의 두께 측정을 가능하게 한다.Referring now to step 606, after performing steps 602 and 604, this embodiment enables precise and reliable thickness measurement of the gate oxide layer.
이제 도 7을 참조하면, 도 6의 단계(604)에 열거된 플라즈마 애슁 환경을 생성하기 위해 수행되는 단계의 공정도(700)가 도시되어 있다. 단계(602)를 수행한 후에 도 7의 단계(702)에 따라, 본 실시 양태는 플라즈마 애슁 환경을 생성한다. 더욱 특히, 하나의 실시 양태에서, 본 개시 내용은 CF4를 플라즈마 애슁 환경에 도입한다.Referring now to FIG. 7, a process diagram 700 of the steps performed to create the plasma ashing environment listed in step 604 of FIG. 6 is shown. In accordance with step 702 of FIG. 7 after performing step 602, this embodiment creates a plasma ashing environment. More particularly, in one embodiment, the present disclosure introduces CF 4 into a plasma ashing environment.
단계(704)에서, 본 실시 양태는 H20 증기를 플라즈마 애슁 환경에 도입하여 CF4대 H2O의 부피비가 0.1:1 내지 10:1이 되도록 한다.In step 704, the present embodiment is introduced into the H 2 0 vapor to the plasma ashing environment CF 4 dae a 0.1 volume ratio of H 2 O: should be 1: 1 to 10.
단계(706)에서, 본 실시 양태는 O2증기를 플라즈마 애슁 환경에 도입한다.In step 706, the present embodiment introduces O 2 vapor into the plasma ashing environment.
도 7의 단계(706)에서, 본 실시 양태는 이 플라즈마 애슁 환경을 사용하여 폴리실리콘 에칭으로부터 유도된 잔사 및 포토레지스트 둘 다를 공격적인 탈거 약품없이 실질적으로 제거한다. 따라서, 본 실시 양태는 종래 기술의 유해한 공격적인 탈거 약품의 필요성을 제거한다.In step 706 of FIG. 7, this embodiment uses this plasma ashing environment to substantially remove both residue and photoresist derived from polysilicon etching without aggressive stripping chemicals. Thus, this embodiment obviates the need for harmful aggressive stripping agents of the prior art.
또한, 본 발명의 한 실시 양태에서, 상기 플라즈마 애슁 환경은 CF4를 약 5 내지 5000 표준 ㎤/min(SCCM)의 유속으로 도입함으로써 생성된다. 이 실시 양태에서, H2O는 약 5 내지 5000 표준 ㎤/min(SCCM)의 유속으로 플라즈마 애슁 환경에 도입된다. 이 실시 양태에서, O2는 약 10 내지 10,000 표준 ㎤/min(SCCM)의 유속으로 플라즈마 애슁 환경에 도입된다. 또한, 이 실시 양태에서, 공격적인 탈거 약품없이 폴리실리콘 에칭으로부터 유도된 잔사를 실질적으로 제거하는데 사용되는 플라즈마 애슁 환경은 5 mTorr 내지 5 Torr의 압력; 50 W 내지 5000 W의 전력; 3초 내지 300초의 지속 시간; 및 20℃ 내지 350℃의 온도에서 수행된다. 이러한 파라미터가 본 실시 양태에서 열거되어 있으나, 본 발명은 플라즈마 애슁 환경의 파라미터, 조건 및 구성요소의 변화에 대해 잘 적합화된다.Further, in one embodiment of the present invention, the plasma ashing environment is created by introducing CF 4 at a flow rate of about 5 to 5000 standard cm 3 / min (SCCM). In this embodiment, H 2 O is introduced into the plasma ashing environment at a flow rate of about 5 to 5000 standard cm 3 / min (SCCM). In this embodiment, O 2 is introduced into the plasma ashing environment at a flow rate of about 10 to 10,000 standard cm 3 / min (SCCM). Also in this embodiment, the plasma ashing environment used to substantially remove residues derived from polysilicon etching without aggressive stripping chemicals may be selected from a pressure of 5 mTorr to 5 Torr; Power from 50 W to 5000 W; Duration of 3 seconds to 300 seconds; And 20 ° C. to 350 ° C. Although these parameters are listed in this embodiment, the present invention is well suited for variations in parameters, conditions and components of the plasma ashing environment.
본 실시 양태에서, CF4의 존재는 잔사의 제거를 위해 사용되고, H2O의 존재는 게이트 산화물 층의 에칭을 억제하기 위해 사용되고, O2의 존재는 잔여 포토레지스트 부분 물질을 제거하기 위해 사용된다. 본 실시 양태의 이점의 한 예로서, 게이트 산화물 층을 공격적인 화학적 스트립에 노출시키는 통상적인 종래 기술의 공정에서는 종종 산화물 층의 두께가 40 Å 이상 손실됨이 나타난다. 그러나, 본 실시 양태에서는 게이트 산화물 층 두께의 손실이 10 Å 미만으로 제한된다.In this embodiment, the presence of CF 4 is used for the removal of residue, the presence of H 2 O is used to suppress the etching of the gate oxide layer, and the presence of O 2 is used to remove the residual photoresist partial material. . As an example of the advantages of this embodiment, conventional prior art processes for exposing the gate oxide layer to aggressive chemical strips often show that the thickness of the oxide layer is lost by at least 40 GPa. However, in this embodiment, the loss of the gate oxide layer thickness is limited to less than 10 GPa.
단계(706)가 완료된 후에, 본 실시 양태는 도 6의 단계(606)로 복귀된다.After step 706 is completed, the present embodiment returns to step 606 of FIG. 6.
이제 도 8을 참조하면, 본 발명의 하나의 실시 양태에 따른 CF4/H2O 및 O2플라즈마 애슁 공정 조건을 열거한 표(800)가 도시되어 있다. 이러한 파라미터가 표(800)에 열거되어 있으나, 본 발명은 플라즈마 애슁 환경의 파라미터, 조건 및 구성요소의 변화에 대해 잘 적합화된다.Referring now to FIG. 8, shown is a table 800 listing CF 4 / H 2 O and O 2 plasma ashing process conditions in accordance with one embodiment of the present invention. Although such parameters are listed in table 800, the present invention is well suited for variations in parameters, conditions and components of the plasma ashing environment.
이렇게, 본 발명은 심하게 실질적으로 게이트 산화물을 공격하지 않고 플라즈마 에칭으로부터 유도된 잔사를 효과적으로 제거하는 방법을 제공한다.As such, the present invention provides a method for effectively removing residues derived from plasma etching without severely attacking gate oxides.
본 발명의 특정한 실시 양태에 대한 상기 기술은 설명 및 기술의 목적으로 제공되었다. 상기 기술은 총괄적이거나 개시된 정확한 형태로 본 발명을 한정하려는 의도가 아니며, 상기 교시에 비추어 명백히 많은 변형 및 변화가 가능하다. 실시 양태들은 본 발명의 원리 및 그 실제 적용을 가장 잘 설명하도록 선택되고 기술되고, 이에 의해 당해 분야의 숙련자가 본 발명 및 여러 실시 양태를 고려한 특정한 용도에 적합하도록 여러 가지 변형을 하여 최선으로 이용할 수 있게 한다. 본 발명의 범주는 청구의 범위 및 그의 등가물에 의해 제한되도록 의도된다.The foregoing descriptions of specific embodiments of the present invention have been presented for purposes of illustration and description. The above description is not intended to be exhaustive or to limit the invention to the precise form disclosed, and obviously many modifications and variations are possible in light of the above teachings. The embodiments are selected and described to best explain the principles of the invention and its practical application, thereby enabling a person skilled in the art to make the best use of various modifications to suit the particular application contemplated by the invention and its various embodiments. To be. It is intended that the scope of the invention be limited by the claims and their equivalents.
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| PA0105 | International application |
Patent event date: 20010919 Patent event code: PA01051R01D Comment text: International Patent Application |
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