JP2003520446A - Residue removal method that prevents oxide from being etched - Google Patents
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Abstract
(57)【要約】 プラズマエッチングにより生じる残渣を除去する方法。一実施例において、フォトレジストを用いてポリシリコンゲートを形成した後、本発明は、新規で有意なプラズマアッシング環境を提供する。具体的には、ＣＦ４をプラズマアッシング環境に入れる。引き続き、本実施例は、Ｈ２Ｏ蒸気をプラズマアッシング環境に入れる。ＣＦ４のＨ２Ｏに対する量の比は０．１：１から１０：１の範囲内である。引き続き、プラズマアッシング環境を用いて、ポリシリコンのエッチングにより生じた残渣をアグレッシブケミカルストリップを必要とすることなく実質的に除去する。そのようにすることで、ゲート酸化物のエッチングはかなり抑制され、十分な量のゲート酸化膜層が半導体基板上に残る。さらに、本発明においては、プラズマエッチングにより生じた残渣が除去され後、ゲート酸化物層はきれいであり、十分なゲート酸化物が残され、残ったゲート酸化物層の厚さは正確に信頼性高く測定される。 (57) [Abstract] A method for removing residues generated by plasma etching. In one embodiment, after forming a polysilicon gate using photoresist, the present invention provides a new and significant plasma ashing environment. Specifically, CF 4 is put into a plasma ashing environment. Subsequently, in this embodiment, the H 2 O vapor is put into the plasma ashing environment. The ratio of the amount of CF 4 to H 2 O is in the range of 0.1: 1 to 10: 1. Subsequently, using a plasma ashing environment, residues generated by etching the polysilicon are substantially removed without the need for aggressive chemical strips. In doing so, the etching of the gate oxide is considerably suppressed and a sufficient amount of the gate oxide layer remains on the semiconductor substrate. Further, in the present invention, after the residue generated by the plasma etching is removed, the gate oxide layer is clean, sufficient gate oxide is left, and the thickness of the remaining gate oxide layer is accurately determined. Measured high.
Description
【０００１】
技術分野
本発明は、半導体装置の製造方法に関する。より具体的には、側壁部の高分子
物質の除去あるいはアッシング（ａｓｈｉｎｇ）に関する。特に、Ｈ２Ｏ及びＣ
Ｆ４の化学作用を用いてゲートエッチングした後、酸化物がエッチングされるの
を低減させつつ、残渣を除去する方法に関する。[0001] Technical Field The present invention relates to a method of manufacturing a semiconductor device. More specifically, it relates to removal or ashing of the polymeric material on the sidewalls. In particular, H 2 O and C
A method of removing residues while reducing oxide etching after gate etching using F 4 chemistry.
【０００２】
背景技術
従来の半導体製造工程においては、不要な物質が、半導体ウエハ上及び半導体
ウエハ上に形成された物質上、に形成される。通常、これらの不要な物質は、半
導体ウエハから除去あるいはエッチングされなければならない。残念ながら、全
ての不要な物質は、これらから容易に除去あるいはエッチングされない。[0002] BACKGROUND ART Conventional semiconductor fabrication process, unnecessary material, on material formed on a semiconductor wafer and the semiconductor wafer, is formed. Typically, these unwanted materials must be removed or etched from the semiconductor wafer. Unfortunately, all unwanted material is not easily removed or etched from them.
【０００３】
従来技術の図１Ａから分かるように、半導体基板１００の断面図が示されてお
り、半導体基板１００上には、酸化物層１０２、ポリシリコン層１０４、フォト
レジスト１０６が堆積されている。この構造において、フォトレジスト１０６に
よりポリシリコンゲートが形成される範囲が定められる。As can be seen from prior art FIG. 1A, a cross-sectional view of a semiconductor substrate 100 is shown on which an oxide layer 102, a polysilicon layer 104, and a photoresist 106 have been deposited. . In this structure, the area where the polysilicon gate is formed is defined by the photoresist 106.
【０００４】
従来技術の図１Ｂから分かるように、ポリシリコン層１０４はプラズマエッチ
ング工程を経る。プラズマエッチング工程はポリシリコン層１０４を除去する。
但し、ポリシリコン層１０４の内、フォトレジスト１０６によって覆われる部分
、即ち、プラズマエッチング工程から保護される部分については除去されない。
そのような工程はポリシリコンゲートを形成するのに役に立つが、そのような従
来工程は重大な欠点を有する。例えば、図１Ｂに示すように、符号１０８に示す
ような残渣（例えば残った高分子物質）がフォトレジスト及び残ったポリシリコ
ン層１０４の領域、酸化物層１０２の表面に形成される。As can be seen from FIG. 1B of the prior art, the polysilicon layer 104 undergoes a plasma etching process. The plasma etching process removes the polysilicon layer 104.
However, the portion of the polysilicon layer 104 covered with the photoresist 106, that is, the portion protected from the plasma etching process is not removed.
While such a process is useful for forming polysilicon gates, such conventional processes have serious drawbacks. For example, as shown in FIG. 1B, a residue as shown by reference numeral 108 (for example, the remaining polymer substance) is formed on the surface of the oxide layer 102 and the region of the photoresist and the remaining polysilicon layer 104.
【０００５】
ある先行技術によれば、図１Ｂの構造は、残渣１０８を除去するのにアグレッ
シブケミカルストリップ（aggressive chemical strip)（例えば、ＨＦ酸浸漬の
ようなウエット酸浸漬）を経る。しかしながら、ゲート酸化物層１０２はＨＦ酸
により急速にエッチングされる。具体的には、溶液状のＨＦ酸に短い間浸けられ
ると、２０−４０オングストロームあるいはそれ以上のゲート酸化物がエッチン
グされる。いくつかのこのような製造工程を用いると、３０オングストロームあ
るいはそれ以下の厚さのゲート酸化膜を形成するという場合に、そのような問題
はさらに悪化する。ゲート酸化物層１０２の必要量が半導体基板１００上に確実
に残るように、ゲート酸化物層１０２の厚さは、残渣１０８及びフォトレジスト
が除去された後で測定される。According to one prior art, the structure of FIG. 1B undergoes an aggressive chemical strip (eg, wet acid dip such as HF acid dip) to remove residue 108. However, the gate oxide layer 102 is rapidly etched by HF acid. Specifically, a short dip in HF acid in solution etches 20-40 Angstroms or more of gate oxide. With some such fabrication steps, such problems are exacerbated when forming gate oxide thicknesses of 30 Angstroms or less. To ensure that the required amount of gate oxide layer 102 remains on the semiconductor substrate 100, the thickness of the gate oxide layer 102 is measured after the residue 108 and photoresist are removed.
【０００６】
従来技術の図１Ｃから分かるように、断面図が示されており、そこにおいては
、ＨＦ浸漬の後、ゲート酸化物層１０２が有害にエッチングされている。図１Ｃ
において、酸化物層１０２のオーバーエッチングのために、半導体基板１００の
一部はもはやゲート酸化物層１０２によって覆われていない。したがって、半導
体基板１００の領域は、続く工程の間、十分には保護されていない。As can be seen from prior art FIG. 1C, a cross-sectional view is shown in which the gate oxide layer 102 is detrimentally etched after the HF dip. Figure 1C
At, due to overetching of oxide layer 102, a portion of semiconductor substrate 100 is no longer covered by gate oxide layer 102. Therefore, the regions of the semiconductor substrate 100 are not well protected during subsequent steps.
【０００７】
このように、プラズマエッチング工程により生じた残渣を、ゲート酸化物を有
害に実質的に浸食することなく、効果的に除去する方法が必要となっている。As described above, there is a need for a method for effectively removing the residue generated by the plasma etching process without detrimentally substantially eroding the gate oxide.
【０００８】
本発明の開示
本発明は、ゲート酸化物を有害に実質的に浸食することなく、プラズマエッチ
ングにより生じた残渣を効果的に除去する方法を提供する。DISCLOSURE OF THE INVENTION The present invention provides a method for effectively removing the residues produced by plasma etching without detrimentally substantially eroding the gate oxide.
【０００９】
さらに具体的には、一実施例において、フォトレジストがポリシリコンゲート
を形成するのに用いられた後、本発明は、新規な有意なプラズマアッシング環境
（ｐｌａｓｍａ ａｓｈｉｎｇ ｅｎｖｉｒｏｎｍｅｎｔ）を提供する。具体的
には、本実施例においては、本発明はＣＦ４をプラズマアッシング環境に入れる
。引き続き、Ｈ２Ｏ蒸気をプラズマアッシング環境に入れる。この実施例におい
て、ＣＦ４のＨ２Ｏに対する量の比は０．１：１〜１０：１の範囲である。引き
続き、本実施例においては、プラズマアッシング環境を用いて、ポリシリコンの
エッチングにより生じた残渣をアグレッシブケミカルストリップを経ることなく
除去する。そうすることで、ゲート酸化物層のエッチングはかなり抑制され、十
分な量のゲート酸化物層が半導体基板上に残る。さらに、本発明において、プラ
ズマエッチングにより生じた残渣を除去した後、ゲート酸化物層はきれいであり
、十分なゲート酸化物層が残る。その結果、残ったゲート酸化物層の厚さは正確
に確実に測定され、シリコン基板は、シリコン基板を浸食し汚染する環境にはさ
らされない。More specifically, in one embodiment, after photoresist is used to form the polysilicon gate, the present invention provides a novel and significant plasma ashing environment. Specifically, in this embodiment, the present invention places the CF 4 plasma ashing environment. Subsequently, H 2 O vapor is put into the plasma ashing environment. In this embodiment, the amount of ratio of H 2 O CF 4 0.1: 1 to 10: 1. Subsequently, in the present embodiment, the residue generated by etching the polysilicon is removed by using a plasma ashing environment without passing through the aggressive chemical strip. In doing so, the etching of the gate oxide layer is considerably suppressed and a sufficient amount of the gate oxide layer remains on the semiconductor substrate. Further, in the present invention, after removing the residue generated by plasma etching, the gate oxide layer is clean and sufficient gate oxide layer remains. As a result, the thickness of the remaining gate oxide layer is accurately and reliably measured and the silicon substrate is not exposed to an environment that erodes and contaminates the silicon substrate.
【００１０】
別の実施例においては、本発明は、ポリシリコンのプラズマエッチングの後、
フォトレジストと残りの高分子物質を共に除去する方法を提供する。この実施例
において、フォトレジストがポリシリコンゲートを形成するのに用いられた後、
本発明は新規で有意なプラズマアッシング環境を提供する。具体的には、本実施
例においては、本発明はＣＦ４をプラズマアッシング環境に入れる。引き続き、
Ｈ２Ｏ蒸気をプラズマアッシング環境に入れる。この実施例において、ＣＦ４の
Ｈ２Ｏに対する量の比は０．１：１〜１０：１の範囲である。引き続いて、本実
施例においては、Ｏ２をプラズマアッシング環境に入れる。引き続き、プラズマ
アッシング環境を用いて、ポリシリコンのエッチングにより生じた残渣とフォト
レジストの残りの部分とをアグレッシブケミカルストリップを必要とすることな
く除去する。そうすることで、ゲート酸化物層のエッチングはかなり抑制され、
十分な量のゲート酸化物層が半導体基板上に残る。さらに、本発明において、プ
ラズマエッチングにより生じた残渣を除去した後、ゲート酸化物層はきれいであ
り、十分なゲート酸化物層が残る。その結果、残ったゲート酸化物層の厚さは正
確に正確に確実に測定され、シリコン基板は、シリコン基板を浸食し汚染する環
境にはさらされない。さらに、フォトレジストの残った領域部の全てはすでに除
去されている。In another embodiment, the invention provides a plasma etch of polysilicon,
A method of removing both photoresist and remaining polymeric material is provided. In this embodiment, after photoresist has been used to form the polysilicon gate,
The present invention provides a new and significant plasma ashing environment. Specifically, in this embodiment, the present invention places the CF 4 plasma ashing environment. Continuing,
Place H 2 O vapor into the plasma ashing environment. In this embodiment, the amount of ratio of H 2 O CF 4 0.1: 1 to 10: 1. Subsequently, in this embodiment, O 2 is put into the plasma ashing environment. Subsequently, a plasma ashing environment is used to remove the residue created by the etching of the polysilicon and the rest of the photoresist without the need for aggressive chemical strips. By doing so, the etching of the gate oxide layer is significantly suppressed,
A sufficient amount of gate oxide layer remains on the semiconductor substrate. Further, in the present invention, after removing the residue generated by plasma etching, the gate oxide layer is clean and sufficient gate oxide layer remains. As a result, the thickness of the remaining gate oxide layer is accurately and reliably measured and the silicon substrate is not exposed to an environment that erodes and contaminates the silicon substrate. Furthermore, all the remaining areas of the photoresist have already been removed.
【００１１】
本発明のこれらの目的及び利点は、種々の図面において示されている好ましい
実施例についての詳細な説明を読んだ後で、当業者に確実に明白になる。These objects and advantages of the invention will certainly become apparent to those skilled in the art after reading the detailed description of the preferred embodiments, which is illustrated in the various drawings.
【００１２】
本発明の実施におけるベストモード
本発明の好ましい実施例は、本文献において詳細に述べられる。そして、実施
例は図面において説明されている。本発明は、好ましい実施例において述べられ
ているが、これらの実施例に制限されるものではない。一方、本発明は、代替物
や変形物、均等物をカバーするものであり、これらは、クレームの発明の範囲内
に含まれる。 Best Modes for Practicing the Invention Preferred embodiments of the invention are described in detail in this document. And examples are illustrated in the drawings. Although the present invention has been described in the preferred embodiments, it is not limited to these embodiments. On the other hand, the invention covers alternatives, variations and equivalents, which are included within the scope of the claimed invention.
【００１３】
図２Ａから分かるように、半導体基板２００の断面図が示されている。半導体
基板２００は、ゲート酸化層２０２、ポリシリコン層２０４、その上に堆積され
たフォトレジスト２０６を有する。図２Ａの構造において、フォトレジスト２０
６によりポリシリコンゲートの形成される位置が定まる。As can be seen in FIG. 2A, a cross-sectional view of semiconductor substrate 200 is shown. The semiconductor substrate 200 has a gate oxide layer 202, a polysilicon layer 204, and a photoresist 206 deposited thereon. In the structure of FIG. 2A, photoresist 20
The position where the polysilicon gate is formed is determined by 6.
【００１４】
図２Ｂから分かるように、本実施例において、ポリシリコン層２０４はプラズ
マエッチング工程を経る。プラズマエッチング工程によりポリシリコン層２０４
は、フォトレジスト２０６によって覆われている部分、即ち、プラズマエッチン
グ工程から保護される部分、以外については除去される。図２Ｂに示すように、
符号２０８に示されるような残渣（例えば、残った高分子物質）が、フォトレジ
スト２０６や残ったポリシリコン層２０４の領域、ゲート酸化物層２０２の表面
にある。As can be seen from FIG. 2B, in this example, the polysilicon layer 204 undergoes a plasma etching process. The polysilicon layer 204 is formed by the plasma etching process.
Is removed except for the portion covered by the photoresist 206, that is, the portion protected from the plasma etching process. As shown in FIG. 2B,
Residues (eg, residual polymeric material), such as 208, are present in the photoresist 206, areas of the remaining polysilicon layer 204, and the surface of the gate oxide layer 202.
【００１５】
図２Ｃから分かるように、断面図は本実施例の一例を示しており、図２Ｃの残
渣２０８は取り除かれている。ゲート酸化物層２０２は取り除かれていない。さ
らに、本実施例においては、従来技術とは異なり、ゲート酸化物層２０２がアグ
レッシブケミカルストリップを経ることなく、残渣２０８が取り除かれる。残渣
２０８を取り除くのに本実施例で用いられる工程は、図３及び図４を用いて以下
に詳細に述べられる。As can be seen in FIG. 2C, the cross-sectional view shows an example of this embodiment, with the residue 208 of FIG. 2C removed. The gate oxide layer 202 has not been removed. Further, in this embodiment, unlike the prior art, the residue 208 is removed without the gate oxide layer 202 undergoing an aggressive chemical strip. The process used in this example to remove the residue 208 is described in detail below with reference to FIGS. 3 and 4.
【００１６】
図２Ｄから分かるように、断面図は本実施例の一例を示しており、図２Ｃの残
渣２０８を取り除き、図２Ｃのフォトレジスト２０６を取り除いた後の状態を示
している。本実施例においては、半導体基板２００上には、ポリシリコンゲート
２０４とゲート酸化物層２０２だけが残っている。さらに、ゲート酸化物層２０
２は汚れておらず、ゲート酸化物層２０２は所望の厚さを有するかどうかを検査
するために測定される。As can be seen from FIG. 2D, the cross-sectional view shows an example of this embodiment and shows the state after the residue 208 of FIG. 2C is removed and the photoresist 206 of FIG. 2C is removed. In this example, only the polysilicon gate 204 and the gate oxide layer 202 remain on the semiconductor substrate 200. In addition, the gate oxide layer 20
2 is clean and gate oxide layer 202 is measured to see if it has the desired thickness.
【００１７】
図３から分かるように、本発明の一実施例に対応するステップのフローチャー
ト３００が示されている。この実施例において、ステップ３０２では、ポリシリ
コン層に対するプラズマエッチングが、ポリシリコンゲートを形成するためにな
される。上述したように、このプロセスにより、フォトレジストや残りのポリシ
リコン層の領域、ゲート酸化物層の表面に残渣が形成される。さらに、上述した
ように、従来の工程においては、アグレッシブケミカルストリップをこれらの残
渣を除去するために用いる。この従来技術によるアグレッシブケミカルストリッ
プは有害であり、ゲート酸化物層をかなりエッチングしてしまう。As can be seen in FIG. 3, there is shown a flowchart 300 of steps corresponding to one embodiment of the present invention. In this example, at step 302, a plasma etch is performed on the polysilicon layer to form a polysilicon gate. As mentioned above, this process forms a residue on the surface of the photoresist and the remaining polysilicon layer and the surface of the gate oxide layer. Furthermore, as mentioned above, in the conventional process, aggressive chemical strips are used to remove these residues. This prior art aggressive chemical strip is detrimental and significantly etches the gate oxide layer.
【００１８】
次のステップ３０４においては、従来技術とは異なり、半導体基板とその上を
覆っている堆積物は、残渣を取り除くためにプラズマアッシング環境にさらされ
る。この残渣は、ポリシリコン層のプラズマエッチングにより生じるものである
。したがって、本実施例によれば、半導体基板とその上を覆っている堆積物（ゲ
ート酸化物層を含む）を有害なアグレッシブケミカルストリップにさらす必要は
ない。残渣２０８を除去するために本実施例のステップ３０４で用いられるアッ
シング環境の正確な化学的作用は、図４を用いて以下に詳細に述べられる。本実
施例は、ステップ３０４における残渣の除去の後、ステップ３０６に進む。In the next step 304, unlike the prior art, the semiconductor substrate and the overlying deposit are exposed to a plasma ashing environment to remove residues. This residue is generated by plasma etching of the polysilicon layer. Therefore, according to this embodiment, it is not necessary to expose the semiconductor substrate and the overlying deposits (including the gate oxide layer) to harmful aggressive chemical strips. The exact chemistry of the ashing environment used in step 304 of this example to remove residue 208 is described in detail below with reference to FIG. In this embodiment, after the residue is removed in step 304, the process proceeds to step 306.
【００１９】
ステップ３０６で、フォトレジストの残りの部分（例えばポリシリコンゲート
上に残っているフォトレジスト）が除去される。このフォトレジスト除去工程に
より酸化物層はきれいになり、容易に測定することが可能になる。At step 306, the remaining portion of the photoresist (eg, the photoresist remaining on the polysilicon gate) is removed. This photoresist removal step cleans the oxide layer and allows easy measurement.
【００２０】
ステップ３０８から分かるように、ステップ３０２，３０４、３０６の後、本
実施例によれば、ゲート酸化物層の厚さを正確に信頼性高く測定することができ
る。即ち、本実施例においては、ゲート酸化物層の厚さを測定することが可能に
なり、それは、ストリップに先立つ測定による実質的に不正確な測定（残渣は、
測定ツールによって酸化物として誤って測定される）をすることなく、あるいは
、アグレッシブケミカルストリップを（かなりの量の酸化物を除去する）用いる
ことがない。As can be seen from step 308, after the steps 302, 304, 306, according to this embodiment, the thickness of the gate oxide layer can be accurately and reliably measured. That is, in this example, it becomes possible to measure the thickness of the gate oxide layer, which is a substantially inaccurate measurement (residue is
Without being incorrectly measured as oxide by the measuring tool) or using aggressive chemical strips (which removes significant amounts of oxide).
【００２１】
図４から分かるように、図３のステップ３０４において言及したプラズマアッ
シング環境を生成するためのステップがフローチャート４００として示されてい
る。ステップ３０２の後、図４のステップ４０２によれば、プラズマアッシング
環境が生成される。さらに、特に、一実施例によれば、本発明によりＣＦ４がプ
ラズマアッシング環境に入れられる。As can be seen in FIG. 4, the steps for creating the plasma ashing environment referred to in step 304 of FIG. 3 are shown as a flow chart 400. After step 302, a plasma ashing environment is created according to step 402 of FIG. Moreover, in particular, according to one embodiment, CF 4 is placed in a plasma ashing environment according to the present invention.
【００２２】
ステップ４０４において、本実施例によれば、Ｈ２Ｏ蒸気をプラズマアッシン
グ環境に入れ、Ｈ２Ｏに対するＣＦ４の量（ｖｏｌｕｍｅ）の比率が０．１：１
〜１０：１の範囲となるようにする。図３のステップ３０４において、このプラ
ズマアッシング環境が用いられ、エッチングにより生じたポリシリコンの残渣が
、アグレッシブケミカルストリップを必要とすることなく実質的に取り除かれる
。したがって、本実施例によれば、従来技術に示す有害なアグレッシブケミカル
ストリップを必要としない。In step 404, according to the present embodiment, H 2 O vapor is introduced into the plasma ashing environment, and the ratio of CF 4 to H 2 O is 0.1: 1.
It should be in the range of 10: 1. In step 304 of Figure 3, this plasma ashing environment is used to substantially remove the polysilicon residue created by the etching without the need for aggressive chemical strips. Therefore, according to the present embodiment, the harmful aggressive chemical strip shown in the prior art is not required.
【００２３】
さらに、本発明の一実施例によれば、前述のプラズマアッシング環境は、およ
そ、流速５〜５０００立方センチメートル毎分（ＳＣＣＭ）でＣＦ４を入れるこ
とによって作られる。この実施例においては、Ｈ２Ｏは、およそ、流速５〜５０
００標準立方センチメータ（ＳＣＣＭ）でプラズマアッシング環境に入れられる
。さらに、この実施例においては、プラズマアッシング環境は、エッチングによ
り生じたポリシリコンの残渣を実質的に除去するのに用いられ、アグレッシブケ
ミカルストリップは必要とされない。プラズマアッシング環境は、５０ミリトー
ル（ｔｏｒｒ）〜５トールの範囲の圧力、５０ワット〜５０００ワットの範囲の
仕事率であり、３秒から３００秒の間実行され、２０℃〜３５０℃の範囲の温度
で実行される。このようなパラメータが本実施例において述べられているが、本
発明は、プラズマアッシング環境のパラメータ、条件、成分を変えてもよい。Further in accordance with one embodiment of the present invention, the plasma ashing environment described above is created by admitting CF 4 at a flow rate of approximately 5-5000 cubic centimeters per minute (SCCM). In this example, H 2 O has a flow rate of approximately 5-50.
It is placed in a plasma ashing environment at 00 standard cubic centimeters (SCCM). Further, in this embodiment, the plasma ashing environment is used to substantially remove the polysilicon residue created by the etching, and no aggressive chemical strips are required. The plasma ashing environment has a pressure in the range of 50 millitorr (torr) to 5 torr, a power in the range of 50 watts to 5000 watts, is run for 3 seconds to 300 seconds, and a temperature in the range of 20 ° C to 350 ° C. Run on. Although such parameters are described in this example, the present invention may vary the parameters, conditions and components of the plasma ashing environment.
【００２４】
本実施例においては、ＣＦ４は残渣を除去するのに用いられ、一方Ｈ２Ｏはゲ
ート酸化物層のエッチングを抑えるのに用いられる。本実施例の利点の一例とし
ては、アグレッシブケミカルストリップにゲート酸化物層をさらすことになる従
来技術の工程においては、しばしば４０オングストロームより大きい厚さの酸化
物層が損失を被る。しかしながら、本実施例においては、酸化物層の厚さの損失
は１０オングストローム未満に抑えられる。In this example, CF 4 is used to remove the residue, while H 2 O is used to suppress the etching of the gate oxide layer. As an example of the advantage of this embodiment, prior art processes that expose the gate oxide layer to aggressive chemical strips often suffer from oxide layers thicker than 40 angstroms. However, in this example, the oxide layer thickness loss is kept below 10 angstroms.
【００２５】 ステップ４０４が完了すると、本実施例は図３のステップ３０６に戻る。[0025] Upon completion of step 404, the present embodiment returns to step 306 of FIG.
【００２６】
図５Ａから分かるように、半導体基板５００の断面図が示されており、半導体
基板５００上には、ゲート酸化物層５０２、ポリシリコン層５０４、フォトレジ
スト５０６が堆積されている。図５Ａの構造において、フォトレジスト５０６に
より、ポリシリコンゲートが形成される領域が定まる。As can be seen in FIG. 5A, a cross-sectional view of semiconductor substrate 500 is shown, on which gate oxide layer 502, polysilicon layer 504, and photoresist 506 have been deposited. In the structure of FIG. 5A, the photoresist 506 defines the area where the polysilicon gate will be formed.
【００２７】
図５Ｂから分かるように、本実施例においては、ポリシリコン層５０４はプラ
ズマエッチング工程を経る。プラズマエッチング工程により、ポリシリコン層５
０４が除去される。但し、フォトレジスト５０６によって覆われた部分、即ち、
フォトレジスト５０６によってプラズマエッチング工程から保護されるポリシリ
コン層５０４の部分は除去されない。図５Ｂに示すように、符号５０８のような
残渣（例えば、残った高分子物質）はフォトレジスト５０６の一部や、ポリシリ
コン層５０４の残った領域、酸化物層５０２の表面に存在する。As can be seen from FIG. 5B, in this example, the polysilicon layer 504 undergoes a plasma etching process. The polysilicon layer 5 is formed by the plasma etching process.
04 is removed. However, the portion covered by the photoresist 506, that is,
The portions of polysilicon layer 504 that are protected from the plasma etching process by photoresist 506 are not removed. As shown in FIG. 5B, a residue such as reference numeral 508 (for example, a remaining polymer substance) exists in a part of the photoresist 506, a remaining region of the polysilicon layer 504, and the surface of the oxide layer 502.
【００２８】
図５Ｃから分かるように、断面図において本実施例における一例が示されてお
り、残渣５０８と、フォトレジスト５０６の残り部分との両方とも除去されてい
る。さらに、従来技術とは異なり、本実施例によれば、ゲート酸化物層５０２が
アグレッシブケミカルストリップを経ることなく、残渣５０８が除去される。残
渣５０８とフォトレジスト５０６との両方を除去するのに本実施例で用いられる
工程は図６及び図７を用いて以下に詳細に述べられる。さらに、ゲート酸化物層
５０２はきれいであり、ゲート酸化層５０２は測定され、要求される厚さを有す
る。As can be seen in FIG. 5C, an example of this embodiment is shown in cross-section, with both the residue 508 and the rest of the photoresist 506 removed. Furthermore, unlike the prior art, according to this embodiment, the residue 508 is removed without the gate oxide layer 502 undergoing an aggressive chemical strip. The process used in this example to remove both the residue 508 and the photoresist 506 is described in detail below with reference to FIGS. 6 and 7. In addition, the gate oxide layer 502 is clean and the gate oxide layer 502 has a measured and required thickness.
【００２９】
図６から分かるように、本発明の一実施例によるフローチャート６００が示さ
れている。この実施例においては、ステップ６０２において、ポリシリコン層の
プラズマエッチングがなされ、ポリシリコンゲートの領域が定まる。上述したよ
うに、このプロセスにより、フォトレジスト及び残ったポリシリコン層の領域、
ゲート酸化物層の表面に残渣が残る。さらに、上述したように、従来のプロセス
では、アグレッシブケミカルストリップがこれらの残渣を除去するのに用いられ
る。この従来技術のアグレッシブケミカルストリップはゲート酸化物層を有害に
浸食し、かなりのゲート酸化物層をエッチングする。As can be seen in FIG. 6, a flowchart 600 according to one embodiment of the present invention is shown. In this example, in step 602, a plasma etch of the polysilicon layer is performed to define the area of the polysilicon gate. As mentioned above, this process results in areas of photoresist and remaining polysilicon layer,
A residue remains on the surface of the gate oxide layer. Moreover, as mentioned above, in the conventional process aggressive chemical strips are used to remove these residues. This prior art aggressive chemical strip deleteriously erodes the gate oxide layer and etches a significant amount of the gate oxide layer.
【００３０】
次にステップ６０４において、従来技術とは異なり、本実施例では次に半導体
基板とその上に堆積している物質はプラズマアッシング環境にさらされ、ポリシ
リコン層のプラズマエッチングにより生じた残渣物と、フォトレジストの残りの
部分は取り除かれる。したがって、本実施例においては、半導体基板とその上に
堆積している物質（ゲート酸化物層を含む）はアグレッシブケミカルストリップ
にさらされる必要はなくなる。残渣５０８を除去するのに本実施例のステップ６
０４において用いられるアッシング環境の正確な化学作用は、図７を用いて以下
に詳細に述べられる。この残渣とフォトレジストとの除去工程により、ゲート酸
化物はきれいにされ、容易に測定される。本実施例におけるステップ６０４にお
いて、残渣と残りのフォトレジストの部分との両方が除去された後、ステップ６
０６に進む。Next, in step 604, unlike the prior art, in this embodiment, the semiconductor substrate and the material deposited on it next are exposed to a plasma ashing environment, and a residue generated by plasma etching of the polysilicon layer The object and the rest of the photoresist are stripped. Therefore, in this embodiment, the semiconductor substrate and the material deposited on it (including the gate oxide layer) need not be exposed to the aggressive chemical strip. Step 6 of this example to remove residue 508
The exact chemistry of the ashing environment used in 04 is detailed below using FIG. The gate oxide is cleaned and easily measured by this residue and photoresist removal process. After removing both the residue and the remaining portion of the photoresist in step 604 in this example, step 6
Proceed to 06.
【００３１】
ステップ６０２と６０４とが実行された後、ステップ６０６において、ゲート
酸化物層の厚さを、正確で信頼性高く測定ができる。After steps 602 and 604 are performed, the gate oxide layer thickness can be accurately and reliably measured in step 606.
【００３２】
図７から分かるように、フローチャート７００が示されており、ここには、図
６のステップ６０４において述べたプラズマアッシング環境を生成するのに実行
されるステップが示されている。ステップ６０２が実行された後、図７のステッ
プ７０２に応じて、本実施例では、プラズマアッシング環境が生成される。さら
に、一実施例においては、プラズマアッシング環境にＣＦ４が添加される。As can be seen in FIG. 7, a flow chart 700 is shown showing the steps performed to create the plasma ashing environment described in step 604 of FIG. After step 602 is executed, in accordance with step 702 of FIG. 7, a plasma ashing environment is created in this embodiment. Further, in one embodiment, CF 4 is added to the plasma ashing environment.
【００３３】
ステップ７０４において、本実施例においては、Ｈ２Ｏ蒸気がプラズマアッシ
ング環境に入れられ、Ｈ２Ｏに対するＣＦ４の量の比は、０．１：１〜１０：１
の範囲である。In step 704, in the present example, H 2 O vapor is introduced into the plasma ashing environment and the ratio of the amount of CF 4 to H 2 O is 0.1: 1 to 10: 1.
Is the range.
【００３４】
ステップ７０６において、本実施例では、Ｏ２蒸気がプラズマアッシング環境
に入れられる。In step 706, in this example, O 2 vapor is introduced into the plasma ashing environment.
【００３５】
図７のステップ７０６において、本実施例では、このプラズマアッシング環境
用いて、ポリシリコンのエッチングにより生じた残渣と、フォトレジストとが実
質的に取り除かれる。アグレッシブケミカルストリップは必要とされない。した
がって、本実施例においては、従来技術である有害なアグレッシブケミカルスト
リップは必要とされない。In step 706 of FIG. 7, in this embodiment, the plasma ashing environment is used to substantially remove the residue and photoresist created by the etching of the polysilicon. No aggressive chemical strips are needed. Therefore, in the present example, the harmful aggressive chemical strip of the prior art is not required.
【００３６】
さらに、本発明の一実施例によれば、前述のプラズマアッシング環境は、およ
そ、流速５〜５０００標準立方センチメータ（ＳＣＣＭ）でＣＦ４を入れること
によって作られる。この実施例においては、Ｈ２Ｏは、およそ、流速５〜５００
０標準立方センチメータ（ＳＣＣＭ）でプラズマアッシング環境に入れられる。
この実施例においては、Ｏ２は、およそ、流速１０〜１００００標準立方センチ
メータ（ＳＣＣＭ）でプラズマアッシング環境に入れられる。さらに、この実施
例においては、プラズマアッシング環境は、エッチングにより生じたポリシリコ
ンの残渣と、残りのフォトレジストの部分を実質的に除去するのに用いられ、ア
グレッシブケミカルストリップは必要とされない。プラズマアッシング環境は、
５０ミリトール（ｔｏｒｒ）〜５トールの範囲の圧力、５０ワット〜５０００ワ
ットの範囲の仕事率であり、３秒から３００秒の間実行され、２０℃〜３５０℃
の範囲の温度で実行される。そのようなパラメータが本実施例において述べられ
ているけれども、本発明は、プラズマアッシング環境のパラメータ、条件、成分
を変えてもよい。Further, according to one embodiment of the present invention, the plasma ashing environment described above is created by enclosing CF 4 at a flow rate of approximately 5-5000 standard cubic centimeters (SCCM). In this example, the H 2 O has a flow rate of approximately 5-500.
Placed in a plasma ashing environment at 0 standard cubic centimeters (SCCM).
In this embodiment, O 2 is approximately, is placed in a plasma ashing environment at a flow rate of 10 to 10,000 standard cubic centimeters (SCCM). Further, in this embodiment, the plasma ashing environment is used to substantially remove the etch-generated polysilicon residue and the remaining photoresist portion, and no aggressive chemical strips are required. The plasma ashing environment is
Pressures in the range of 50 millitorr (torr) to 5 torr, power in the range of 50 watts to 5000 watts, run for 3 to 300 seconds, 20 ° C to 350 ° C.
Run at temperatures in the range of. Although such parameters are described in this example, the present invention may vary the parameters, conditions, components of the plasma ashing environment.
【００３７】
本実施例においては、ＣＦ４は残渣を除去するのに用いられ、一方Ｈ２Ｏはゲ
ート酸化物層のエッチングを抑えるのに用いられ、Ｏ２は、残ったフォトレジス
トの部分を取り除くのに用いられる。本実施例の利点の一例としては、アグレッ
シブケミカルストリップにゲート酸化物層をさらすことになる従来技術の工程に
おいては、しばしば４０オングストロームより大きい厚さの酸化物層が損失を被
る。しかしながら、本実施例においては、酸化物層の厚さの損失は１０オングス
トローム未満に抑えられる。In this example, CF 4 is used to remove the residue, while H 2 O is used to suppress the etching of the gate oxide layer, and O 2 is the remaining photoresist portion. Used to remove. As an example of the advantage of this embodiment, prior art processes that expose the gate oxide layer to aggressive chemical strips often suffer from oxide layers thicker than 40 angstroms. However, in this example, the oxide layer thickness loss is kept below 10 angstroms.
【００３８】 ステップ７０６が完了すると、本実施例は図６のステップ６０６に戻る。[0038] Upon completion of step 706, the present embodiment returns to step 606 of FIG.
【００３９】
図８から分かるように、表８００は、ＣＦ４／Ｈ２Ｏ及びＯ２のプラズマアッ
シングの配合表を示しており、クレームされた発明の１例に関するものである。
このようなパラメータが本実施例において述べられているけれども、本発明は、
プラズマアッシング環境のパラメータ、条件、成分を変えてもよい。As can be seen in FIG. 8, table 800 shows a recipe for plasma ashing of CF 4 / H 2 O and O 2 and relates to one example of the claimed invention.
Although such parameters are mentioned in this example, the present invention
The parameters, conditions and components of the plasma ashing environment may be changed.
【００４０】
このように、本発明は、効果的にプラズマエッチング工程により生じた残渣を
、ゲート酸化膜を有害に実質的に浸食することなく除去する方法を提供する。As described above, the present invention provides a method for effectively removing the residue generated by the plasma etching process without detrimentally substantially eroding the gate oxide film.
【００４１】
本発明の特定の実施例についての詳細な説明は、解説及び詳述のために用いら
れてきた。それらは本発明を限定するものではなく、多くの変形例が上述の内容
に照らして可能である。実施例は、本発明の原理とその実際的な適用を最も分か
りやすく説明するために選ばれたものであり、その結果、当業者にとっては、本
発明を利用し、種々の変形例の実施をすることができる。The detailed description of specific embodiments of the invention has been used for the purposes of explanation and detail. They do not limit the invention and many variants are possible in light of the above. The examples were chosen in order to best explain the principles of the invention and its practical application, and as a result, those skilled in the art will be able to utilize the invention and implement various modifications. can do.
【図１Ａ】
従来のポリシリコンゲートの形成方法と残渣除去方法との工程を示す断面図で
ある。FIG. 1A is a cross-sectional view showing steps of a conventional polysilicon gate forming method and a conventional residue removing method.
【図１Ｂ】
従来のポリシリコンゲートの形成方法と残渣除去方法との工程を示す断面図で
ある。FIG. 1B is a cross-sectional view showing steps of a conventional method for forming a polysilicon gate and a method for removing a residue.
【図１Ｃ】
従来のポリシリコンゲートの形成方法と残渣除去方法との工程を示す断面図で
ある。FIG. 1C is a cross-sectional view showing steps of a conventional method for forming a polysilicon gate and a method for removing a residue.
【図２Ａ】 本発明の一実施例における残渣除去工程を示す断面図である。[FIG. 2A] It is sectional drawing which shows the residue removal process in one Example of this invention.
【図２Ｂ】 本発明の一実施例における残渣除去工程を示す断面図である。FIG. 2B It is sectional drawing which shows the residue removal process in one Example of this invention.
【図２Ｃ】 本発明の一実施例における残渣除去工程を示す断面図である。[FIG. 2C] It is sectional drawing which shows the residue removal process in one Example of this invention.
【図２Ｄ】 本発明の一実施例における残渣除去工程を示す断面図である。[Fig. 2D] It is sectional drawing which shows the residue removal process in one Example of this invention.
【図３】 本発明の一実施例における工程を示すフローチャートである。[Figure 3] 3 is a flowchart showing steps in one embodiment of the present invention.
【図４】 本発明の一実施例における工程を示すフローチャートである。[Figure 4] 3 is a flowchart showing steps in one embodiment of the present invention.
【図５Ａ】 本発明の別の実施例における残渣除去工程を示す断面図である。FIG. 5A It is sectional drawing which shows the residue removal process in another Example of this invention.
【図５Ｂ】 本発明の別の実施例における残渣除去工程を示す断面図である。FIG. 5B It is sectional drawing which shows the residue removal process in another Example of this invention.
【図５Ｃ】 本発明の別の実施例における残渣除去工程を示す断面図である。FIG. 5C It is sectional drawing which shows the residue removal process in another Example of this invention.
【図６】 本発明の一実施例における工程を示すフローチャートである。[Figure 6] 3 is a flowchart showing steps in one embodiment of the present invention.
【図７】 本発明の一実施例における工程を示すフローチャートである。[Figure 7] 3 is a flowchart showing steps in one embodiment of the present invention.
【図８】
本発明の一実施例におけるプラズマアッシングでのＣＦ４／Ｈ２Ｏ及びＯ２の
配合表である。FIG. 8 is a composition table of CF 4 / H 2 O and O 2 in plasma ashing in one example of the present invention.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リンダ、リアード アメリカ合衆国カリフォルニア州、サンノ ゼ、ブレッドウェル、コート、102 (72)発明者 エドワード、ケイ．イエイ アメリカ合衆国カリフォルニア州、サンノ ゼ、シャトー、デュ、ラック、3272 (72)発明者 カルビン、トッド、ガブリエル アメリカ合衆国カリフォルニア州、クパー ティノ、ローズ、ガーデン、レイン、1496 Ｆターム(参考） 5F004 AA09 BD01 CA01 DA00 DA01 DB26 EB02 5F046 AA20 MA12 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Linda, Riard Sanno, California, United States Ze, Breadwell, Court, 102 (72) Inventor Edward, Kay. Yeah Sanno, California, United States Ze, Chateau, Du, Luck, 3272 (72) Inventor Calvin, Todd, Gabriel Cupar, California, United States Tino, rose, garden, rain, 1496 F-term (reference) 5F004 AA09 BD01 CA01 DA00 DA01 DB26 EB02 5F046 AA20 MA12
Claims (18)
０：１の範囲内になるように、前記プラズマアッシング環境に入れる工程と、 を有する方法。1. A a) a step of placing a CF 4 plasma ashing environment, b) of H 2 O vapor, ratio relative to the of H 2 O the CF 4 0.1: 1 to 1
Placing in the plasma ashing environment such that it is in the range of 0: 1.
て、さらに、 ｃ）前記プラズマアッシング環境を用いて、実質的にポリシリコンのエッチン
グにより生じた残渣を、アグレッシブケミカルストリップを用いずに除去する工
程、 を有する、請求項１に記載の方法。2. A method for removing residues after plasma etching of polysilicon, further comprising: c) using the plasma ashing environment to substantially remove residues produced by etching of polysilicon; Removing without using aggressive chemical strips.
する方法であって、さらに、 ｃ）前記プラズマアッシング環境を用いて、実質的にポリシリコンのエッチン
グにより生じた残渣を、アグレッシブケミカルストリップを用いずに除去する工
程と、 ｄ）前記工程ｃ）の後、前記ゲート酸化物層の厚さを測定する工程と、 を有する、請求項１に記載の方法。3. A method of accurately determining the thickness of a gate oxide layer after plasma etching of polysilicon, further comprising: c) etching the polysilicon substantially using the plasma ashing environment. The method according to claim 1, further comprising: removing the generated residue without using an aggressive chemical strip; and d) measuring the thickness of the gate oxide layer after the step c). .
ＣＦ４をおよそ流速３６０立方センチメートル毎分（ＳＣＣＭ）で入れる工程、
を有する、請求項１乃至３の何れかに記載の方法。4. The step a) of introducing the CF 4 into the plasma ashing environment further comprises the step of introducing the CF 4 at a flow rate of approximately 360 cubic centimeters per minute (SCCM).
The method according to any one of claims 1 to 3, further comprising:
Ｈ２Ｏをおよそ流速６００立方センチメートル毎分（ＳＣＣＭ）で入れる工程、
を有する、請求項１乃至４の何れかに記載の方法。5. The step b) of introducing the H 2 O into the plasma ashing environment further comprises introducing the H 2 O at a flow rate of about 600 cubic centimeters per minute (SCCM).
The method according to any one of claims 1 to 4, further comprising:
グにより生じた残渣を除去する前記工程ｃ）は、さらに、 前記プラズマアッシング環境を用いて、アグレッシブケミカルストリップを必
要とすることなく、実質的に前記ポリシリコンのエッチングにより生じた残渣を
除去し、ここにおいて前記プラズマアッシング環境は５０ミリトールから５トー
ルの圧力の範囲内である工程、 を有する、請求項２乃至５の何れかに記載の方法。6. The step c) of using the plasma ashing environment to substantially remove the residue created by the etching of the polysilicon further comprises using an aggressive chemical strip using the plasma ashing environment. Removing substantially the residue produced by the etching of the polysilicon, wherein the plasma ashing environment is in the pressure range of 50 mTorr to 5 Torr. The method according to any one.
により生じた残渣を除去する前記工程ｃ）は、さらに、 前記プラズマアッシング環境を用いて、アグレッシブケミカルストリップを用
いずに、実質的に前記ポリシリコンのエッチングにより生じた残渣を除去し、こ
こにおいて前記プラズマアッシング環境は１００から３０００ワットの範囲内の
仕事率である工程、 を有する、請求項２乃至５の何れかに記載の方法。7. The step c) of using the plasma ashing environment to substantially remove the residue produced by etching the polysilicon further comprises using the plasma ashing environment without using aggressive chemical strips. Removing substantially the residue produced by the etching of the polysilicon, wherein the plasma ashing environment has a power in the range of 100 to 3000 watts. The method described in.
グにより生じた残渣を除去する前記工程ｃ）は、さらに、 前記プラズマアッシング環境を用いて、アグレッシブケミカルストリップを用
いずに、実質的に前記ポリシリコンのエッチングにより生じた残渣を除去し、こ
こにおいて前記プラズマアッシング環境は５から３００秒の間の時間内である工
程、 を有する、請求項２乃至５の何れかに記載の方法。8. The step c) of using the plasma ashing environment to substantially remove the residue formed by etching the polysilicon further comprises using the plasma ashing environment without using aggressive chemical strips. Removing substantially the residue produced by the etching of the polysilicon, wherein the plasma ashing environment is for a period of between 5 and 300 seconds. The method described.
グにより生じた残渣を除去する前記工程ｃ）は、さらに、 前記プラズマアッシング環境を用いて、アグレッシブケミカルストリップを用
いずに、実質的に前記ポリシリコンのエッチングにより生じた残渣を除去し、こ
こにおいて前記プラズマアッシング環境は５０から３５０℃の間の範囲内の温度
である工程、 を有する、請求項２乃至５の何れかに記載の方法。9. The step c) of using the plasma ashing environment to substantially remove the residue produced by etching the polysilicon further comprises using the plasma ashing environment without using aggressive chemical strips. Removing substantially any residue produced by etching of said polysilicon, wherein said plasma ashing environment is at a temperature in the range between 50 and 350 ° C. The method described in crab.
らに、前記ゲート酸化物層の前記厚さを、アグレッシブケミカルストリップを用
いることに起因する欠陥のある測定、を実質的にすることなく測定する工程、 を有する、請求項３に記載の方法。10. The step d) of measuring the thickness of the gate oxide layer after the step c) further comprises using the aggressive chemical strip to measure the thickness of the gate oxide layer. The method of claim 3, wherein the measuring is performed substantially without.
とを共に除去する方法であって、さらに、 ｃ）Ｏ２を前記プラズマアッシング環境に入れる工程と、 ｄ）前記プラズマアッシング環境を用いて、ポリシリコンのエッチングにより
生じた残渣とフォトレジストの残りの部分とを、アグレッシブケミカルストリッ
プを用いることなく実質的に除去する工程と、 を有する、請求項１に記載の方法。11. A method of removing both photoresist and remaining polymeric material after plasma etching of polysilicon, further comprising the steps of: c) introducing O 2 into the plasma ashing environment; A plasma ashing environment is used to substantially remove the residue created by the etching of the polysilicon and the remaining portion of the photoresist without the use of aggressive chemical strips. .
およそ流速５〜５０００立方センチメートル毎分（ＳＣＣＭ）で入れる工程、 を有する、請求項１１に記載の方法。12. The method of claim 11, wherein the step a) of introducing the CF 4 into the plasma ashing environment comprises the step of introducing the CF 4 at a flow rate of approximately 5-5000 cubic centimeters per minute (SCCM).
およそ流速５〜５０００立方センチメートル毎分（ＳＣＣＭ）で入れる工程、 を有する、請求項１１に記載の方法。13. Step add the H 2 O to said plasma ashing environment b) has a step, to put in the H 2 O to approximately velocity 5-5000 cm3 per minute (SCCM), according to claim 11 Method.
そ流速１０〜１００００立方センチメートル毎分（ＳＣＣＭ）で入れる工程、 を有する、請求項１１に記載の方法。14. The method of claim 11, wherein the step c) of introducing the O 2 into the plasma ashing environment comprises the step of introducing the O 2 at a flow rate of approximately 10 to 10,000 cubic centimeters per minute (SCCM).
じた残渣を実質的に除去する前記工程ｄ）は、さらに、 前記プラズマアッシング環境を用いて、前記ポリシリコンのエッチングにより
生じた残渣と前記フォトレジストの前記残りの部分とを、前記アグレッシブケミ
カルストリップを用いることなく、除去し、ここにおいて、前記プラズマアッシ
ング環境は５ミリトールから５トールの範囲内の圧力である工程、 を有する請求項１１に記載の方法。15. The step d) of substantially removing the residue produced by the etching of the polysilicon using the plasma ashing environment further comprises the step of etching the polysilicon using the plasma ashing environment. Removing the residue and the remaining portion of the photoresist without using the aggressive chemical strip, wherein the plasma ashing environment is at a pressure in the range of 5 milliTorr to 5 Torr. The method according to claim 11.
じた残渣を実質的に除去する前記工程ｄ）は、さらに、 前記プラズマアッシング環境を用いて、前記ポリシリコンのエッチングにより
生じた残渣と前記フォトレジストの前記残りの部分とを、前記アグレッシブケミ
カルストリップを用いることなく、除去し、ここにおいて、前記プラズマアッシ
ング環境は５０から５０００ワットの範囲内の仕事率である工程、 を有する請求項１１に記載の方法。16. The step d) of substantially removing residues produced by etching the polysilicon using the plasma ashing environment further comprises etching the polysilicon by using the plasma ashing environment. Removing the residual residue and the remaining portion of the photoresist without using the aggressive chemical strip, wherein the plasma ashing environment has a power in the range of 50 to 5000 watts. The method according to claim 11.
じた残渣を実質的に除去する前記工程ｄ）は、さらに、 前記プラズマアッシング環境を用いて、前記ポリシリコンのエッチングにより
生じた残渣と前記フォトレジストの前記残りの部分とを、前記アグレッシブケミ
カルストリップを用いることなく、除去し、ここにおいて、前記プラズマアッシ
ング環境は３から３００秒の間の時間内である工程、 を有する請求項１１に記載の方法。17. The step d) of substantially removing the residue produced by the etching of the polysilicon using the plasma ashing environment further comprises the step of etching the polysilicon using the plasma ashing environment. Removing the residue and the remaining portion of the photoresist without using the aggressive chemical strip, wherein the plasma ashing environment is in a time period between 3 and 300 seconds. Item 11. The method according to Item 11.
じた残渣を実質的に除去する前記工程ｄ）は、さらに、 前記プラズマアッシング環境を用いて、前記ポリシリコンのエッチングにより
生じた残渣と前記フォトレジストの前記残りの部分とを、前記アグレッシブケミ
カルストリップを用いることなく、除去し、ここにおいて、前記プラズマアッシ
ング環境は２０から３５０℃の範囲内の温度である工程、 を有する請求項１１に記載の方法。18. The step d) of substantially removing the residue produced by the etching of the polysilicon using the plasma ashing environment further comprises the step of etching the polysilicon using the plasma ashing environment. Removing the residual residue and the remaining portion of the photoresist without using the aggressive chemical strip, wherein the plasma ashing environment is at a temperature in the range of 20 to 350 ° C. Item 11. The method according to Item 11.
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