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KR20010099723A - 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료 신호 - Google Patents

이벤트 기반 테스트 시스템을 위한 다중 테스트 종료 신호 Download PDF

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KR20010099723A
KR20010099723A KR1020010021695A KR20010021695A KR20010099723A KR 20010099723 A KR20010099723 A KR 20010099723A KR 1020010021695 A KR1020010021695 A KR 1020010021695A KR 20010021695 A KR20010021695 A KR 20010021695A KR 20010099723 A KR20010099723 A KR 20010099723A
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레안토니
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가부시키가이샤 어드밴티스트
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Abstract

테스트중의 반도체 소자(DUT)를 테스트하기 위한 이벤트 기반 테스트 시스템에 관한 것이다. 이벤트 기반 테스트 시스템은 각 그룹이 서로 독립적으로 테스트 동작을 수행할 수 있는 복수개의 핀 유닛 그룹으로 자유롭게 구성된다. 각 그룹에서 테스트의 시작 및 종료의 타이밍은 테스트의 다중 종료 신호를 생성함으로써 독립적으로 이루어진다. 이벤트 기반 테스트 시스템은 DUT의 핀에 할당되어질 복수개의 핀 유닛, 테스트 종료의 신호가 핀 유닛에 대해 다른 핀 유닛과는 독립적으로 생성되는 대응 핀 유닛에 의해 수행되어졌던 현재 테스트의 종료를 나타내는 테스트 종료의 신호를 생성하는 신호 생성기, 및 각 핀 유닛에서 이벤트 제어기와 통신하고 이벤트 타이밍 데이타를 포함하는 테스트 프로그램을 각 핀 유닛의 이벤트 메모리에 제공함으로서 이벤트 기반 테스트 시스템에서의 전체적인 동작을 제어하는 시스템 제어기를 포함한다. 각 핀 유닛에 대한 테스트 종료의 신호는 시스템 제어기에 의해 특정된 조건에 의해 선택되고, 선택된 테스트 종료의 신호는 시스템 제어기 및 다른 핀 유닛에 제공된다.

Description

이벤트 기반 테스트 시스템을 위한 다중 테스트 종료 신호{MULTIPLE END OF TEST SIGNAL FOR EVENT BASED TEST SYSTEM}
본 발명은 반도체 소자를 테스트하기 위한 이벤트 기반 반도체 테스트 시스템, 특히 대응 핀 유닛, 또는 테스트 시스템의 둘 이상의 핀-유닛 그룹들이 서로 독립적으로 테스트 동작을 수행하는 핀-유닛 그룹에서 각각이 테스트의 종료를 나타내는, 다중 테스트 종료 신호를 생성하는 수단을 갖는 이벤트 기반 테스트 시스템에 관한 것이다.
IC 및 LSI와 같은 반도체 소자를 IC 테스터와 같은 반도체 테스트 시스템에 의해 테스트하는것에 있어서, 테스트되어질 반도체 소자 IC에는 소정의 테스트 타이밍에 적절한 핀에서 반도체 테스트 시스템에 의해 생성된 테스트 신호 혹은 테스트 패턴이 제공된다. 반도체 테스트 시스템은 테스트 신호에 응답하여 테스트되고 있는 IC 소자(DUT)로부터 출력 신호를 수신한다. 출력 신호는 기대 데이타와 비교되어질 소정 타이밍의 스트로브 신호에 의해 샘플되어져 DUT의 기능이 올바른지 아닌지를 판정한다.
전통적으로, 테스트 신호 및 스트로브 신호의 타이밍은 테스터 속도 혹은 반도체 테스트 시스템의 테스터 사이클에 관하여 규정된다. 또한, 테스트 신호의 파형 및 벡터도 각 테스터 사이클에 의해 규정된다. 그러한 테스트 시스템은 때때로 사이클 기반 테스트 시스템으로 불리운다. 사이클 기반 테스트 시스템에서는, 다양한 형태의 데이타가 필요하며, 따라서 거기서 처리되는 데이타는 복잡해지는 경향이 있다. 그러므로, 사이클 기반 테스트 시스템은 각 테스터 핀에 대한 하드웨어와 소프트웨어가 서로 독립적인 퍼-핀(per-pin) 구조를 달성하기에는 어려운 것으로 생각된다.
도 1은 이러한 사이클 기반 테스트 시스템의 예를 보여주는 개략도이다. 도 1에 있어서, 시퀀스 제어기(12)는 테스트 시스템의 동작을 제어하기 위해 반도체 테스트 시스템 내에 제공되는 테스터 프로세서이다. 시퀀스 제어기(12)로부터의 어드레스 데이타에 기초하여, 패턴 메모리(14)는 각 테스터 사이클에 관련되는 패턴 데이타와 파형 데이타를 생성한다. 페턴 데이타와 파형 데이타는 핀 데이타 선택기(16)를 통하여 핀 데이타 포맷기(17)에 제공된다. 시퀀스 제어기(12)로부터의 어드레스 데이타에 기초하여, 타이밍 메모리(13)는 전형적으로 각 테스터 사이클의 시작에 상대적인 지연 시간을 특정하는 타이밍 데이타를 생성한다. 타이밍 데이타는 또한 핀 데이타 포맷기(17)에 제공된다.
테스트 신호는 패턴 메모리(14)로부터의 패턴 데이타와 파형 데이타, 및 타이밍 메모리(13)로부터의 타이밍 데이타를 이용하여 핀 데이타 포맷기(17)에 의해 생성된다. 핀 구동기/비교기(18)는 테스트 신호를 특정 진폭과 슬루율(slew rate)로테스트중의 소자(DUT)에 인가한다. 핀 데이타 선택기(16)는 대응하는 테스터 핀에 대한 패턴 데이타와 파형 데이타를 핀 데이타 포맷기(17)로 선택적으로 전송한다. 즉, 핀 데이타 포맷기(17)는 테스터 핀(테스트 채널)과 일대일 대응을 갖는 복수개의 데이타 포맷기로 구성된다. 유사하게, 핀 구동기/비교기(18)는 또한 테스터 핀에 대응하는 다수의 구동기 및 비교기에 의해 형성된다.
핀 구동기/비교기(18)는 테스트 신호로부터 생겨난 DUT(19)로부터의 응답 신호를 수신한다. 구동기/비교기(18)에서, 응답 신호는 스트로브 신호의 타이밍에 의한 소정의 임계 전압에 관하여 아날로그 비교기에 의해 논리 신호로 변환되고, 결과의 논리 신호는 논리 비교기에 의해 기대값 데이타와 비교된다. 논리 비교의 결과는 DUT(19)의 어드레스에 대응하는 오류 메모리(15)에 저장되는 DUT의 패스/오류(pass/fail)를 나타낸다. 오류 메모리(15)에 저장된 테스트 결과는 테스트 후에 오류 분석 단계에서 이용된다.
상술한 사이클 기반 테스트 시스템에 있어서, 모든 테스터 핀(DUT pins)은 패턴 데이타와 타이밍 데이타를 저장하는 패턴 메모리(14) 및 타이밍 메모리(13)의 동일 메모리 영역을 공유한다. 즉, 각 테스터 핀은 서로 독립적으로 동작할 수 없다. 이러한 기억 공간의 공통 공유는 모든 테스터 핀에 대해 처음부터 끝까지 실행되어질 테스트 프로그램을 필요로 한다. 따라서, 사이클 기반 테스트 시스템은 고유하게 오직 하나의 테스트-종료 지시기, 즉 테스트의 종료(EOT) 신호 생성 메카니즘을 필요로한다.
복잡한 최근의 반도체 소자를 그러한 종래의 테스트 시스템에 의해 테스트하는데 있어서, 테스트중의 소자가 둘 이상의 다른 기능 블록들을 포함할 때의 테스트 시간 증가의 문제점이 발생한다. 예를 들어, 시스템-온-칩(system-on-chip;SOC) IC 소자는 의도하는 전체적인 기능들을 수행하기 위한 복수개의 기능 블록 또는 그안의 코어를 구비한다. 전형적인 SOC 소자는 SOC 소자를 구성하는 기능 블록들(코어 또는 모듈)을 위한 다중 클럭 주파수를 필요로 한다. 때때로, 이 클럭 주파수는 어떠한 공통 고조파(harmonics)도 공유하지 않으며, 따라서 서로 비동기적이다.
SOC 소자의 예가 전형적인 멀티미디어 SOC인 도 2에 도시되어 있다. SOC(19)는 PLL(위상 동기 루프)(22), TV 인코더(23), 메모리 제어기(24), 디스플레이 제어기(25), PCI 모듈(26), RISC(27), 및 MPEG 엔진(28)을 포함하는 몇개의 기능 블럭 혹은 기능 코어를 가진다. 도 2에서, 각 기능 코어는 서로 비동기적인 클럭 주파수를 보여준다.
이 예의 각 기능 코어가 상이한 클럭 주파수 하에서 동작하기 때문에, 각각의 기능 코어는 따로 테스트되어야만 한다. 그러나, 사이클 기반 테스트 시스템에서는, 테스트 신호와 스트로브가 동일한 패턴 메모리 및 타이밍 메모리로부터의 데이타에 기초하여 생성되기 때문에, 서로 비동기적인 테스트 신호를 생성하는 것이 가능하지 않다. 즉, 종래의 사이클 기반 테스트 시스템은 상이한 형태의 테스트를 동시에 병렬 방식으로 수행할 수 없다. 각 기능 코어가 하나씩 직렬 방식으로 테스트되어져야만 하기 때문에, 총 테스트 타이밍은 모든 기능 코어들의 테스트 시간의 합이다.
도 3은 도 2의 SOC(19)를 테스팅하기 위한 프로세스의 예시를 도시한 도면이다. 상술한 바와 같이, 각 기능 코어는 테스트 시작 to 부터 테스트 종료 te까지 직렬 방식으로 하나씩 테스트되어진다. 테스트 시스템은 t0에서 시작해서 t1에서 종료하는 PCI 블럭을 테스트한 다음에, t1에서 시작해서 t2에서 종료하는 RISC 블럭 등을 테스트한다. 이것은 기능 코어들 중의 하나가 테스트되어지는 동안에(도 3에서 실선), 모든 다른 코어들이 휴지 상태(도 3에서 점선)에 있게되는 결과를 만든다. 따라서, 도 2의 SOC 소자의 테스트를 완료하는데는 매우 오랜 시간이 걸린다.
따라서, 본 발명의 목적은 복수개의 상이한 테스트를 병렬 방식으로 동시에 수행할 수 있는 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 다른 목적은 다중 테스트 종료 신호를 생성하는 수단을 결합함으로써, 복수개의 상이한 테스트를 병렬 방식으로 동시에 수행할 수 있는 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 각 핀-유닛 그룹이 서로 독립적으로 테스트 동작을 수행하는 핀-유닛 그룹에서 각각이 테스트의 종료를 나타내는 다중 신호를 생성할 수 있는 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.
본 발명은 테스트 신호를 테스트되고 있는 전자 소자(DUT)에 공급하고 스트로브 신호의 타이밍에서 DUT의 출력을 평가하는 다양한 타이밍의 이벤트를 발생시킴으로서 테스트되고 있는 전자 소자(DUT)를 테스트하기 위한 이벤트 기반 테스트 시스템이다. 이벤트 기반 테스트 시스템은 각 그룹이 서로 독립적으로 테스트 동작을 수행할 수 있는 복수 그룹의 테스터 핀 혹은 핀 유닛에 의해 자유롭게 구성된다. 각 그룹에서의 테스트의 시작 및 종료 타이밍은 테스트 신호의 다중 종료를 생성함으로써 개별적으로 행해진다.
본 발명에 있어서, 이벤트 테스트 시스템은 각각의 핀 유닛이 서로 독립적으로 동작하는 DUT를 테스트하기 위한 테스트중의 반도체 소자(DUT)의 핀에 할당되어질 복수개의 핀 유닛을 포함하며, 각각의 핀 유닛은 DUT의 대응하는 핀에 인가되어질 테스트 신호를 생성하기 위한 이벤트 타이밍 데이타를 저장하는 이벤트 메모리, 및 이벤트 메모리로부터의 이벤트 타이밍 데이타에 기초한 테스트 신호를 생성하고 DUT의 응답 출력을 평가하는 것에 의해 핀 유닛의 전체적인 동작을 제어하기 위한 이벤트 제어기를 구비한다.
이벤트 기반 테스트 시스템은 테스트 종료의 신호가 각 핀 유닛에 대해 다른 핀 유닛과는 독립적으로 생성되는 대응하는 핀 유닛에 의해 수행되어졌던 현재 테스트의 종료를 나타내기 위한 테스트 종료의 신호를 생성하기 위한 수단, 및 각 핀 유닛에서 이벤트 제어기와 통신하고 이벤트 타이밍 데이타를 포함하는 테스트 프로그램을 각 핀 유닛의 이벤트 메모리에 제공함으로써 이벤트 기반 테스트 시스템에서의 전체적인 동작을 제어하기 위한 시스템 제어기를 더 포함한다. 각 핀 유닛에 대한 테스트 종료의 신호는 시스템 제어기에 의해 특정된 조건에 의해 선택되고, 선택된 테스트 종료의 신호는 시스템 제어기와 다른 핀 유닛에 제공된다.
본 발명에 따라, 이벤트 기반 반도체 테스트 시스템은 이벤트 메모리에 저장된 이벤트 데이타에 기초한 다양한 타이밍을 갖는 테스트 신호의 이벤트를 생성하여 반도체 소자를 평가할 수 있다. 이벤트 기반 테스트 시스템은 각각이 DUT의 특정 핀에 대한 테스트 신호를 생성할 수 있는 복수개의 핀 유닛, 및 각 핀 유닛에 대하여 다른 핀 유닛과는 독립적으로 테스트 종료의 신호를 생성하기 위한 수단을 포함한다.
따라서, 이벤트 기반 테스트 시스템은 복수개의 상이한 테스트를 병렬 방식으로 동시에 수행할 수 있다. 또한, 이벤트 기반 테스트 시스템은 복수개의 핀 유닛을 몇개의 핀-유닛 그룹에 자유롭게 할당하여, 각 핀-유닛 그룹이 서로 독립적으로 테스트 동작을 수행하는 대응 핀-유닛 그룹에서 각각이 테스트의 종료를 나타내는 다중 신호를 생성할 수 있다. 그러므로, 이벤트 기반 테스트 시스템은 복수개의 다양한 테스트를 병렬 방식으로 동시에 수행할 수 있다.
도 1은 종래의 사이클 기반 테스트 시스템의 기본 구조를 보여주는 개략적 블록도.
도 2는 복수개의 기능 블록을 가지는 시스템-온-칩(SOC) 소자인 테스트되어질 반도체 소자의 예시를 도시한 블록도.
도 3은 도 1의 사이클 기반 테스트 시스템에 의해 도 2의 시스템-온-칩(SOC)을 테스팅하는 테스트 프로세스를 도시하는 타이밍도.
도 4는 다중 테스트 종료 신호를 생성할 수 있는 본 발명의 이벤트 기반 테스트 시스템의 기본 구조를 보여주는 개략적 블록도.
도 5의 (a)-(e)는 이벤트 기반 테스트 시스템에서 생성되는 이벤트와 대응하는 타이밍 데이타 사이의 타이밍 관계의 예를 보여주는 타이밍도.
도 6은 본 발명의 이벤트 테스트 시스템에서 테스트 신호 생성 논리의 종료에서의 회로 구조의 예를 보여주는 회로도.
도 7은 각 핀 유닛 그룹이 32 핀 유닛을 포함하고 다른 그룹과는 개별적으로 테스트 종료의 신호를 생성하는 8개의 핀-유닛 그룹으로 핀 유닛이 그룹지어지는 예시를 보여주는 개략도.
도 8은 본 발명의 이벤트 기반 테스트 시스템에 의해 도 2의 시스템-온-칩(SOC) 소자를 테스팅하는 테스트 프로세스를 보여주는 타이밍도.
도 9a 및 9b는 종래 기술에서의 사이클 기반 테스트 시스템과 본 발명의 이벤트 기반 테스트 시스템 사이의 메모리 관리의 차이점을 도시하는 개략도.
도 4는 본 발명의 이벤트 기반 테스트 시스템의 기본 구조를 보여준다. 이벤트 기반 테스트 시스템에서, 각 테스터 핀은 서로 독립적으로 테스트 동작을 수행하고, 서로 독립적으로 테스트 종료의 신호를 생성한다. 이벤트 기반 테스트 시스템에서, 소망하는 테스트 신호와 스트로브 신호는 직접적으로 퍼-핀(per-pin)을 기초로 하여 이벤트 메모리로부터의 이벤트 데이타에 기초하여 생성된다. 실제로, 시스템-온-칩(SOC) 소자의 기능 코어와 같은 임의의 기능 블록이 복수개의 소자 핀을 통하여 인터페이스되기 때문에, 이벤트 테스트 시스템의 핀 유닛(테스터 핀)은 몇개의 핀-유닛 그룹(테스터 모듈)로 그룹지어진다. 예를 들어, 테스트 시스템은 32 핀 유닛(테스터 핀) 혹은 64 핀 유닛이 하나의 핀-유닛 그룹에 할당되는 8개의핀-유닛 그룹을 포함할 수 있다. 본 발명에 있어서, 각각의 핀-유닛 그룹은 서로 독립적으로 동작한다. 각 핀-유닛 그룹은 의도된 테스트의 종료 또는 오류가 테스트중의 소자(DUT)에서 검출될 때, 테스트의 종료(EOT) 신호를 발생시킨다.
이벤트 기반 테스트 시스템에 있어서, 이벤트는 테스트중의 반도체 소자를 테스트하는데 이용되는 신호의 논리 상태의 임의의 변화로써 정의된다. 예를 들어, 그 변화들은 테스트 신호의 상승 및 하강 엣지 혹은 스트로브 신호의 타이밍 엣지이다. 이벤트의 타이밍은 기준 시점으로부터의 시간 길이에 대하여 정의된다. 전형적으로, 그러한 기준 시점은 이전 이벤트의 타이밍이며, 따라서 그러한 이벤트의 타이밍은 이전 이벤트와 현재 이벤트 사이의 시간 차에 의해 표현된다. 대안으로, 그러한 기준 시점은 모든 이벤트에 공통인 고정된 시작 시간이다.
이벤트 기반 테스트 시스템에 있어서, 타이밍 메모리(이벤트 메모리)의 타이밍 데이타는 각기 모든 테스트 사이클에서 파형, 벡터, 지연 등에 대한 복잡한 정보를 포함할 필요가 없기 때문에, 타이밍 데이타의 설명은 급격히 단순해질 수 있다. 테스트 신호와 스트로브는 이벤트 타이밍 데이타로부터 직접적으로 생성될 수 있다. 이러한 간단함 때문에, 각각의 테스터 핀(핀 유닛)은 서로 독립적으로 동작할 수 있다.
이벤트 기반 테스트 시스템에 있어서, 상술한 바와 같이, 전형적으로, 이벤트 메모리에 저장된 각 이벤트에 대한 타이밍(이벤트) 데이타는 현재 이벤트와 바로 이전 이벤트 사이의 시간 차에 의해 표현된다. 그러한 인접한 이벤트간의 시간 차(델타 시간)가 작기 때문에, 고정된 시작점(절대 시간)으로부터의 시간 차와는다르게, 메모리에서의 데이타의 크기는 또한 작을 수 있으며, 메모리 용량을 감소시킨다.
고 분해능의 타이밍을 생성하기 위하여, 이벤트간의 시간 길이(지연값)는 기준 클럭 사이클의 정수배(정수부 혹은 이벤트 카운트)와 기준 클럭 사이클의 분수(분수부 혹은 이벤트 버니어)의 조합에 의해 정의된다. 이벤트 카운트와 이벤트 버니어 사이의 타이밍 관계는 도 5의 (a)-(e)의 타이밍도에 도시된다. 이 예에서, 도 5의 (a)의 기준 클럭은 클럭 사이클 또는 클럭 주기 T를 가진다. 이벤트 0, 이벤트 1 및 이벤트 2는 도 5의 (c)에 도시된 것처럼 타이밍에서 관련되어 있다.
이벤트 0을 참조로 하여 이벤트 1을 설명하기 위하여, 두 이벤트 간의 시간 차(지연) ΔV1은 이벤트 메모리에서 정의된다. 이벤트 2의 타이밍은 이벤트 1과의 시간 차(지연) ΔV2에 의해 정의된다. 유사하게, 도 5의 (e)의 이벤트 3의 타이밍은 이벤트 3과의 시간 차(지연) ΔV3에 의해 정의된다. 이벤트 테스트 시스템에서, 이벤트 메모리의 타이밍 데이타는 모든 이전 이벤트까지 판독되고 합산되어 현재 이벤트의 최종 타이밍을 생성한다.
따라서, 도 5의 (c)의 예시에서 이벤트 1을 생성하기 위하여, 도 5의 (b)의 타이밍 관계는 N1T가 기준 클럭 주기 T의 N1배인 이벤트 카운트를 나타내고 Δ1T가 기준 클럭 주기 T의 분수인 이벤트 버니어를 나타내는데에 이용된다. 유사하게, 이벤트 0을 참조로 하여 도 5의 (e)에서 이벤트 3을 생성하기 위하여, 모든 이전이벤트에 대한 타이밍 데이타가 합산되어 N3T + Δ3T에 의해 표현되는 총 시간 차를 생성하며, 여기서 N3T는 기준 클럭 주기 T의 N3배인 이벤트 카운트를 나타내고, Δ3T는 기준 클럭 주기 T의 분수인 이벤트 버니어를 나타낸다.
도 4를 다시 참조하면, 이벤트 기반 테스트 시스템은 다수의 핀 유닛(31)(테스터 핀 또는 이벤트 테스터)을 포함하며, 각각의 핀 유닛은 테스트 신호를 DUT의 대응 핀 유닛에 독립적으로 공급하고 DUT의 응답 출력을 평가할 수 있다. 도 4의 예에 있어서, 256 핀 유닛(311-31256)이 이벤트 기반 테스트 시스템에 제공된다. 구동기(52와 54)는 핀 유닛(31)으로부터 테스트 종료의 신호를 수신하고 핀 유닛으로 전송한다. 호스트 컴퓨터(30)(시스템 제어기)는 시스템 버스(33)를 통하여 모든 핀 유닛(31)과 통신하고, 이벤트 기반 테스트 시스템의 전체적인 동작을 제어한다.
각 핀 유닛(31)은 이벤트 메모리(41), 이벤트 제어기(43), 이벤트 스케일러(45), 지연 제어기(47) 및 핀 전자회로(PE)(49)를 포함한다. 핀 유닛(31)의 각각에 있어서, 이벤트 메모리(41)는 기본적으로 이벤트 타이밍 데이타와 이벤트 유형 데이타로 형성되는 이벤트 데이타를 저장한다. 전형적으로, 이벤트 타이밍 데이타는 두 인접한 이벤트간의 시간 차를 정의한다. 그러한 이벤트 타이밍 데이타는 도 5의 (b) 및 (e)에 도시된 바와 같이 기준점으로부터 현재 이벤트의 전체적인 지연 시간을 발생하는데 이용된다. 이벤트 유형 데이타는 도 5의 (c)와 (e)에 도시된 구동 이벤트 및 샘플링 이벤트와 같은 이벤트의 유형을 정의한다.
이벤트 제어기(43)는 핀 유닛(31)의 전체적인 동작을 제어하기 위한, 마이크로프로세서와 같은 제어기이다. 이벤트 제어기(43)는 시스템 버스(33)를 통하여 시스템 제어기(호스트 컴퓨터)(30)로부터 명령을 수신하여, 테스트 프로그램을 핀 유닛(31)에 로드하고 테스트 프로그램을 실행시킨다. 이벤트 제어기(43)는 테스트중의 소자의 특정 핀에 테스트 신호를 제공하고, 테스트중의 소자의 응답 출력을 평가한다. 이벤트 제어기(43)는 이벤트 메모리(41)로부터의 이벤트 타이밍 데이타를 합산함으로써 각 이벤트의 총 지연을 계산한다. 이벤트 제어기(43)는 또한 어드레스 시퀀서로 기능하여 핀 유닛의 이벤트 메모리(41)에 다른 핀 유닛과는 독립적으로 어드레스 데이타를 제공한다.
도 5에 도시된 바와 같이, 이벤트 타이밍 데이타에 의해 정의된 두 인접한 이벤트 간의 시간 차는 기준 클럭 주기의 정수배 및 기준 클럭 주기의 분수에 의해 구성된다. 따라서, 총 지연 시간을 계산하는 동안에, 이월 연산(carry over operation)은 분수 데이타의 합이 기준 클럭 주기를 초과할 때 수반될 수 있다.
이벤트 스케일러(45)는 이벤트 제어기(43)로부터 총 지연 시간을 스케일링하기 위해 제공된다. 이벤트 스케일러는 스케일링 계수에 비례하여 총 지연 데이타를 변경한다. 지연 제어기(47)는 이벤트 스케일러(45)로부터의 스케일된 총 지연 시간에 기초하여, 구동 이벤트 및 샘플링 이벤트와 같은 테스트 패턴을 생성하는 것이다. 테스트 패턴은 테스트 패턴(구동 이벤트)을 DUT로 전송하기 위한 구동기, 및 샘플링 이벤트의 타이밍에 의해 DUT로부터의 응답 출력을 비교하기 위한 비교기를 포함하는 핀 전자회로를 통하여 DUT에 인가된다.
각 핀 유닛(31)은 동일 테스트 시스템에서 다른 핀 유닛과는 독립적으로 시작되고 정지될 수 있다. 예를 들어, 대응 핀에서 오류가 검출될 때, 또는 테스트 패턴이 다 소모되었을 때, 핀 유닛(31)은 그의 테스트 동작을 정지한다. 본 발명에 있어서, 각 핀 유닛(31)은 그러한 테스트 종료(EOT)의 신호를 다른 핀 유닛으로 전송하고, 다른 핀 유닛으로부터 테스트 종료(EOT)의 신호를 수신한다. 구동기(52와 54)는 핀 유닛으로 및 그로부터 테스트 종료(EOT)의 신호를 버퍼링한다. 도 6을 참조로 하여 이후에 서술되는 바와 같이, 구동기(52와 54)는 특정 조건에 기초하여 테스트 종료의 신호를 선택하기 위한 수단을 포함한다.
본 발명에 있어서, 각 핀 유닛(31)은 두가지 종류의 테스트 신호인, 테스트 출력의 종료(EOT-Out) 신호 및 테스트 입력의 종료(EOT-In) 신호에 연관된다. 도 4의 각각의 핀 유닛(31)에서의 이벤트 제어기(43)는 EOT-Out 신호를 생성하고 EOT-In 신호를 수신한다. 예를 들어, EOT-In 신호는 핀 유닛에 의해 이용되어 테스트 프로그램을 실행하는 것을 정지시키고, EOT-Out 신호는 시스템 인터럽트로써 이용되어 시스템 서비스를 요청한다.
도 6은 핀 유닛(31)에 의해 EOT-Out 신호를 생성하기 위한 회로도의 예를 보여준다. 이벤트 제어기(43)는 DUT의 대응 핀 상에서 검출되는 오류의 유형, 사용자의 의해 특정된 조건, 테스트 프로그램의 종료 등을 포함하는 다양한 조건들에 기초하여 테스트 종료의 신호를 생성한다. 출력 제어 레지스터(58)는 이벤트 제어기(43)로부터 테스트 종료의 신호의 하나 이상의 유형을 선택하도록 제공된다. 시스템 제어기(30)로부터의 시스템 프로그램은 출력 제어 레지스터(58)의 내용을 제어한다.
AND 게이트(551-558)는 각각 이벤트 제어기(43)와 레지스터(58)의 출력에 접속되어 오직 선택된 테스트 종료의 신호 만이 구동기(571-578)의 출력에서 생성되도록 한다. 구동기(571-578)의 출력은 와이어드-OR 형에 접속된다. 비록 도시되지는 않았지만, 이벤트 제어기(43)에 공급되는 테스트 입력의 종료(EOT-In) 신호는 상기와 유사한 구성에 의해 생성된다. 출력 제어 레지스터(58) 같은 입력 제어 레지스터는 선택 신호를 생성하도록 제공될 수 있어 이벤트 제어기(43)로 송신되어질 EOT-In 신호의 유형을 선택한다.
테스트되어질 반도체 소자가 32 핀 또는 그 이상과 같은 다수의 I/O 핀을 가지기 때문에, 핀 유닛(31)은 몇개의 핀-유닛 그룹(테스터 모듈)으로 그룹지어진다. 일예에 있어서, 본 발명의 테스트 프로그램은 서로 독립적으로 동작할 수 있는 8개의 상이한 핀 유닛의 그룹을 가진다. 그러므로, 256 핀 유닛(311-31256)을 가지는 도 4의 예에 있어서, 각 핀-유닛 그룹(테스터 모듈)은 동일한 테스트 종료의 신호가 동일 그룹의 32 핀 유닛에 할당되는 32 핀 유닛을 가진다.
이와같은 구성이 도 7에 도시되며, 여기서 8개의 테스트 출력 종료(EOT-Out) 신호와 8개의 테스트 입력 종료(EOT-In) 신호가 각각 8개의 핀-유닛 그룹에 배치된다. 이 예에서, EOT-In 라인 1과 EOT-Out 라인 1은 핀 유닛(311-3162)을 갖는 제1 핀-유닛 그룹에 배치된다. EOT-In 라인 2와 EOT-Out 라인 2는 핀 유닛(3133-3164)을 갖는 제2 핀-유닛 그룹에 배치된다. 이 방식으로, 비록 오직 160 핀 유닛만이 간단함을 위해서 도 7에 도시되었을지라도, EOT-In 라인 1-8과 EOT-Out 라인 1-8은 핀 유닛(311-31256)에 각각 배치된다.
도 4를 참조로 하여 상술한 바와 같이, 각 핀 유닛(31)은, 이벤트 제어기(43)에서처럼, 논리를 포함하여 테스트 종료의 신호를 생성한다. 테스트 종료의 신호는 출력 제어 레지스터(58)를 통하여 시스템 소프트웨어에 의해 제어되는 다양한 조건에 의해 생성되어질 수 있다(도 6). 선택된 테스트 종료의 신호는 도 6에 도시된 것처럼 개방-드레인(유선 OR)이다. 테스트 출력의 8개의 개방 드레인 종료는 EOT-Out 라인 1-8의 하나에 접속된다. 유사하게, 테스트 입력의 8개의 개방-드레인은 EOT-In 라인 1-8의 하나에 접속된다.
상술한 바와 같이, EOT 신호의 기능은 동일 핀-유닛 그룹(테스터 모듈)에 있는 모든 핀 유닛에게 테스트 프로그램의 실행을 정지시킬 것을 요청하고, 시스템 서비스를 요청하고, 현재의 테스트를 정지하고 다음 테스트로 진행할 것을 요청한다. 따라서, 8개의 테스터 모듈(핀-유닛 그룹)은 테스트중의 소자에 대해 8개의 상이한 테스트를 병렬 방식으로 동시에 수행할 수 있다.
도 8은 도 2에 도시된 것가 같은 시스템-온-칩(SOC) IC를 테스트할 때 본 발명의 이벤트 테스트 시스템에서의 테스트 시간 할당의 예를 보여준다. 도 8은 도 3의 종래의 예에 대한 소자 테스트 시간의 개선을 도시한다. 이 예에서, 이벤트 테스트 시스템은 제1 핀-유닛 그룹(핀 유닛 311-3132)과 EOT 라인 1을 테스트중의 소자의 PCI 코어에 할당하고, 제2 핀-유닛 그룹(핀 유닛 3133-3164)과 EOT 라인 2를DUT의 RISC 코어에 지정한다.
따라서, PCI, RISC, 메모리 제어기, 인코더 및 디스플레이 코어는 각각 핀-유닛 그룹(테스터 모듈)(1-5)에 의해서 테스트되어지는 한편, EOT 라인(1-5)은 각각 핀-유닛 그룹(1-5)에 할당된다. 각 기능 코어 테스트의 종료시에, EOT 출력 신호는 시스템 제어기(30)가 서비스를 제공하는 것을 알리도록 나타내어진다. EOT 신호의 검출 시에, 테스트 시스템 제어기(30)는 다음 이벤트 테스트 프로그램을 로드하고, 다른 핀-유닛 그룹이 그들의 각각의 이벤트 테스트 프로그램을 실행하는 것을 인터럽트하지 않으면서 기능 코어의 다음 테스트 프로그램을 시작한다.
도 8에 있어서, 3개의 테스트 프로그램 A, B 및 C가 테스트되고 있는 SOC를 평가하는데 이용되어지는 것이라고 가정한다. 각각의 기능 코어 테스팅에서 테스트 프로그램 A을 실행하는데 있어서 EOT 신호의 각 검출 시에, 테스트 시스템은 다음 테스트 프로그램 B를 로드한다. 또한, 각각의 기능 코어 테스팅에서 테스트 프로그램 B를 실행하는데 있어서 EOT 신호의 각 검출 시에, 테스트 시스템은 다음 테스트 프로그램 C를 로드한다. 각 테스트 프로그램이 각 기능 코어에 대해 다른 코어와는 독립적으로 실행될 수 있기 때문에, 완전한 병렬 테스트가 수행될 수 있으며, 그럼으로써 총 테스트 시간을 급격히 감소시킬 수 있다.
도 9a 및 9b는 종래의 사이클 기반 테스트 시스템과 본 발명의 이벤트 기반 테스트 시스템 사이의 메모리 관리 구조의 차이점을 도시한다. 종래의 테스트 시스템에 대해서는, 단일 어드레스 시퀀서가 테스트 패턴을 생성하기 위한 패턴 메모리와, 오류 정보를 저장하기 위한 오류 메모리를 제어한다.
따라서, 도 9a에 도시된 바와 같이, 예시용의 오류 분석 처리에 있어서, 오류 메모리는 순차적 방식으로 액세스되고, 모든 기능 코어에 대해서 오류 분석을 완성하는 데는 오랜 분석 시간을 필요로 한다. 본 발명의 이벤트 테스트 시스템에서는, 각 핀 유닛은 그의 고유의 독립적인 오류 메모리 및 고유의 메모리 어드레스 시퀀서를 가진다. 따라서, 오류 정보를 오류 메모리에 병렬 방식으로 저장하고, 오류 분석 단계에서 병렬로 오류 정보를 판독하는 것이 가능하며, 이에 따라 오류 분석 시간을 실질적으로 감소시킨다.
본 발명의 다른 특징은 소자 테스트 패턴 생성의 간단성이다. 종래의 사이클 기반 테스트 시스템을 이용할 때, 개별적인 테스트 패턴 생성은 소자 테스트 시간을 증가시키기 때문에 추천되지 않는다. 복수의 기능 블록으로써 소자(DUT)를 병렬식으로 테스트하기 위한 테스트 패턴 블록을 개선하는 것은 큰 계획을 필요로 하며, 일부의 기능 블록에서 휴지 시간을 갖지 않는 것은 실제적으로 여전히 불가능하다. 본 발명의 이벤트 테스트 시스템에서 테스트의 다중 종료를 구현하는 것으로, 설계자는 개별적인 기능 블록의 테스트 영역에 집중할 수 있다. 각 기능 블록에 대한 테스트 패턴은 단일 이벤트 테스트 프로그램으로써 취급된다. 이것은 동일 테스트 시간에 DUT의 각 기능 블록에 대한 더 많은 테스트 영역을 허용한다.
본 발명의 또 다른 특징은 완전히 스케일가능한 구조를 알려준다는 것이다. 각각의 테스트 종료의 신호에 대한 제어 논리가 동일하기 때문에, 본 발명의 테스트 시스템의 구조는 스케일 가능하다(크기와 구조에서 변경될 수 있음). 각 테스트 종료의 신호 그룹(핀-유닛 그룹)은 전체 시스템에서 작게는 두개의 핀 유닛에서많게는 모든 핀 유닛까지 포함할 수 있다. 이 구조 양상은 미래의 테스트 시스템 설계 성장이 매우 높은 핀-카운트 VLSI 소자를 취급할 수 있게 한다.
본 발명에 따라, 이벤트 기반 반도체 테스트 시스템은 이벤트 메모리에 저장된 이벤트 데이타에 기초하여 다양한 타이밍을 갖는 테스트 신호의 이벤트를 생성하여 반도체 소자를 평가할 수 있다. 이벤트 기반 테스트 시스템은 각각의 핀 유닛이 DUT의 특정 핀에 대한 테스트 신호를 생성할 수 있는 복수개의 핀 유닛, 및 각각의 핀 유닛에 대하여 다른 핀 유닛과는 독립적으로 테스트 종료의 신호를 생성하기 위한 수단을 포함한다.
따라서, 이벤트 기반 테스트 시스템은 복수개의 상이한 테스트를 병렬 방식으로 동시에 수행할 수 있다. 또한, 이벤트 기반 테스트 시스템은 복수개의 핀 유닛을 몇 개의 핀-유닛 그룹으로 자유롭게 할당할 수 있으며, 각각의 핀-유닛 그룹이 서로 독립적으로 테스트 동작을 수행하는 대응 핀-유닛 그룹에서 각각이 테스트의 종료를 나타내는 다중 신호를 생성할 수 있다. 그러므로, 이벤트 기반 테스트 시스템은 복수개의 상이한 테스트를 병렬식으로 동시에 수행할 수 있다.
비록 오직 바람직한 실시예만이 본 명세서에서 특히 도시되고 설명되었지만, 상술된 가르침의 견지에서 그리고 첨부되는 청구범위의 범위 내에서 본 발명의 사상과 의도하는 범위를 벗어나지 않고, 본 발명의 많은 수정과 변경이 가능하다는 것을 알 수 있을 것이다.

Claims (14)

  1. 반도체 소자를 테스트하기 위한 이벤트 기반 반도체 테스트 시스템에 있어서,
    테스트중의 반도체 소자(DUT)의 핀에 할당되어 상기 DUT를 테스트하며 서로 독립적으로 동작하는 복수개의 핀 유닛,
    -상기 각각의 핀 유닛은
    상기 DUT의 대응 핀에 인가되어질 테스트 신호를 생성하는 이벤트 타이밍 데이타를 저장하기 위한 이벤트 메모리; 및
    상기 이벤트 메모리로부터의 상기 이벤트 타이밍 데이타에 기초하여 상기 테스트 신호를 생성하고, 상기 DUT로부터의 응답 출력을 계산함으로서 상기 핀 유닛의 전체적인 동작을 제어하기 위한 이벤트 제어기를 포함함-;
    대응 핀 유닛에 의해 수행되어졌던 현재 테스트의 종료를 나타내는 테스트 종료의 신호를 생성하기 위한 수단- 상기 테스트 종료의 신호는 각 핀 유닛마다 다른 핀 유닛과는 독립적으로 생성되어짐-; 및
    각 핀 유닛에서의 상기 이벤트 제어기와 통신하고, 이벤트 타이밍 데이타를 포함하는 테스트 프로그램을 상기 각 핀 유닛의 상기 이벤트 메모리에 제공하는 것에 의해 상기 이벤트 기반 테스트 시스템에서의 전체적인 동작을 제어하기 위한 시스템 제어기;
    를 포함하고,
    상기 각 핀 유닛에 대한 상기 테스트 종료의 신호는 상기 시스템 제어기에 의해 특정된 조건에 의해 선택되고, 상기 선택된 테스트 종료의 신호는 상기 시스템 제어기 및 다른 핀 유닛에 제공되어지는 이벤트 기반 테스트 시스템.
  2. 제1항에 있어서,
    상기 테스트 종료의 신호는 입력 신호로서 상기 각각의 핀 유닛에 제공되는 테스트 입력 종료의 신호, 및 출력 신호로서 상기 각각의 핀 유닛에 의해 생성되는 테스트 출력 종료의 신호를 포함하는 이벤트 기반 테스트 시스템.
  3. 제1항에 있어서,
    상기 시스템 제어기는 테스트 종료의 신호가 생성된 상기 핀 유닛에 다음 테스트 프로그램을 제공함으로써, 상기 핀 유닛에 의해 다음 테스트를 수행하는 이벤트 기반 테스트 시스템.
  4. 제1항에 있어서,
    상기 테스트 종료의 신호를 생성하기 위한 수단은, 상기 핀 유닛으로부터, 상기 테스트 종료의 신호를 선택하기 위한 조건을 저장하는 출력 제어 레지스터를 포함하며, 상기 선택 조건은 테스트 프로그램을 통하여 상기 시스템 제어기에 의해 특정되는 이벤트 기반 테스트 시스템.
  5. 제1항에 있어서,
    상기 테스트 종료의 신호를 생성하기 위한 수단은
    상기 선택 조건이 테스트 프로그램을 통하여 상기 시스템 제어기에 의해 특정되는 상기 핀 유닛으로부터 상기 테스트 종료의 신호를 선택하기 위한 조건을 저장하는 출력 제어 레지스터, 상기 출력 제어 레지스터에 의해 표시된 상기 선택 조건에 기초하여 상기 핀 유닛으로부터 상기 테스트 종료의 신호를 선택하기 위한 게이트 회로, 및 상기 선택된 테스트 종료의 신호를 다른 핀 유닛 및 상기 시스템 제어기로 전송하기 위한 구동기를 포함하는 이벤트 기반 테스트 시스템.
  6. 제5항에 있어서,
    상기 테스트 종료의 신호를 생성하는 상기 구동기의 출력은 와이어드-OR(wired-OR) 방식으로 접속되는 이벤트 기반 테스트 시스템.
  7. 제1항에 있어서,
    상기 핀 유닛 각각은 스케일링 계수에 비례하여 상기 이벤트 타이밍 데이타를 변경하기 위한 이벤트 스케일러, 상기 이벤트 스케일러로부터의 총 지연 시간에 기초하여 이벤트를 생성하는 지연 제어기, 및 테스트 신호로서의 상기 이벤트를 특정 진폭 및 슬루율(slew rate)로 상기 DUT에 제공하는 핀 전자회로를 더 포함하는 이벤트 기반 테스트 시스템.
  8. 반도체 소자를 테스트하기 위한 이벤트 기반 반도체 테스트 시스템에 있어서,
    테스트중의 반도체 소자(DUT)의 핀에 할당되어 상기 DUT를 테스트하며 서로 독립적으로 동작하는 복수개의 핀 유닛,
    -상기 각각의 핀 유닛은
    상기 DUT의 대응 핀에 인가되어질 테스트 신호를 생성하는 이벤트 타이밍 데이타를 저장하기 위한 이벤트 메모리; 및
    상기 이벤트 메모리로부터의 상기 이벤트 타이밍 데이타에 기초하여 상기 테스트 신호를 생성하고, 상기 DUT로부터의 응답 출력을 계산함으로서 상기 핀 유닛의 전체적인 동작을 제어하기 위한 이벤트 제어기를 포함함-;
    각각이 복수개의 핀 유닛을 가지며, 상기 핀 유닛이 자유롭게 할당되어진 복수개의 핀-유닛 그룹;
    대응 핀-유닛 그룹에 의해 수행되어졌던 현재 테스트의 종료를 나타내는 테스트 종료의 신호를 생성하기 위한 수단-상기 테스트 종료의 신호는 각 핀-유닛 그룹마다 다른 핀-유닛 그룹과는 독립적으로 생성되어짐-; 및
    각 핀 유닛에서의 상기 이벤트 제어기와 통신하고, 이벤트 타이밍 데이타를 포함하는 테스트 프로그램을 상기 각 핀 유닛의 상기 이벤트 메모리에 제공하는 것에 의해 상기 이벤트 기반 테스트 시스템에서의 전체적인 동작을 제어하기 위한 시스템 제어기;
    를 포함하고,
    상기 각 핀-유닛 그룹에 대한 상기 테스트 종료의 신호는 상기 시스템 제어기에 의해 특정된 조건에 의해 선택되고, 상기 선택된 테스트 종료의 신호는 상기 시스템 제어기, 및 동일 핀-유닛 그룹의 다른 핀 유닛에 제공되어지는 이벤트 기반 테스트 시스템.
  9. 제8항에 있어서,
    상기 테스트 종료의 신호는 입력 신호로서 상기 동일 핀-유닛 그룹의 상기 각각의 핀 유닛에 제공되는 테스트 입력 종료의 신호, 및 출력 신호로서 상기 동일 핀-유닛 그룹의 상기 각각의 핀 유닛에 의해 생성되는 테스트 출력 종료의 신호를 포함하는 이벤트 기반 테스트 시스템.
  10. 제8항에 있어서,
    상기 시스템 제어기는 테스트 종료의 신호가 생성된 상기 핀-유닛 그룹의 상기 핀 유닛에 다음 테스트 프로그램을 제공함으로써, 상기 핀-유닛 그룹에 의해 다음 테스트를 수행하는 이벤트 기반 테스트 시스템.
  11. 제8항에 있어서,
    상기 테스트 종료의 신호를 생성하기 위한 수단은, 상기 핀 유닛으로부터 상기 테스트 종료의 신호를 선택하기 위한 조건을 저장하는 출력 제어 레지스터를 포함하며, 상기 선택 조건은 테스트 프로그램을 통하여 상기 시스템 제어기에 의해특정되는 이벤트 기반 테스트 시스템.
  12. 제8항에 있어서,
    상기 테스트 종료의 신호를 생성하기 위한 수단은
    상기 선택 조건이 테스트 프로그램을 통하여 상기 시스템 제어기에 의해 특정되는 상기 핀 유닛으로부터 상기 테스트 종료의 신호를 선택하기 위한 조건을 저장하는 출력 제어 레지스터, 상기 출력 제어 레지스터에 의해 표시된 상기 선택 조건에 기초하여 상기 핀 유닛으로부터 상기 테스트 종료의 신호를 선택하기 위한 게이트 회로, 및 상기 선택된 테스트 종료의 신호를 다른 핀 유닛 및 상기 시스템 제어기로 전송하기 위한 구동기를 포함하는 이벤트 기반 테스트 시스템.
  13. 제12항에 있어서,
    상기 테스트 종료의 신호를 생성하는 상기 구동기의 출력은 와이어드-OR 방식으로 접속되는 이벤트 기반 테스트 시스템.
  14. 제8항에 있어서,
    상기 핀 유닛 각각은 스케일링 계수에 비례하여 상기 이벤트 타이밍 데이타를 변경하기 위한 이벤트 스케일러, 상기 이벤트 스케일러로부터의 총 지연 시간에 기초하여 이벤트를 생성하는 지연 제어기, 및 테스트 신호로서의 상기 이벤트를 특정 진폭 및 슬루율로 상기 DUT에 제공하는 핀 전자회로를 더 포함하는 이벤트 기반테스트 시스템.
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