KR20010076849A - 반도체 메모리 장치의 출력 버퍼 회로 - Google Patents

Abstract

풀업 트랜지스터와 풀다운 트랜지스터로 구성되는 출력 드라이버를 구비하는 반도체 메모리 장치의 출력 버퍼 회로가 개시된다. 본 발명에 따른 출력 버퍼 회로는 제1 및 제2 신호 발생부를 구비한다. 제1 신호 발생부는 소정의 예비 입력 신호를 수신하여, 풀업 트랜지스터의 입력 신호인 제1 입력 신호를 발생한다. 제2 신호 발생부는 예비 출력 신호를 수신하여, 풀다운 트랜지스터의 입력 신호인 제2 입력 신호를 발생한다. 그리고, 제1 및 제2 신호 발생부는 각각 제1 및 제2 입력 신호의 상승 시점의 지연 시간과 하강 시점의 지연 시간을 독립적으로 조절한다.

Description

반도체 메모리 장치의 출력 버퍼 회로{Output buffer of semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 풀업 트랜지스터와 풀다운 트랜지스터로 구성되는 출력 드라이버를 구비하는 반도체 메모리 장치의 출력버퍼 회로에 관한 것이다.

반도체 메모리 장치를 구성하는 여러 구성 요소들 중에서 데이터를 최종 출력하는 부분은 출력 버퍼 회로와 출력 드라이버이다. 출력 드라이버는 일반적으로 출력 단자의 전압을 높이기 위한 풀업 트랜지스터와 출력 단자의 전압을 낮추기 위한 풀다운 트랜지스터로 구성된다.

도 1은 통상의 엔모스 풀업 트랜지스터와 엔모스 풀다운 트랜지스터로 구성되는 출력 드라이버(10)를 나타내는 도면이다. 이를 참조하면, 엔모스 풀업 트랜지스터(MN1)는 제1 전원 전압(VDDQ)과 출력 단자(DOUT) 사이에 형성된다. 그리고, 엔모스 풀다운 트랜지스터(MN2)는 출력 단자(DOUT)와 제2 전원 전압(VSSQ) 사이에 형성된다. 엔모스 풀업 트랜지스터(MN1)는 게이트로 입력되는 신호(DOK)에 의해 게이팅된다. 엔모스 풀다운 트랜지스터(MN2)도 게이트로 입력되는 신호(DOJ)에 의해 게이팅된다. 따라서, 출력하고자 하는 신호에 따라, 출력 드라이버(10)의 입력 신호들(DOK, DOJ)을 만들어 주는 출력 버퍼 회로가 필요하다.

출력 버퍼 회로의 설계시 주의해야할 사항은 출력 드라이버(10)의 입력 신호들(DOK, DOJ)이 서로 겹치지 않도록 하는 것이다. 출력 드라이버(10)의 입력 신호들(DOK, DOJ)이 서로 겹치는 구간이 존재할 경우, 풀업 트랜지스터(MN1)와 풀다운 트랜지스터(MN2)가 모두 턴온되어 직류 경로가 형성된다. 직류 경로가 형성되면, 출력 드라이버(10)를 구성하는 트랜지스터(MN1, MN2)는 크기가 비교적 크기 때문에 상당한 직류 전류가 흐르게 된다. 그리고, 출력하고자 하는 신호를 수신하여, 출력 드라이버의 입력 신호들(DOK, DOJ)를 만들 때, 두 신호(DOK, DOJ)의 지연 시간이다르게 되면, 출력되는 데이터의 상승(rising) 구간 및 하강(falling) 구간에 스큐(skew)가 발생할 수 있다.

상기와 같은 문제점을 해결하기 위하여 기존에는 저항과 커패시턴스의 조합으로 출력 드라이버의 입력 신호들(DOK. DOJ)의 지연 시간을 조절한다. 그러나, 저항과 커패시턴스의 조합에 의한 지연 시간의 조절은 미세한 조절이 힘들다. 그리고, 출력하고자 하는 신호의 하강 타이밍과 상승 타이밍에 의해 동시에 출력 드라이버의 입력 신호(DOK, DOJ) 2개를 제어하므로, 두 신호(DOK, DOJ)의 겹침 현상을 피하기 어렵다.

따라서, 종래의 출력 버퍼 회로에 의해 발생되는 신호를 수신하여, 동작하는 출력 드라이버는 입력되는 두 신호의 겹침 현상 등에 의해 큰 직류 전류가 흐를 수 있는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 출력 드라이버에 직류 경로가 형성되는 것을 억제하는 출력 버퍼 회로를 제공하는 것이다.

도 1은 통상의 엔모스 풀업 트랜지스터와 엔모스 풀다운 트랜지스터로 구성되는 출력 드라이버를 나타내는 도면이다.

도 2는 본 발명의 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다.

도 3은 도 2의 출력 버퍼 회로에서의 주요 신호들의 파형도이다.

도 4는 본 발명의 다른 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다.

도 5는 본 발명의 또 다른 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다.

도 6은 피모스 풀업 트랜지스터와 엔모스 풀다운 트랜지스터로 구성되는 출력 드라이버를 나타내는 도면이다.

상기 기술적 과제를 이루기 위한 본 발명은 풀업 트랜지스터와 풀다운 트랜지스터로 구성되는 출력 드라이버를 구비하는 반도체 메모리 장치의 출력 버퍼 회로에 관한 것이다. 바람직한 실시예에 따른 출력 버퍼 회로는 소정의 예비 입력 신호를 수신하여, 상기 풀업 트랜지스터의 입력 신호인 제1 입력 신호를 발생하는 제1 신호 발생부; 및 상기 예비 출력 신호를 수신하여, 상기 풀다운 트랜지스터의입력 신호인 제2 입력 신호를 발생하는 제2 신호 발생부를 구비한다. 그리고, 상기 제1 및 제2 신호 발생부는 각각 상기 제1 및 제2 입력 신호의 상승 시점의 지연 시간과 하강 시점의 지연 시간을 독립적으로 조절한다.

본 발명의 출력 버퍼 회로에 의하여, 출력 드라이버에 직류 경로가 형성되는 것을 억제할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.

도 2는 본 발명의 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 일 실시예에 따른 출력 버퍼 회로(20)는 제1 신호 발생부(22) 및 제2 신호 발생부(24)를 구비한다. 그리고, 본 실시예의 출력 버퍼 회로(20)는 도 1에 도시된 출력 드라이버(10)에 연결되는 것으로 한다.

제1 신호 발생부(22)는 출력하고자 하는 신호, 즉 예비 출력 신호(POi)를 수신하여, 소정의 전압 레벨로 승압하여, 제1 입력 신호(DOK)를 출력한다. 제2 신호 발생부(24)는 예비 출력 신호(POi)를 수신하여, 제2 입력 신호(DOJ)를 출력한다. 여기서, 제1 입력 신호(DOK)는 출력 드라이버(10)의 풀업 트랜지스터(MN1)로 입력되는 신호이다. 그리고, 제2 입력 신호(DOJ)는 출력 드라이버(10)의 풀다운 트랜지스터(MN2)로 입력되는 신호이다. 도 2의 실시예에서는, 제1 입력 신호(DOK)의 상승 시점 및 하강 시점은 조절하지 않고, 제2 입력 신호(DOJ)의 상승 시점을 조절한다.

제1 신호 발생부(22)는 제1 지연부(222)와 펌핑부(224)를 구비한다. 제1 지연부(222)는 예비 입력 신호(POi)를 소정의 제1 지연 시간으로 지연하는 회로로서, 짝수 개의 직렬로 연결된 인버터들로 구성된다. 여기서는, 2개의 인버터들(INV21, INV22)로 구성되는 것으로 한다. 펌핑부(224)는 예비 출력 신호(DOi)가 제1 지연시간으로 지연된 신호의 전압을 소정 레벨로 승압한다. 출력 드라이버(10)의 엔모스 풀업 트랜지스터(MN1)는 게이트 단자로 (VDDQ+VT) 전압 이상의 제1 입력 신호(DOK)가 들어와야 제1 전원 전압(VDDQ)을 제대로 출력 단자(DOUT)로 전달할 수 있다. 여기서, VT는 풀업 트랜지스터(MN1)의 문턱 전압(threshold voltage)이다. 따라서, 펌핑부(224)는 입력되는 신호를 (VDDQ+VT) 전압 이상으로 승압한다. 제1 신호 발생부(22)는 종래 기술에 의한 출력 버퍼 회로에서, 출력 드라이버의 엔모스 풀업 트랜지스터의 입력 신호를 발생하는 회로와 다를 바 없다.

제2 신호 발생부(24)는 제2 지연부(242)와 전송 게이트(244)를 구비한다. 제2 지연부(242)는 예비 출력 신호(POi)를 소정의 제2 지연 시간으로 지연하는 회로로서, 홀수 개의 인버터(INV23)와 지연 소자(DELAY)를 구비한다. 전송 게이트(244)는 엔모스 트랜지스터(NO1)와 피모스 트랜지스터(PO1)로 구성된다. 엔모스 트랜지스터(NO1)의 드레인 단자와 피모스 트랜지스터(PO1)의 소스 단자가, 그리고, 엔모스 트랜지스터(NO1)의 소스 단자와 피모스 트랜지스터(PO1)의 드레인 단자가 각각 접속된다. 엔모스 트랜지스터(NO1)의 게이트로는 예비 입력 신호(POi)가 입력되고, 피모스 트랜지스터(PO1)의 게이트는 접지 전압(GND)에 접속된다. 전송 게이트(244)는 예비 입력 신호(POi)의 상승 시점을 조절하는 역할을 한다. 제2 신호 발생부(24)는 전송 게이트(244)의 출력 신호의 전압 레벨을 일정 레벨로 하기 위한 드라이버(246)를 더 구비하는 것이 바람직하다.

제2 입력 신호(DOJ)의 상승 시점이 조절되는 과정을 살펴보면 다음과 같다.

먼저, 예비 입력 신호(POi)가 '하이(high)' 레벨에서 '로우(low)' 레벨로 하강하는 경우를 기술한다. 예비 입력 신호(POi)는 반전되고, 제2 지연 시간으로 지연되어 전송게이트 입력 신호(ITG)가 된다. 그러므로, 전송게이트 입력 신호(ITG)는 '로우' 레벨에서 '하이' 레벨로 상승한다. 전송 게이트 입력 신호(ITG)가 상승하려는 순간에 전송 게이트 입력 신호(ITG)는 '로우' 레벨이므로, 피모스 트랜지스터(PO1)가 턴오프 상태이다. 그리고, 이 때, 엔모스 트랜지스터(NO1)의 게이트 단자로 입력되는 예비 입력 신호(POi)는 전송 게이트 입력 신호(ITG)에 비하여 더 빠른 신호이므로 이미 '로우' 레벨이다. 따라서, 엔모스 트랜지스터(PO1)도 턴오프 상태이다. 그러다, 전송 게이트 입력 신호(ITG)가 피모스 트랜지스터(PO1)의 문턱 전압 이상으로 상승하면, 피모스 트랜지스터(PO1)가 턴온된다. 그러므로, 피모스 트랜지스터(PO1)가 턴온되는 순간에, 비로소 전송 게이트 입력 신호(ITG)가 전송 게이트(244)를 통하여 전달된다. 따라서, 전송 게이트 입력 신호(ITG)가 전압 '0'의 '로우' 레벨에서 문턱 전압까지 도달하는 데 걸리는 시간이 전송 게이트 입력 신호(ITG)의 상승 시점에 대한 지연 시간으로 작용한다. 궁극적으로 제2 신호 발생부에서 발생되는 제2 입력 신호(DOJ)의 상승 시점이 소정의 상승 지연 시간만큼 지연된다.

이번에는 예비 입력 신호(POi)가 '로우' 레벨에서 '하이' 레벨로 상승하는 경우를 기술한다. 이 경우에, 전송 게이트 입력 신호(ITG)는 '하이' 레벨에서 '로우' 레벨로 하강한다. 전송 게이트 입력 신호(ITG)의 하강 시점에서, 엔모스 트랜지스터(NO1)의 게이트 단자에는 '하이' 레벨이 입력되므로, 엔모스 트랜지스터(NO1)는 턴온된다. 그리고, 이 때 피모스 트랜지스터(PO1)는 턴온되어 있으므로, 하강하는 전송 게이트 신호(ITG)는 지연 없이 그대로 전달된다.

결국, 제2 입력 신호(DOJ)의 상승 시점은 상승 지연 시간만큼 지연되고, 하강 시점은 지연되지 않는다.

그리고, 상승시의 경사(slope) 및 하강시의 경사를 살펴보면, 다음과 같다. 먼저, 제2 입력 신호(DOJ)가 상승하는 경우를 보면, 이 경우에는 전송 게이트(244)의 엔모스 트랜지스터(NO1)는 턴오프되어 있다. 따라서, 피모스 트랜지스터(PO1)의 저항 및 커패시턴스 성분에 의하여 지연시간 상수가 결정된다. 그러므로, 상승 경사는 비교적 완만하다. 제2 입력 신호(DOJ)가 하강하는 경우를 보면, 이 경우에는 엔모스 트랜지스터(NO1)와 피모스 트랜지스터(PO1) 모두 턴온 상태이다. 따라서, 엔모스 트랜지스터(NO1)와 피모스 트랜지스터(PO1)의 저항 성분이 병렬 구조를 가지게 된다. 그러므로, 제2 입력 신호(DOJ)의 하강시에는 상승시의 경우 보다 적은 저항값을 갖게 되어, 지연시간 상수가 줄어든다. 그러므로, 하강 경사는 비교적 가파르다.

도 3은 도 2의 출력 버퍼 회로에서의 주요 신호들의 파형도로서, 제1 및 제2 입력 신호(DOK, DOJ)를 나타낸다. 이를 참조하여, 전술한 바를 정리하여 다시 기술하면, 제2 입력 신호(DOJ)가 상승할 때는 상승 시점이 상승 지연 시간만큼 지연되고, 상승 경사는 비교적 완만하다. 그리고, 제2 입력 신호(DOJ)가 하강할 때는 하강 시점은 지연되지 않으며, 하강 경사는 비교적 가파르다.

상기와 같이, 제2 입력 신호(DOJ)의 상승 시점을 조절함으로써, 제1 입력 신호(DOK)와 제2 입력 신호(DOJ)간의 겹침 현상을 제거할 수 있다. 따라서, 출력 드라이버의 풀업 및 풀다운 트랜지스터가 동시에 턴온되는 경우, 즉 직류 경로 형성을 방지할 수 있다.

도 2의 실시예에서는, 제1 입력 신호(DOK)는 조절되지 않고, 제2 입력 신호(DOJ)만 조절된다. 그러나, 제2 입력 신호(DOJ)는 조절되지 않고, 제1 입력 신호(DOK)만 조절될 수도 있다. 또한, 두 신호(DOK, DOJ) 모두 조절될 수도 있다.

도 4는 본 발명의 다른 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 출력 버퍼 회로(40)는 제1 신호 발생부(42) 및 제2 신호 발생부(44)를 구비한다. 그리고, 본 실시예의 출력 버퍼 회로(40)는 도 1에 도시된 출력 드라이버(10)에 연결되는 것으로 한다.

제1 신호 발생부(42)는 도 2의 제1 신호 발생부(22)와 마찬가지로, 예비 출력 신호(POi)를 수신하여, 소정의 전압 레벨로 승압하여, 제1 입력 신호(DOK)를 출력한다. 제2 신호 발생부(44)는 예비 출력 신호(POi)를 수신하여, 제2 입력 신호(DOJ)를 출력한다. 여기서, 제1 입력 신호(DOK)는 출력 드라이버(10)의 풀업트랜지스터(MN1)로 입력되는 신호이다. 그리고, 제2 입력 신호(DOJ)는 출력 드라이버(10)의 풀다운 트랜지스터(MN2)로 입력되는 신호이다. 도 4의 실시예에서는, 제1 입력 신호(DOK)의 상승 시점 및 하강 시점은 조절하지 않고, 제2 입력 신호(DOJ)의 하강 시점을 조절한다.

제1 신호 발생부(42)는 도 2의 제1 신호 발생부(22)와 구성이 동일하다. 그리고, 제2 신호 발생부(44)도, 도 2의 제2 신호 발생부(24)와 마찬가지로, 제2 지연부(442), 전송 게이트(444) 및 드라이버(446)를 구비한다. 따라서, 여기서 상세한 기술은 생략한다.

다만, 도 4의 전송게이트(444)의 엔모스 트랜지스터(NO2)의 게이트는 소정의 전원 전압(VDD)에 접속되고, 피모스 트랜지스터(PO2)의 게이트로는 예비 출력 신호(POi)가 입력된다.

제2 입력 신호(DOJ)의 하강 시점이 조절되는 과정을 살펴보면 다음과 같다.

먼저, 예비 입력 신호(POi)가 '로우' 레벨에서 '하이' 레벨로 상승하는 경우를 기술한다. 예비 입력 신호(POi)는 반전되고, 제2 지연 시간으로 지연되어 전송게이트 입력 신호(ITG)가 된다. 그러므로, 전송게이트 입력 신호(ITG)는 '하이' 레벨에서 '로우' 레벨로 하강한다. 전송 게이트 입력 신호(ITG)가 하강하려는 순간에 전송 게이트 입력 신호(ITG)는 '하이' 레벨이므로, 엔모스 트랜지스터(NO2)가 턴오프 상태이다. 그리고, 이 때, 피모스 트랜지스터(PO2)의 게이트 단자로 입력되는 예비 입력 신호(POi)는 전송 게이트 입력 신호(ITG)에 비하여 더 빠른 신호이므로 이미 '하이' 레벨이다. 따라서, 피모스 트랜지스터(NO2)도 턴오프 상태이다. 그러다, 전송 게이트 입력 신호(ITG)가 (VDD-VT)전압 이하로 하강하면, 엔모스 트랜지스터(NO2)가 턴온된다. 여기서, VT는 엔모스 트랜지스터(NO2)의 문턱 전압이다. 그러므로, 엔모스 트랜지스터(NO2)가 턴온되는 순간에, 비로소 전송 게이트 입력 신호(ITG)가 전송 게이트(444)를 통하여 전달된다. 따라서, 전송 게이트 입력 신호(ITG)가 전압 'VDD'의 '하이' 레벨에서 문턱 전압(VT)까지 도달하는 데 걸리는 시간이 전송 게이트 입력 신호(ITG)의 하강 시점에 대한 지연 시간으로 작용한다. 궁극적으로 제2 신호 발생부(44)에서 발생되는 제2 입력 신호(DOJ)의 하강 시점이 소정의 하강 지연 시간만큼 지연된다.

이번에는 예비 입력 신호(POi)가 '하이' 레벨에서 '로우' 레벨로 하강하는 경우를 기술한다. 이 경우에, 전송 게이트 입력 신호(ITG)는 '로우' 레벨에서 '하이' 레벨로 상승한다. 전송 게이트 입력 신호(ITG)의 상승 시점에서, 피모스 트랜지스터(PO2)의 게이트 단자에는 '로우' 레벨이 입력되므로, 피모스 트랜지스터(PO2)는 턴온된다. 그리고, 이 때 엔모스 트랜지스터(NO2)는 턴온되어 있으므로, 상승하는 전송 게이트 신호(ITG)는 지연 없이 그대로 전달된다.

결국, 제2 입력 신호(DOJ)의 하강 시점은 하강 지연 시간만큼 지연되고, 상승 시점은 지연되지 않는다.

상기와 같이, 제2 입력 신호(DOJ)의 하강 시점을 조절함으로써, 제1 입력 신호(DOK)와 제2 입력 신호(DOJ)간의 겹침 현상을 제거할 수 있다.

도 5는 본 발명의 또 다른 일 실시예에 따른 출력 버퍼 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 또 다른 일 실시예에 따른 출력 버퍼 회로(50)는 제1 신호 발생부(52) 및 제2 신호 발생부(54)를 구비한다. 그리고, 본 실시예의 출력 버퍼 회로(50)는 도 6에 도시된 출력 드라이버(60)에 연결되는 것으로 한다.

도 6의 출력 드라이버(60)는 피모스 풀업 트랜지스터(MP1)와 엔모스 풀다운 트랜지스터(MN3)로 구성되는 출력 드라이버이다. 피모스 풀업 트랜지스터(MP1)는 제1 전원 전압(VDDQ)와 출력 단자(DOUT) 사이에 형성되고, 엔모스 풀다운 트랜지스터(MN3)는 출력 단자(DOUT)와 제2 전원 전압(VSSQ) 사이에 형성된다. 피모스 풀업 트랜지스터(MP1)의 게이트 단자로는 제1 입력 신호(DOK)가 입력되고, 엔모스 풀다운 트랜지스터(MN3)의 게이트 단자로는 제2 입력 신호(DOJ)가 입력된다.

다시, 도 5를 참조하면, 제1 신호 발생부(52)는 예비 출력 신호(POi)를 수신하여, 제1 입력 신호(DOK)를 출력한다. 제2 신호 발생부(54)는 예비 출력 신호(POi)를 수신하여, 제2 입력 신호(DOJ)를 출력한다. 여기서, 제1 입력 신호(DOK)는 도 6의 출력 드라이버(60)의 풀업 트랜지스터(MP1)로 입력되는 신호이다. 그리고, 제2 입력 신호(DOJ)는 출력 드라이버(60)의 풀다운 트랜지스터(MN3)로 입력되는 신호이다. 도 5의 실시예에서는, 제1 입력 신호(DOK)의 하강 시점과 제2 입력 신호(DOJ)의 상승 시점을 조절한다.

제1 신호 발생부(52)는 도 4의 제2 신호 발생부(44)와 구성이 동일하다. 그리고, 제2 신호 발생부(54)는, 도 2의 제2 신호 발생부(24)와 구성이 동일하다. 따라서, 여기서 상세한 기술은 생략한다.

제1 입력 신호(DOK)의 하강 시점이 조절되는 과정은 도 4의 실시예에서, 제2 입력 신호(DOJ)의 하강 시점이 조절되는 과정과 동일하다. 그리고, 제2 입력신호(DOJ)의 상승 시점이 조절되는 과정은 도 2의 실시예에서, 제2 입력 신호(DOJ)의 상승 시점이 조절되는 과정과 동일하다. 따라서, 제1 및 제2 입력 신호(DOK, DOJ)가 조절되는 자세한 과정은 생략한다.

상기와 같이, 제1 입력 신호(DOK)의 하강 시점과 제2 입력 신호(DOJ)의 상승 시점을 조절함으로써, 제1 입력 신호(DOK)와 제2 입력 신호(DOJ)간의 겹침 현상을 제거할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 출력 버퍼 회로에 의하여, 출력 드라이버에 직류 경로가 형성되는 것을 억제할 수 있다.

Claims (1)

1. 풀업 및 풀다운 트랜지스터로 구현되는 출력 드라이버를 구비하는 반도체 메모리 장치의 출력 버퍼 회로에 있어서,

   소정의 예비 출력 신호를 수신하여, 상기 풀업 트랜지스터의 입력 신호인 제1 입력 신호를 발생하는 제1 신호 발생부; 및

   상기 예비 입력 신호를 수신하여, 상기 풀다운 트랜지스터의 입력 신호인제2 입력 신호를 발생하는 제2 신호 발생부를 구비하며,

   상기 제1 및 제2 신호 발생부는

   각각 상기 제1 및 제2 입력 신호의 상승 시점의 지연 시간과 하강 시점의 지연 시간을 독립적으로 조절하는 것을 특징으로 하는 반도체 메모리 장치의 출력 버퍼 회로.