KR20010053565A

KR20010053565A - 절대엔코더

Info

Publication number: KR20010053565A
Application number: KR1020017000767A
Authority: KR
Inventors: 스즈키코지; 이네나가마사미치
Original assignee: 하시모토 신이치; 가부시키가이샤 야스카와덴키
Priority date: 1998-07-23
Filing date: 1999-07-22
Publication date: 2001-06-25
Anticipated expiration: 2019-07-22
Also published as: JP3551252B2; CN1319176A; KR100611435B1; CN1188663C; WO2000005553A1; US6384752B1

Abstract

본 발명은 간단한 연산처리로 절대치신호를 생성할 수 있는 절대엔코더를 제공하는 것을 그 과제로 한다.

이를 해결하기 위한 수단으로 위상신호 Φ0 ~ Φ3을 각각 j비트의 디지털신호로 나타내고, 위상신호 Φ0을 2^K1(단 K1은 정수)로 나눈 신호 b를, 위상차신호 Φ01 = c에서 빼고, 뺀 신호의 상위 K1비트의 신호를 상위비트로, Φ0을 하위비트로 한 핏치수(a0 - a1)의 절대치신호 A01 = f를 생성하며, 계속해서 A01 = f를 2^K2(단 K2는 정수)로 나눈 신호 g를, 위상차신호 Φ02 = h에서 빼고, 뺀 신호의 상위 K2비트의 신호를 상위비트로, f를 하위비트로 한 핏치수가 (a0 - a2)의 절대치신호 A02 = k를 생성하며, 이상을 순차로 행함으로써 더욱 긴 핏치의 절대치신호를 생성하고, 핏치의 짧은 쪽에서부터 순차로 신호를 처리함으로써 핏치번호를 특정할 수 없는 조건을 없애며, 슬릿간의 위상오차의 허용치를 크게할 수 있도록 하고 있다. 또 스케일 고속회전시의 위상차신호의 오차도 PLL에 의해 보상·조정할 수 있도록 하고 있다.

Description

절대엔코더{ABSOLUTE ENCODER}

종래의 버니어형 절대엔코더는 2쌍의 위상신호로부터 위상차신호를 생성하고, 보다 긴 핏치의 위상차신호로부터 보다 짧은 핏치의 위상차신호의 핏치번호를 특정하여 순차로 이 처리를 행하며 마지막으로 가장 핏치수가 많은 위상신호의 번호를 정하는 방식이 일반적이다.

도13은 종래의 절대엔코더의 동작설명도로서 도면과 같이 위상차신호의 핏치길이가 4:1인 경우 핏치가 긴 위상차신호의 위상 Φa에서의 핏치가 짧은 위상차신호의 위상의 예측치 Φb'와 핏치번호의 예측치 N의 관계는

Φb' = 4Φa - 2Nπ,

으로 N은 0,1,2,3 중, 0 ＜ Φb' ＜ 2π가 되는 값으로 구해진다.

다음 실제로 얻어지는 Φb로부터 핏치번호를 정한다.

도13과 같이 핏치번호의 예측치가 1이고 Φb'＜ π인 경우,

① 0 ＜ Φb ＜ Φb' + π일 때 핏치번호는 예측치와 같이 1로 하고,

② Φb' + π ＜ Φb＜ 2π일 때 핏치번호는 예측치로부터 1을 빼 0으로 한다.

이와같은 방법으로 이론적으로는 양 신호간의 위상오차가 본예의 경우, Φa의 위상각으로 나타낸 각도로 ±π/4(이것은 2π를 핏치비 4로 나눈 1/2가 된다)이내이면 바른 핏치번호를 정할 수 있다.

실제로는 디지털의 위상차신호에 대해 다음과 같은 처리를 행한다.

Φa, Φb를 4비트(t3, t2, t1, t0), (s3, s2, s1, s0)의 신호로 했을 경우 우선 Φa의 상위 2비트로 Φb의 임시핏치번호(핏치번호의 예측치)를 정한다.

임시핏치번호는 Φa의 상위 2비트(t3, t2)가,

(0, 0)일 때 0

(0, 1)일 때 1

(1, 0)일 때 2

(1, 1)일 때 3이 된다.

예를들면 Φa의 각 비트(t3,t2,t1,t0)가 (0,1,0,0)인 경우, 핏치번호의 예측치는 1이 된다.

다음 Φa의 하위 2비트(t1,t0)와, Φb의 상위 2비트(s3,s2)를 비교함으로써 임시핏치번호를 보정하고, 최종적으로 Φb의 핏치번호를 특정한다.

핏치번호의 보정에 대해 Φa의 하위 2비트(t1,t0)가 (0,0)인 경우를 예로 설명하면,

Φb의 상위 2비트(s3,s2)가,

① (0,0)과 (0,1)인 경우는 핏치번호는 예측치와 같이 1로 하고,

② (1,1)인 경우는 예측치로부터 1을 빼 0으로 한다.

③ 그러나 (1,0)인 경우는 예측치로부터의 오차가 핏치번호 1과 0인 경우에서 같아져, 핏치번호를 특정할 수 없다.

Φa, Φb사이의 위상오차가 Φa의 위상각으로 나타낸 각도로 π/8이상이 되면 ③의 상태가 될 가능성이 있어 핏치번호를 특정할 수 없는 것을 알았다. 이 예에서는 위상오차의 허용치가 이상적인 조건인 경우의 1/2가 된다.

그러나 상기 종래예에서는 긴 핏치의 위상차신호로부터 짧은 핏치의 위상차신호의 핏치번호를 특정할 경우, 연산기(마이크로 프로세서) 등에 의한 판단처리기능을 필요로 한다는 문제가 있었다.

또 핏치번호를 특정할 수 없는 조건이 있어 이 때문에 양 신호간의 위상오차의 허용치가 작아진다. 위상오차의 허용치는 신호처리의 비트수가 적으면 작아지고, 위상오차의 허용치를 크게하여 이상조건이 가깝게 하기 위해 처리의 빗트수를 많게 하면 연산처리가 복잡해 진다는 문제가 있었다.

그래서 본 발명은 연산기 등에 의한 판단처리기능을 필요로 하지 않고 간단한 연산처리에 의해 검출파형의 왜곡 등에 의한 슬릿열 간의 위상오차의 영향을 잘 받지 않으며 저원가로 신뢰성이 높은 절대엔코더를 제공하는 것을 목적으로 하는 것이다.

본 발명은 버니어형(vernier type) 절대엔코더에 관하며, 특히 절대치 신호생성에서의 신호처리 및 그 입력신호(위상신호, 위상차신호)에 관한 것으로 특히 간단한 연산처리로 검출파형의 왜곡 등에 의한 슬릿열 간의 위상오차의 영향을 잘 받지 않고 또 고속회전에 대응할 수 있는 절대엔코더에 관한 것이다.

도1은 본 발명의 제1실시예에 관한 절대엔코더의 절대치 신호생성부 각부의 신호를 나타내는 도면이다.

도2는 도1에 도시하는 절대치 신호생성부의 각 부의 신호파형을 나타내는 도면이다.

도3은 도2에 도시하는 절대치 신호생성부의 신호파형도 이후의 각 부의 신호파형도이다.

도4는 본 발명의 제2실시예에 관한 절대로터리 자기엔코더의 신호처리의 블록도이다.

도5는 도4에 도시하는 위상조정회로를 나타내는 도면이다.

도6은 도4에 도시하는 위상차신호의 동작을 나타내는 파형도이다.

도7은 엔코더의 문제점을 설명하는 도면이다.

도8은 본 발명의 제3실시예에 관한 절대로터리 자기엔코더의 신호처리의 블록도이다.

도9는 도8에 도시하는 PLL회로부(10)의 블록도이다.

도10은 본 발명의 제4실시예에 관한 절대로터리 엔코더의 신호처리 블록도이다.

도11은 도10에 도시하는 본 발명의 위상차신호생성 타임챠트이다.

도12는 도10에 도시하는 PLL회로(9)의 블록도이다.

도13은 종래의 절대엔코더의 동작설명도이다.

도14는 절대로터리 자기엔코더의 신호처리 블록도이다.

도15는 위상변조회로 각 부의 블록도이다.

도16은 다상신호의 파형도이다.

도17은 반송파신호 및 위상변조신호의 타임챠트이다.

도18은 위상신호의 타임챠트이다.

※도면의 주요부분에 대한 부호의 설명※

1: 회전디스크 2; 격자패턴

3: 센서 4: 위상변조부

5: 디지털 변환부 6: 절대치 신호생성부

7: 발신기 8,26: 분주기(frequency divider)

9,10: PLL회로 23: 위상비교기

24: LPF 25: VCO

36: 위상조정부 40: 위상조정신호

41: 시프트 레지스터 42: 멀티플렉서(multiplexer)

43: 조정용 기준클락 44: 스위치

45: 위상시프트된 위상조정신호

46: 바이너리 카운터(binary counter)

a: 위상신호 φ0 b: a의 제산(除算) 신호

c: 위상차신호 φ01 d: c에서 b를 뺀 신호

e: d의 상위비트의 신호 f: A01신호

g: f의 제산 신호 h: 위상차신호 φ02

i: h에서 g를 뺀 신호 j: i의 상위비트의 신호

k: A02신호 l: k의 제산신호

m: 위상차신호 φ03 n: m에서 i를 뺀 신호

o: n의 상위비트의 신호 p: 절대치신호

ck: 클락 φ: 기준신호

φ0', φ1', φ2'. φ3': 위상신호(2치화신호)

φ0: 위상신호(디지털화된 신호)

φ01', φ02'. φ03': 위상차신호(2치화신호)

φ01, φ02. φ03: 위상차신호(디지털화된 신호)

상기 목적을 이루기 위해 청구범위 제1기재의 발명은 동일 핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하고 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서,

상기 절대치 신호 생성부는 상기 위상신호 Φ0, Φ1,Φ2,Φ3…을

Φ0 = 2πa0 x + b0

Φ1 = 2πa1 x + b1

Φ2 = 2πa2 x + b2

Φ3 = 2πa3 x + b3

…………,

단 a0, a1, a2, a3, …………을 핏치수,

x를 스케일, 센서간의 상대적 변위,

b0, b1, b2, b3, …………를 초기위상,

으로 나타내는 j비트의 디지털신호로 했을 때,

Φ0과 Φ1간의 위상차신호 Φ01의 핏치수(a0 - a1),

Φ0과 Φ2간의 위상차신호 Φ02의 핏치수(a0 - a2),

Φ0과 Φ3간의 위상차신호 Φ03의 핏치수(a0 - a3),

…………가

a0/(a0-a1) = 2^K1

(a0 -a1) / (a0 - a2) = 2^K2

(a0 -a2) / (a0 - a3) = 2^K3

…………

단, k1, k2, k3, …………는 정수

가 되도록 상기 핏치수 a0, a1, a2, a3 …를 설정하고,

Φ0을 2^K1로 나누어, Φ01에서 상기 나눈 신호를 빼, 이 뺀 신호의 상위 k1비트의 신호를 상위 비트로, 상기 Φ0을 하위 비트로 한 핏치수(a0 - a1)의 절대치 신호 A01을 생성하고, 상기 A01을 2^K2로 나누어 Φ2로부터 상기 나눈 신호를 빼 이 뺀 신호의 상위 k2비트의 신호를 상위 비트로, 상기 A01을 하위 비트로 한 핏치수(a0 - a2)의 절대치 신호 A02를 생성하며, 상기 방법을 순서대로 행함으로써 보다 긴 핏치의 절대치신호를 생성하는 것을 특징으로 하고 있다.

또 청구의 범위 제2기재의 발명은 Φ0의 위상 π점이 Φ01의 위상 0점이 되도록, 또 A01의 위상 π점이 Φ02의 위상 0점이 되도록, 또한 A02의 위상 π점이 Φ03의 위상 0점이 되도록, 상기 스케일상의 위치정보의 위치를 형성하거나 또는 위상조정회로를 배치한 것을 특징으로 하고 있다.

또 청구의 범위 제3기재의 발명은, 상기 위상조정회로는 위상조정신호를 시프트 레지스터에 입력하고, 조정용 기준클락에 의해 상기 위상조정신호를 순차로 시프트시킨 시프트양의 다른 여러개의 위상조정신호를 생성하며, 이 시프트 후의 각 위상조정신호를 멀티플렉서에 의해 선택하고 이 선택된 신호로부터 반송파를 생성하고 이 반송파를 위상변조부로 입력하여 위상신호의 위상조정을 행하는 것을 특징으로 한다.

또 청구의 범위 제4기재의 발명은 동일핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하여 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서, 상기 디지털 변환부는 상기 위상신호를 PLL(phase-locked loop)회로에 입력하고, 이 PLL회로에 의해 상기 위상신호의 주기에 연동하여 주파수가 변화하는 클락을 생성하며 상기 클락의 카운트수로부터 상기 위상차신호를 생성하는 것을 특징으로 하고 있다.

또 청구의 범위 제5기재의 발명은 동일 핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하고 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서, 상기 위상변조부는 임의의 센서신호에 대응하는 상기 위상신호를 PLL(phase-looked loop)회로에 입력하고, 이 PLL회로에 의해 생성된 반송파를 다른 센서신호로 변조함으로써 위상차신호를 생성하는 위상변조회로를 갖는 것을 특징으로 하고 있다.

이상의 구성의 절대엔코더에 의하면 단핏치의 위상신호의 핏치번호를 장핏치의 위상차신호를 사용하여 특정할 경우 단핏치의 톱니상 신호로서는 128핏치 위상차신호 φ0을 2^K1(예를들면 K1 = 2로 한다)로 나눈 1/4레벨의 신호를 이용하고, 한쪽의 장핏치의 톱니상신호는 128-96 = 32핏치로 0 ~ 2π레벨의 제2위상차신호 φ0를 이용하면 이 2신호의 감산에 의해 형성되는 스텝상의 위치검출신호는 스텝이 4스텝(장핏치신호의 1핏치내에 포함되는 단핏치신호의 핏치수)으로 레벨이 4레벨이 되고, 단핏치신호의 1핏치상당의 기간은 평탄레벨이 된다.

또 단핏치신호의 위상 π점에 장핏치신호의 위상 0점이 일치하도록 해 두면 감산에 의해 형성된 스텝상의 신호의 4레벨은 이 신호의 상위 2비트에 의한 신호의 레벨의 중간이 되고, 양 신호간에 다소의 변동이 있어도 상위 2비트의 신호는 변화되지 않는다. 따라서 이 2비트의 신호로 장핏치신호 1핏치내의 단핏치신호 4핏치분의 위치를 동정(同定)할 수 있다. 이 동정된 신호는 장핏치의 신호와 같은 핏치의 32핏치의 신호가 되지만 다음에 더욱 긴 장핏치의 신호를 사용하여 이 32핏치의 신호를 동정한다. 이와같이 복잡한 판단기능을 필요로 하지 않고 비트조작만으로 간단한 연산처리에 의해 절대치신호를 생성할 수 있다. 또 단핏치, 장핏치 간의 위상오차의 허용치를 크게할 수 있다는 특징을 갖고 있다.

또 위상조정회로를 이용하여 위상신호의 위상을 전기적으로 시프트할 수 있는 기능을 갖는 것으로 청구항2에 기재한 슬릿열간의 위상조건에 대해 슬릿의 가공정밀도오차나 센서부착오차 등의 기계적오차에 의한 위상오차를 흡수, 보정할 수 있다.

또 PLL회로를 이용하여 위상신호와 연동하여 주파수가 변화하는 클락을 생성하고, 이 클락을 사용하여 위상차신호를 디지털화함으로써 디스크의 고속회전시에도 위상차신호의 오차가 발생하지 않도록 할 수 있다.

또 2쌍의 센서신호간의 위상차신호를 생성할 경우에 고정의 주파수를 갖는 반송파를 2쌍의 센서중 한쪽의 센서신호로 위상변조하고, 이 위상변조된 신호와 연동하여 주기가 바뀌는 반송파를 PLL회로를 사용하여 생성하며, 이 반송파를 다른 한쪽의 센서신호로 다시 위상변조함으로써 디스크의 회전속도에 영향을 주지 않는 위상차신호를 생성할 수 있다. 따라서 고속회전의 절대엔코더가 실현가능하다.

다음 본 발명의 실시예를 도면을 기초로 설명한다.

도1에 있어서 부호 6은 절대치 신호생성부(도14의 6)를 나타내고 있다.

a는 위상신호 φ0로서, 여기서는 회전디스크(1)의 1회전에 128핏치로 하고 있다. b는 제산에 의해 a를 1/4(레벨)로 한 신호, c는 위상차신호 φ01로서 여기서는 128-96 = 32핏치로 하고 있다.

d는 c에서 b를 감산(레벨)한 신호로서 스텝상으로 변화하고, e는 그 상위 2비트의 신호를 나타내고 있다. f는 e의 하위에 a의 상위 6비트의 신호를 더한 8비트의 신호로 c신호와 동일 핏치의 신호 A01이다. g는 제산에 의해 f를 1/4(레벨)로 한 신호이며, h는 위상차신호 φ02로서 여기서는 128-120 = 8핏치의 신호로 하고 있다.

i는 h에서 g를 감산(레벨)한 신호로 스텝상으로 변화하고, j는 i의 상위 2비트를 나타내고 있다. k는 j의 하위에 f의 상위 6비트의 신호를 더한 h와 동일 핏치의 신호 A02이다. l은 제산에 의해 k를 1/8로 한 신호, m은 위상차신호 φ03으로 여기서는 1핏치의 신호가 된다. n은 m에서 1을 감산한 신호로 스텝상으로 변화하고, o는 n의 상위 3비트의 신호이다. p는 a,e,j,o로 나타내는 15비트의 절대치신호이다.

도2(a) ~ (g)는 도1에 도시한 각 신호 a~g의 각각의 파형도이며, 도3(g) ~ (p)도 도1에 도시한 각 신호 g~p의 각각의 파형도이다.

도1에 도시한 절대치 신호생성부(6)의 각 부의 신호의 비트수 "j"는 8의 8핏트의 디지털 신호이지만 도2 및 도3의 신호파형은 설명을 알기 쉽게 하기 위해 D/A를 통해 본 경우의 모양을 나타내고 있다.

도14는 도1에 도시하는 절대로터리 자기엔코더의 신호처리 블록도이다. 부호 1은 회전디스크, 부호 2는 회전디스크상에 형성된 슬릿상의 격자패턴, 부호 3은 MR소자(자기저항소자)와 바이어스자석으로 구성된 자기센서이다. 도14는 회전디스크(1)가 4쌍의 슬릿열(2-a0~ 2-a3)을 갖는 경우의 예이다. 자기센서(3)는 회전디스크(1)상에 형성된 격자패턴(2)으로부터 회전디스크(1)의 각도변위를 검출한다.

회전디스크(1) 상에는 등핏치로 각각 핏치수가 다른 4쌍의 격자패턴(슬릿열 2)이 배치된다.

핏치수는 다음과 같이 설정된다.

① 2 - a0이 128, ② 2 - a1이 96,

③ 2 - a2가 120, ④ 2 - a3이 127.

자기센서(3)에서는 슬릿핏치에 같은 주기의 2상의 정현파신호가 출력되어, 위상변조부(4)로 입력된다. 위상변조부(4)에서는 2상의 센서신호를 위상신호 φ0' ~ φ3'으로 변환한다.

위상변조부(4)는 4상의 슬릿열에 대응한 4쌍의 위상변조 회로부(4-0 ~ 4-3)로 구성된다. 위상변조 회로부 4-0의 블록도를 도15에 도시한다. 위상변조 회로부 4-0은 다상변환부 4-01, 멀티플렉서 4-02, 로패스 (low-pass) 필터(LPF) 4-03, 콤퍼레이터 4-04로 구성된다. 다상변환부 4 -01은 2상의 센서신호를 웨이트하여 가산함으로써 4상이나 8상이라는 다상신호로 변환한다. 도16에 8상의 다상신호(s1 ~ s8)의 파형을 나타낸다. 다상신호는 회전디스크 회전각에 대해 슬릿핏치에 같은 주기를 갖는 정현파상의 파형이다. 다상신호는 멀티플렉서 4-02에 의해 순차로 샘플링 된다. 샘플링 하기 위한 반송파신호 ms는 다상신호가 8상인 경우, 3비트의 바이너리신호(d0, d1, d2)로 구성되며 발신기(7)를 분주하여 얻어진다. 가장 주기가 긴 d2를 위상의 기준신호 φ2를 위상의 기준신호 φ로서 이용한다. 반송파 신호 ms와 샘플링된 신호(위상변조신호)의 타임챠트를 도17에 도시한다. 도17에 도시한 위상변조신호는 회전디스크(1)의 회전위치가 도16에 도시한 다상신호의 전기각으로 0도와 45도인 경우의 타임챠트이다. 또한 점선의 파형은 기본파성분을 나타낸 것이다.

위상변조신호는 LPF로 고주파성분이 제거되고 또한 콤퍼레이터로 직사각파 신호로 변환된다. 이것이 2치화된 위상신호로서 기준신호 φ와의 에지(edge)위치의 차가 회전디스크(1)의 각도를 나타내는 정보가 된다.

도18에 위상신호의 타임챠트를 나타낸다. 도18에 있어서 회전위치가 다상신호의 전기각으로 0°인 경우, 위상신호는 다상변환부나 LPF에 의한 위상지연에 의한 φd의 위상지연을 갖는 신호가 된다. 다음 회전위치가 다상신호의 전기각으로 45°인 경우, 상술한 위상지연 φd에 다상신호의 위상인 45°를 플러스한 φd + 45°의 위상지연을 갖는 신호가 되며, 위상신호는 기준신호의 1사이클을 360°로 하여 45°변화하게 된다. 즉 위상신호는 다상신호의 위상변화에 대응하여 위상변화하는 신호가 된다.

위상신호는 디지털 변환부(5)로 입력된다. 회전디스크(1)상에는 4쌍의 슬릿열이 형성되고, 이 안의 한쌍을 메인슬릿열(2-a0), 그 외를 보조슬릿열( 2-a1 ~ 2- a3)로 한다. 디지털 변환부(5)에서는 메인슬릿열에서 얻어진 위상신호 φ0'를 소정비트수를 갖는 디지털신호 φ0으로 변환함과 동시에 메인슬릿열, 보조슬릿열 간의 디지털화한 위상차신호(φ01 ~ φ03)를 생성한다. 부호 6은 절대치 신호생성부로서 디지털화한 위상신호와 위상차신호를 사용하여 절대위치에 관한 신호를 생성한다.

다음 각 도를 참조하여 절대치 신호생성부의 동작을 상세하게 설명한다.

절대치신호 p는 15비트(d0 ~ d14)의 신호로서 다음에 각 비트의 생성방법을 도1 및 도2(a)~(g), 도3(g)~(p)를 참조하여 설명한다.

하위 8비트 d0~d7은 위상신호 φ0에서 만들어진다. 도1에 있어 a는 위상신호 φ0으로 그 파형을 도2의 a에 나타낸다. a는 디스크회전으로 0에서 2π까지를 128회전 반복하는 128핏치의 신호이다.

다음 d8, d9가 만들어지는 양태를 설명한다.

b는 a의 상위 6비트를 취출하고, 이 상위에 2비트의 0을 더한 8비트의 신호이다. 이 처리로 b는 a를 1/4로 한 양이 된다(φ0/2^K1, K1 = 2,의 처리에 상당).

c는 슬릿 2-a0과 슬릿 2-a1간의 위상차신호 φ01로서 디스크회전으로 양 슬릿의 핏치수의 차(128-96) = 32핏치(a와는 4 : 1의 주기)의 신호가 된다.

d는 c에서 b를 감산한 신호로서 a의 위상이 0의 위치에서 스텝상으로 변화하고, 디스크의 변위에 대해 b와 c의 기울기가 같기 때문에 검출신호의 파형왜곡의 영향으로 다소 움직이지만 스텝사이에서는 거의 플랫트한 신호가 된다.

c의 위상은 위상 0점이 a의 π점이 되도록 슬릿의 위치가 정해진다. 이와같이 하면 d의 스텝간의 레벨은 d의 상위 2비트에 의해 레벨의 대략 중앙이 되고 스텝간에서는 d의 상위 2비트는 변화되지 않는 신호(신호 e)가 된다. 이것이 d8, d9가 된다.

이어서 d10, d11가 만들어지는 양태를 설명한다. f(A01)는 d의 상위 2비트에 a의 상위 6비트를 하위에 더한 신호로서 g는 f의 상위 6비트를 취출하고, 이 상위에 2비트의 0을 더한 8비트의 신호이다.

이 처리로 g는 f를 1/4로 한 양이 된다.

다음 도3을 참조하면 도3(h)에 도시하는 h는 슬릿 2-a0과 슬릿 2-a2간의 위상차신호 Φ02로서 디스크회전으로 양 슬릿의 핏치수의 차(128-120) = 8핏치의 신호가 된다.

i는 h에서 g를 감산한 신호로서 f의 위상이 0의 위치에서 스텝상으로 변화하고, 디스크의 변위에 대해 g와 h의 기울기가 같기 때문에 스텝사이에서는 대략 플랫트한 신호가 된다.

h의 위상은 위상 0점이 f의 π점이 되도록 슬릿의 위치가 정해진다.

이와같이 하면 i의 스텝간의 레벨은 i의 상위 2비트에 의한 레벨의 대략 중앙이 되고 스텝사이에서는 i의 상위 2비트는 변화되지 않는 신호(신호 j)가 된다. 이것이 d10, d11이 된다.

다음 d12, d13, d14가 만들어지는 양태를 설명한다.

k(A02)는 i의 상위 2비트에 f의 상위 6비트를 하위에 더한 신호로서 l은 k의 상위 5비트를 취출하고, 이 상위에 3비트의 0을 더한 8비트의 신호이다. 이 처리로 l은 k를 1/8로 한 양이 된다.

m은 슬릿 2-a0과 슬릿 2-a3간의 위상차신호 Φ03으로서 디스크회전으로 양 슬릿의 핏치수의 차(128-127) = 1핏치의 신호가 된다.

n은 m에서 l을 감산한 신호로 k의 위상이 0의 위치에서 스텝상으로 변화하고, 디스크의 변위에 대해 l과 m의 기울기가 같기 때문에 스텝사이에서는 대략 플랫트한 신호가 된다. m의 위상은 위상 0점이 k의 π점이 되도록 슬릿의 위치가 정해진다. 이와같이 하면 n의 스텝간의 레벨은 n의 상위 3비트에 의한 레벨의 대략 중앙이 되고, 스텝사이에서는 n의 상위 3비트는 변화되지 않는 신호(신호 o)가 된다. 이것이 d12, d13, d14가 된다.

이와같이 d0에서 d14까지 15비트의 절대치신호 p가 만들어지고 Φ0의 핏치번호가 특정되게 된다.

다음 위상오차의 영향에 대해 f, h간의 위상을 예로 설명한다.

상술한 설명에서 알 수 있는 것과 같이 i신호는 f와 h를 기초로 만들어지지만 위상오차가 있으면 i신호의 플랫트한 부분의 레벨이 변화한다. 절대치신호 p의 d10과 d11은 i의 상위 2비트로서 이들 신호의 변화점까지 ±π/4의 위상여유가 있다. 실제로는 디지털 처리의 분해능에 의한 영향으로 약간 좁아지지만 f,h간의 위상오차가 대략 ±π/4까지는 절대치신호 p의 d10과 d11에 영향이 없는 것을 알았다. 이는 대략 이론적으로 가능한 위상여유가 된다. 따라서 종래예의 경우인 π/8에 비교하면 배의 위상여유를 취할 수 있게 된다.

이와같이 본 발명의 제1실시예에 의하면 핏치가 짧은 쪽에서부터 순차로 신호를 처리하는 것으로 핏치번호를 특정할 수 없는 조건을 없앴기 때문에 슬릿간의 허용오차의 허용치를 크게 취할 수 있게 되고, 마이크로컴퓨터에 의한 복잡한 판단처리도 필요없어져 간단한 비트조작만으로 절대치신호의 생성이 가능하게 된다.

소정핏치수의 위상차신호를 생성하는 데 본 실시예에서는 Φ0과의 위상차를 취했지만 반드시 Φ0과의 위상차를 취할 필요는 없고 예를들면 본 실시예에서는 8핏치의 위상차신호는 128핏치의 위상신호 Φ0과 120핏치의 위상신호 Φ2와의 위상차신호 Φ02로 했지만 Φ2를 119핏치의 신호로 하고, 127핏치의 신호 Φ3과의 위상차신호로 실현해도 좋다.

또한 지금까지는 로터리엔코더의 예로 설명했지만 리니어엔코더에도 적용할 수 있는 것은 명백하고 자기형 이외에 광학형, 정전(靜電)형 등에도 적용가능하다.

다음 본 발명의 제2실시예에 대해 도면을 참조로 설명한다.

본 발명의 상기 제1실시예에 있어 버니어형의 슬릿을 사용한 절대엔코더는 각 슬릿의 위상관계를 청구항2에 기재한 소정의 조건으로 해 둘 필요가 있다. 각 슬릿의 가공정밀도, 또는 자기센서의 조립정밀도에 의해 슬릿열간의 위상관계가 소정의 위상관계로부터 크게 어긋나면 절대치 신호처리가 바르게 행하기 위해 필요한 위상여유를 초과하여 바른 절대치신호를 얻을 수 없게 될 가능성이 있었다. 절대엔코더를 고분해능화하는 만큼 슬릿열간의 위상여유를 충분히 취할 수 없게 되므로 절대엔코더 고분해능화가 곤란하게 되는 문제가 있었다.

제2실시예는 이들 문제를 해결하기 위한 것으로 제2실시예를 도시하는 도4에 있어서, 시프트레지스터(41)는 위상조정신호(40)를 조정용 기준클락(43)의 주기분만큼 순차로 시프트하고, 위상시프트된 위상조정신호(45)를 위상조정회로(36)에 입력한다. 도5는 이 위상조정회로(36)의 회로도로서, 4회로중 하나를 나타내고 있다. 위상조정신호(45)는 멀티플렉서(42)에 입력되고, 스위치(44)로 적절한 시프트양의 위상시프트된 위상조정신호(45)를 선택한다. 바이너리 카운터(46)는 선택된 신호로부터 위상변조부(4)로의 반송파신호 ms-0 ~ ms-3을 생성한다. 이에 따라 위상신호 Φ0'~ Φ3'의 위상을 시프트할 수 있기 때문에 디지털 변환부의 위상신호 Φ0 및 위상차신호 Φ01 ~ Φ03의 위상관계를 소정위치로 조정할 수 있다. 도6은 슬릿열간의 위상관계가 오차를 갖는 경우의 (a)는 Φ0, Φ01간의 조정전의 파형도, (b)는 조정후의 파형도이다. 조정후는 Φ0의 π점이 Φ01의 0점(청구항 2에 기재한 소정의 조건)이 된다.

각 슬릿의 가공정밀도, 또는 자기센서의 조립정밀도에 의해 슬릿열간의 위상관계가 소정의 위상관계로부터 어긋나도 위상조정회로로 이를 보정할 수 있기 때문에 절대치 신호생성에서의 신호처리의 위상여유를 확보할 수 있어 고분해능의 절대엔코더를 실현할 수 있다.

또 도4의 시프트레지스터(41)의 비트수를 늘리는 것으로 조정범위를 늘리거나 조정용 기준클락(43)의 주파수를 바꾸는 것으로 조정분해능을 바꿀 수 있게 된다.

다음 본 발명의 제3실시예에 대해 도면을 참조로 설명한다.

버니어형의 슬릿을 사용한 본 발명의 제1실시예의 절대엔코더는 먼저 설명한 것과 같이 등핏치의 슬릿핏치를 가지며, 서로 핏치길이가 다른 여러쌍의 슬릿열이 형성된 스케일(회전디스크)을 이용하여 슬릿열간의 위상차를 검출하고 이 신호를 사용하여 절대위치에 관한 신호를 생성하는 것이다.

그러나 제1실시예에 있어 버니어형의 슬릿을 사용한 절대엔코더는 위상차신호 Φ01 ~ Φ03의 생성점에서 문제가 있었다. 즉 상술과 같이 위상변조부(4)는 회전디스크(1)의 회전위치에 대응한 센서신호의 위상변화를 기준신호 Φ에 대해 위상이 변화하는 위상신호 Φ0'~ Φ3'으로 변환한다. 회전디스크가 회전하면 센서신호의 1핏치분의 각도변위(전기각 360°)에 대해 위상신호는 기준신호의 1핏치분(2π)위상이 변화한다. 이것은 회전디스크(1)가 소정의 속도로 회전하고 있을 때 위상신호의 핏치는 회전디스크(1)의 회전속도로 변화하는 것을 의미하고, 일정속도로 회전하고 있는 경우의 위상신호의 핏치는 다상신호의 1핏치중에서 기준신호의 핏치수로부터 1을 플러스(위상이 진행할 경우) 또는 마이너스(위상이 지연될 경우)한 핏치수에 상당하는 길이가 된다. 이와같이 위상신호의 핏치가 회전디스크(1) 회전속도에 의해 변화하기 때문에 위상차신호의 값은 속도의 영향을 받아 바른 위상차신호를 얻을 수 없다는 문제가 있었다.

이 점을 다시 도7을 이용하여 더욱 구체적으로 설명한다.

Φ은 기준신호, a0 및 a1은 각각 슬릿열 2-a0 및 2-a1으로부터 검출된 센서신호로 2상(相)중 1상분만을 나타냈다. 2-a0과 2-a1의 슬릿 핏치수비는 4 : 3으로 했다. 센서신호의 주기는 속도로 변화하지만 도7은 센서신호 a0의 1핏치가 기준신호 Φ의 3핏치에 같아지는 속도일 때의 타임챠트를 나타내고 있다. a1신호의 핏치길이는 a0신호의 핏치길이의 4/3배이므로 기준신호 Φ의 4핏치가 a1신호의 1핏치와 같아지게 된다. Φ0' 및 Φ1'은 센서신호 a0 및 a1에 대응한 위상신호이다. Φ0' 및 Φ1'의 각각 a0 및 a1핏치안에서의 핏치수는 회전디스크가 a0 및 a1의 위상이 진행하는 방향으로 회전하고 있을 경우 각각 이 사이에서 Φ의 핏치수에 1을 플러스한 값이 된다.

즉 Φ0'의 핏치수는 3 + 1 = 4,

Φ1'의 핏치수는 4 + 1 = 5가 된다.

센서신호 a0의 4핏치길이와 a1의 3핏치길이가 같고, 이것이 양 신호간의 위상차가 2π가 되는 버니어핏치길이가 된다. 버니어핏치안의 φ0' 및 φ1'핏치수는 버니어핏치안의 기준신호 φ의 핏치수인 12에, 이 사이의 a0 및 a1의 핏치수인 4 및 3을 플러스한 값이 된다.

즉 φ0'의 핏치수는 12 + 4 = 16으로,

φ1'의 핏치수는 12 + 3 = 15가 된다.

다음 위상차신호 φ01의 검출게인에 대해 설명한다.

위상차신호 φ01은 위상신호 φ0'과 φ1'의 상승에지간 pk의 클락 ck를 카운트함으로써 얻고 있다. 카운트값의 판독은 φ1'와 동기하여 행해지고 디지털화된 위상차신호 φ01을 얻고 있다.

인접하는 k번째와 (k + 1)번째의 위상차신호의 차, 즉,

(φ01_{(k + 1)}- φ01_(k))는 다음과 같이 된다.

φ01_{(k + 1)}- φ01_(k)

= {(φ1'의 핏치길이 / φ의 핏치길이)

- (φ0'의 핏치길이 / φ의 핏치길이)} * 2π

= {(12/15) - (12/16)} * 2π

버니어 핏치안의 Φ1'의 핏치수는 15로서,

위상차 검출게인은 (1/20) * 2π * 15 = (3/4) * 2π

가 되어 25%게인이 낮아지는 것을 알았다.

마찬가지로 하여 Φ0', Φ1'의 위상이 지연되는 방향으로 회전할 경우, 상술하지 않지만 검출게인이 높아지는 것을 알았다.

이와같이 위상차신호의 검출게인이 속도에 따라 변화한다. 이 때문에 회전디스크가 회전하고 있는 상태에서는 바른 위상차신호를 얻을 수 없고, 절대치 신호생성에 있어 위상마진이 작아지며 또한 속도가 빨라질 경우 절대치 신호생성이 바르게 행해지지 않게 될 문제가 있었다.

이와같이 제1실시예의 발명에는 위상신호가 슬릿을 형성한 디스크의 회전수로 주기가 변동하고, 위상차신호에 오차가 발생한다. 특히 디스크가 고속회전인 경우에 오차가 커져 고속회전에서의 사용이 곤란하게 된다는 문제가 있었다.

그래서 본 발명의 제3실시예에서는 고속회전에서도 위상차신호에 오차가 발생하지 않도록 하고 고속회전에 대응가능한 절대엔코더를 제공하는 것이다.

도8에 도시하는 제3실시예와, 도14에 도시한 제1실시예의 로터리 자기엔코더의 차이는 도8에서 디스크의 고속회전시에 있어 위상차신호의 오차의 발생을 억제하기 위해 PLL회로(10)를 부가한 점이다. 그 외는 도14와 도8과는 같은 구성이다.

도9에는 PLL회로의 상세를 도시하고 있다. PLL회로는 주지한 것과 같이 위상비교기(23), 로패스 필터 LPF(24), 발진기 VCO(25)와 분주기(26)로 구성되고, 위상비교기(23)에 의해 피조정파와 기준파의 위상어긋남을 비교한 차이분을 LPF에 의해 DC변화로서 VCO(25)의 발진바이어스를 제어함으로써 위상어긋남을 조정하는 회로이다.

따라서 도9에 도시하는 PLL회로의 PLL출력은 위상신호 Φ0'의 주기에 연동하여 주파수(위상)가 변화하는 클락이다. 도7에서 설명한 것과 같은 회전속도조건에서는 위상신호 Φ0'의 주파수는 Φ의 주파수의 16/12 = 4/3배로 위상신호 Φ0'로 PLL을 구성하면 클락의 주파수는 회전디스크(1)가 정지한 경우의 4/3배가 되고 이 클락으로 위상차신호 Φ01을 생성하면 검출게인은 1이 되어 조정된 오차가 없는 바른 위상차신호가 얻어진다.

또한 도7에서는 위상신호 Φ0'이나 Φ1'의 위상이 진행하는 방향으로 회전디스크(1)가 회전하는 경우에 대해 도시했지만 이와는 역방향으로 회전하는 경우에 대해서도 마찬가지로 검출게인오차가 발생하지 않는 조정이 가능한 것은 이상에서 알 수 있다.

또한 기준신호 Φ와 위상신호 Φ0'간의 디지털화된 위상차신호 Φ0에 대해서도 마찬가지로 검출게인오차가 발생하지 않는 조정이 가능한 것은 이상에서 명백하다.

이와같이 제3실시예에 의하면 스케일(회전디스크)의 고속회전 또는 고속이동에 대해 위상차신호의 검출게인의 오차가 발생하지 않도록 할 수 있기 때문에 정밀도가 높은 절대치신호의 생성이 가능하게 되어 고속회전 절대엔코더가 용이하게 실현가능하다.

다음 본 발명의 제4실시예에 대해 도면을 참조하여 설명한다.

상술과 같이 제1실시예의 발명에는 위상신호가 슬릿을 형성한 디스크의 회전수로 주기가 변동하고, 위상차신호에 오차가 발생하는 경우가 있으며 특히 디스크의 고속회전인 경우에 오차가 커져 고속회전에서의 사용이 곤란하게 된다는 문제가 있었다.

제4실시예의 발명은 등핏치의 격자패턴을 갖고 서로 각각 핏치길이가 다른 여러쌍의 상기 격자패턴이 형성된 스케일과, 상기 스케일과 상대적으로 이동하고 상기 격자패턴을 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호 또는 위상차신호로 변환하는 위상변조부와, 상기 위상차신호 및 위상차신호를 디지털신호로 변환하는 디지털 변환부와, 상기 디지털 변환부의 출력신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서 임의의 2쌍의 센서신호중 한쪽의 센서로부터 얻어진 위상신호 또는 이 위상신호로부터 생성된 반송파를 나머지 한쪽의 센서로부터의 신호로 다시 위상변조함으로써 상기 위상차신호를 생성하는 것을 특징으로 한다.

이와같이 제4실시예의 발명에 의하면 스케일이 고속이동으로 이동해도 위상차 검출신호에 검출게인오차가 발생하지 않기 때문에 절대치 신호생성의 위상여유가 저하되지 않는다. 따라서 고속의 절대엔코더가 실현가능하다.

다음 도면을 이용하여 본 발명의 제4실시예를 설명한다.

도10에 본 발명을 사용한 절대로터리 엔코더의 신호처리의 블록도를 나타낸다.

위상변조부(4)에 있어서 메인슬릿열 2-a0의 위상신호 Φ0'의 생성방법은 종래와 동일하며, 위상변조 회로부 4-0의 반송파신호로서 발신기(7)의 출력신호를 분주기(8)로 분주한 신호 ms(d0, d1, d2)를 사용한다. 그러나 보조슬릿열 2- a1, 2-a2, 2-a3에 대응한 위상변조 회로부 4-1, 4-2, 4-3의 반송파신호로서는 Φ0'과 연동하여 주기가 변화하는 신호 ms'를 사용한다. 이 신호 ms'는 PLL회로(9)를 이용하여 생성한다. 이에 따라 만들어진 위상변조 회로부 4-1, 4-2, 4-3의 출력신호 Φ01', Φ02', Φ03'는 메인슬릿열 2-a0과 보조슬릿열 2-a1, 2-a2, 2-a3간의 위상차신호(2치화한 신호)가 된다. 부호 5는 디지털 변환부로서 위상신호 Φ0' 및 위상차신호 Φ01' ~ Φ03'을 소정비트수의 디지털신호로 변환한다.

도11은 본 발명의 위상차신호 생성타임챠트이다.

도11을 이용하여 메인슬릿열 2-a0, 보조슬릿열 2-a1간의 위상차신호 Φ01의 생성방법을 구체적으로 설명한다. 메인슬릿열과 그 외의 보조슬릿열간의 위상차신호 생성방법도 마찬가지로 설명할 수 있다.

도11은 일정속도로 회전디스크가 회전하고 있을 때의 각 부에 신호의 타임챠트이다. Φ은 기준신호, a0 및 a1은 각각 메인슬릿열 2-a0 및 보조슬릿열 2-a1에서 검출된 센서신호로서 2상(a0, b0 및 a1, b1)중 1상(a0 및 a1)만을 나타냈다. 2-a0과 2-a1의 슬릿핏치수를 4 : 3으로 했을 경우 a0의 4핏치길이와 a1의 3핏치길이가 같고 이것이 양 신호간의 위상차가 2π가 되는 버니어 핏치길이가 된다.

우선 버니어 핏치안의 위상신호 Φ0' 및 위상차신호 Φ01'의 핏치수에 대해 설명한다. 센서신호 a0의 주기는 회전디스크의 속도로 변화하지만 도11은 a0의 핏치길이가 기준신호 Φ의 3핏치길이에 같은 속도일 때의 타임챠트를 나타내고 있다. a1신호의 핏치길이는 a0의 신호의 4/3배이므로 이 때 기준신호 Φ의 4핏치길이가 a1신호의 1핏치길이와 같아지게 된다. Φ0'의 위상이 진행하는 방향으로 회전하고 있을 경우, a0의 1핏치안에서 위상신호 Φ0'의 핏치수는 이 사이의 기준신호 Φ의 핏치수에 1을 플러스한 4핏치가 된다. 버니어 핏치안의 Φ0'의 핏치수는 버니어 핏치안의 기준신호 Φ의 핏치수 12에 이 사이의 a0의 1핏치수 4를 플러스한 16핏치가 된다.

Φ01'를 생성하는 변조회로 4-1의 반송파신호는 PLL회로를 사용하여 Φ0'과 연동하여 핏치가 변화하는 신호 ms'를 사용한다. PLL회로의 상세도를 도12에 나타낸다. 도12의 PLL회로(9)는 도9의 PLL회로(10)와 같은 구성이므로 상세한 설명은 생략한다. ms'는 3비트의 바이너리신호로 가장 주기가 긴 비트 d2'가 위상비교기 9-1의 입력신호가 되고 Φ0'에 락(lock)된다.

상기의 회전방향에 있어서 Φ01'의 위상은 ms'신호에 대해 지연되는 방향으로 해 두면 버니어 핏치안의 Φ01'의 핏치수는 이 사이의 Φ0'의 핏치수(= ms'의 핏치수)에서 a1의 핏치수를 뺀(16-3 = 13) 13핏치가 된다.

다음 디지털화한 위상차신호 Φ01의 검출게인에 대해 설명한다.

위상차신호 Φ01의 판독은 Φ01'와 동기하여 행해지고, 기준신호 Φ와 Φ01'의 상승에지간의 클락수를 카운트하여 Φ01을 얻고 있다. 기준신호 Φ의 1핏치간의 클락수가 위상차 2π에 상당한다.

인접하는 판독순서인 k번째와 (k + 1)번째의 위상차신호의 차

(φ01_(k+1)- φ01_(k))는,

φ01_(k+1)- φ01_(k)

= 2π - (Φ01'의 핏치길이 / Φ의 핏치길이) * 2π

= 2π - (12/13) * 2π= (1/13) * 2π

가 된다.

버니어 핏치안의 Φ01'의 핏치수는 13이고

버니어 핏치안의 위상차(1/13) * 2π * 13 = 2π

가 되어 위상차신호 Φ01은 메인슬릿열 2-a0, 보조슬릿열 2-a1간의 위상차를 바르게 검출하고 있는 것을 알았다.

또한 실시예와 역방향으로 회전하는 경우에 대해서도 마찬가지로 검출게인오차가 발생하지 않는 것을 설명할 수 있다. 또 기준신호 Φ와 위상차신호 Φ0'간의 디지털화된 위상차신호 Φ0에 대해서도 마찬가지로 검출게인오차가 발생하지 않는 것을 설명할 수 있다.

이상 설명한 것과 같이 본 발명에 의하면 동일 핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 그 스케일과 상대적으로 이동하여 위치정보를 검출하는 여러쌍의 센서와, 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치신호 생성부로 이루어지는 절대엔코더에 있어서, 위상신호 Φ0, Φ1, Φ2, Φ3을 각각 "j"비트의 디지털신호로 나타내고, 그 위상차신호 Φ01의 핏치수(a0 - a1), Φ02의 핏치수(a0-a2), Φ03의 핏치수(a0-a3)가 K1,K2,K3를 정수로 하는 a0/(a0-a1) = 2^K1, (a0-a1)/(a0 -a2) = 2^K2, (a0-a2)/(a0-a3) = 2^K3,이 되도록 핏치 a0,a1,a2,a3를 설정하고, Φ0을 2^K1으로 나누고 Φ01로부터 나눈 신호를 빼, 뺀 신호의 상위 K1비트의 신호를 상위비트로, Φ0을 하위비트로 한 핏치수(a0-a1)의 절대치신호 A01을 생성하며, 마찬가지로 A01과 위상신호 Φ02로부터 절대치신호 A02를 생성하고, 이 방법을 순차로 행함으로써 더욱 긴 핏치의 절대치신호를 생성하며, 또한 Φ0의 위상 π점이 Φ01의 위상 0점에, A01의 위상 π점이 Φ02의 위상 0점에, A03의 위상 π점이 Φ03의 위상 0점이 되도록 구성했기 때문에 복잡한 연산기 등에 의한 판단처리기능을 필요로 하지 않고 간단한 연산처리로 검출파형의 왜곡 등에 의한 슬릿열간의 위상오차의 영향을 잘 받지 않으며, 저원가로 신뢰성이 높은 절대엔코더가 실현가능하다.

또한 제2실시예에 의하면 위상조정신호를 시프트 레지스터에 입력하고, 조정용 기준클락에 의해 위상조정신호를 시프트시키며, 시프트후의 각 위상조정신호를 멀티플렉스에 입력하고, 스위치에 의해 위상조정신호의 시프트량을 선택하며, 이 신호를 사용하여 위상변조회로의 반송파를 생성하도록 구성했기 때문에 각 슬릿의 가공정밀도 또는 자기센서의 조립정밀도 등의 메카니컬오차를 흡수하여 위상차신호의 오차발생을 없애며, 저원가 구성으로 절대엔코더의 다비트화가 실현가능하다.

또 제3실시예에 의하면 절대엔코더에 있어서 위상신호에 의한 PLL(phase-locked loop)회로를 배치하고, 그 PLL회로에 의해 위상신호의 주기에 연동하여 주파수가 변화하는 클락을 생성하며, 그 클락의 카운트수로부터 위상차신호를 생성했기 때문에 스케일의 고속회전 또는 고속이동에 대해서도 위상차신호의 오차가 발생하지 않는 고속대응의 절대엔코더가 실현가능하다.

또 제4실시예에 의하면 임의의 2쌍의 센서신호의 한쪽의 센서로부터 얻어진 위상신호 또는 이 위상신호로부터 생성된 반송파를 나머지 한쪽의 센서로부터의 신호로 다시 위상변조함으로써 스케일의 고속이동에 대해 위상차 검출신호의 검출게인의 오차가 발생하지 않기 때문에 고속회전의 절대엔코더가 실현가능하다.

Claims

동일 핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하고 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서,

상기 절대치 신호 생성부는 상기 위상신호 Φ0, Φ1,Φ2,Φ3…을

Φ0 = 2πa0 x + b0

Φ1 = 2πa1 x + b1

Φ2 = 2πa2 x + b2

Φ3 = 2πa3 x + b3

…………,

단 a0, a1, a2, a3, …………을 핏치수,

x를 스케일, 센서간의 상대적 변위,

b0, b1, b2, b3, …………를 초기위상,

으로 나타내는 j비트의 디지털신호로 했을 때,

Φ0과 Φ1간의 위상차신호 Φ01의 핏치수(a0 - a1),

Φ0과 Φ2간의 위상차신호 Φ02의 핏치수(a0 - a2),

Φ0과 Φ3간의 위상차신호 Φ03의 핏치수(a0 - a3),

…………가

a0/(a0-a1) = 2^K1

(a0 -a1) / (a0 - a2) = 2^K2

(a0 -a2) / (a0 - a3) = 2^K3

…………

단, k1, k2, k3, …………는 정수

가 되도록 상기 핏치수 a0, a1, a2, a3 …를 설정하고,

Φ0을 2^K1로 나누고, Φ01에서 상기 나눈 신호를 빼, 이 뺀 신호의 상위 k1비트의 신호를 상위 비트로, 상기 Φ0을 하위 비트로 한 핏치수(a0-a1)의 절대치 신호 A01을 생성하고, 상기 A01을 2^K2로 나누고 Φ2에서 상기 나눈 신호를 빼 이 뺀 신호의 상위 k2비트의 신호를 상위 비트로, 상기 A01을 하위 비트로 한 핏치수(a0-a2)의 절대치 신호 A02를 생성하며, 상기 방법을 순차로 행함으로써 보다 긴 핏치의 절대치신호를 생성하는 것을 특징으로 하는 절대엔코더.
Φ0의 위상 π점이 Φ01의 위상 0점이 되도록,

A01의 위상 π점이 Φ02의 위상 0점이 되도록,

A02의 위상 π점이 Φ03의 위상 0점이 되도록,

상기 스케일상의 위치정보의 위치를 형성하거나 또는 위상조정회로를 배치한 것을 특징으로 하는 절대엔코더.
상기 위상조정회로는 위상조정신호를 시프트 레지스터에 입력하고, 조정용 기준클락에 의해 상기 위상조정신호를 순차로 시프트시킨 시프트양이 다른 여러개의 위상조정신호를 생성하며, 이 시프트 후의 각 위상조정신호를 멀티플렉서에 의해 선택하고 이 선택된 신호로부터 반송파를 생성하고 이 반송파를 위상변조부에 입력하여 위상신호의 위상조정을 행하는 것을 특징으로 하는 절대엔코더.
동일핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하여 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서,

상기 디지털 변환부는 상기 위상신호를 PLL(phase-locked loop)회로에 입력하고, 이 PLL회로에 의해 상기 위상신호의 주기에 연동하여 주파수가 변화되는 락을 생성하며, 상기 클락의 카운트수로부터 상기 위상차신호를 생성하는 것을 특징으로 하는 절대엔코더.
동일 핏치의 위치정보가 형성되고 각각 핏치수가 다른 여러쌍의 트랙을 갖는 스케일과, 상기 스케일과 상대적으로 이동하고 상기 위치정보를 검출하는 여러쌍의 센서와, 상기 센서로부터의 신호를 위상신호로 변환하는 위상변조부와, 상기 위상신호 및 임의의 2쌍의 위상신호간의 위상차신호를 디지털신호로 변환하는 디지털 변환부와 상기 디지털신호로 변환된 위상신호와 위상차신호를 기초로 절대위치에 관한 신호를 생성하는 절대치 신호생성부로 이루어지는 절대엔코더에 있어서,

상기 위상변조부는 임의의 센서신호에 대응하는 상기 위상신호를 PLL(phase-locked loop)회로에 입력하고, 이 PLL회로에 의해 생성된 반송파를 다른 센서신호로 변조함으로써 위상차신호를 생성하는 위상변조회로를 갖는 것을 특징으로 하는 절대엔코더.