KR20010051263A - Multi-layer structure for mostet spacers - Google Patents
Multi-layer structure for mostet spacers Download PDFInfo
- Publication number
- KR20010051263A KR20010051263A KR1020000063187A KR20000063187A KR20010051263A KR 20010051263 A KR20010051263 A KR 20010051263A KR 1020000063187 A KR1020000063187 A KR 1020000063187A KR 20000063187 A KR20000063187 A KR 20000063187A KR 20010051263 A KR20010051263 A KR 20010051263A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- low
- gate
- spacer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 특별히 참조를 위해 합체된 미국 특허 출원(B.C.Kane 12-9-45)과 관련되며, 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 위한 스페이서에 관한 것이다.The present invention relates in particular to US patent application (B.C.Kane 12-9-45), incorporated by reference, and relates to spacers for metal oxide semiconductor field effect transistors (MOSFETs).
다층 스페이서는 기판, 상기 기판 위에 배치된 게이트 및 로우-케이 층을 포함하는 집적 회로이며, 다층 스페이서는 FET 구조의 게이트 부근에 형성된다. 다층 스페이서는 로우-케이 재료의 층을 포함하고, 기생 캐패시턴스(parasitic capacitance) 및 기판과 절연 옥사이드들에 대한 에칭 선택도를 가능하게 하는 재료의 층을 감소시킨다. 공정에서는 활성 및 절연 영역의 오버-에칭을 회피하게 한다.The multilayer spacer is an integrated circuit comprising a substrate, a gate disposed over the substrate, and a low-k layer, wherein the multilayer spacer is formed near the gate of the FET structure. The multilayer spacer includes a layer of low-k material and reduces the layer of material that enables parasitic capacitance and etch selectivity for the substrate and insulating oxides. The process allows to avoid over-etching of the active and insulating regions.
Description
본 발명은 특별히 참조를 위해 합체된 미국 특허 출원(B.C.Kane 12-9-45)과 관련되며, 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field effect transister)를 위한 스페이서에 관한 것이다.The present invention relates in particular to US patent application (B.C.Kane 12-9-45), incorporated by reference, and relates to spacers for metal oxide semiconductor field effect transistors (MOSFETs).
집적 회로의 디바이스 스케일링은 보다 얇은 게이트 옥사이드와 보다 높게 도핑된 채널들을 통상적으로 필요로한다. 보다 얇은 게이트 옥사이드와 보다 높게 도핑된 채널들은 드레인(드레인 전계로 참조)부근에 전계의 수평 및 수직 컴포넌트의 증가를 가져온다. 전계에 의해 가속화된 캐리어들(carrers)이 "핫(hot)" 될 수 있어, 게이트 옥사이드에 주입된 옥사이드 배리어를 극복할 수 있다. 게이트 옥사이드에 주입된 핫 캐리어들은 디바이스의 실행을 저하시킬 수 있으므로 핫 캐리어들의 발생을 감소시키는 것이 바람직하다.Device scaling of integrated circuits typically requires thinner gate oxides and higher doped channels. Thinner gate oxides and higher doped channels result in an increase in the horizontal and vertical components of the electric field near the drain (see drain field). Carrsers accelerated by the electric field can be "hot", thereby overcoming an oxide barrier injected into the gate oxide. It is desirable to reduce the occurrence of hot carriers since hot carriers injected into the gate oxide can degrade the performance of the device.
핫 캐리어들의 발생을 감소시키기 위해 이용되는 한 기술로는 드레인 전계를 감소시키는 것이다. 적게 도핑된 드레인(LDD) 구조들은 드레인 전계를 감소시키기 위해 이용되어, 핫 캐리어들과 연관된 여러 문제들을 감소시킨다. LDD 구조에서, 소스 및 드레인은 2개의 주입 단계들을 통해 통상적으로 형성된다. 스페이서는 게이트의 어느 한쪽 위에 형성되어, 소스 및 드레인의 많게 도핑된 영역이상 형성되는 동안 마스크로 기능한다.One technique used to reduce the occurrence of hot carriers is to reduce the drain field. Less doped drain (LDD) structures are used to reduce the drain electric field, reducing various problems associated with hot carriers. In an LDD structure, the source and drain are typically formed through two implantation steps. Spacers are formed on either side of the gate to serve as a mask while over the heavily doped regions of the source and drain are formed.
스페이서들이 LDD 구조들의 형성에 이로운 반면, LDD 구조들의 제조 및 LDD 구조들과 연관된 임의의 결점도 가지고 있다. 최종적으로, 상대적으로 두꺼운 전계 옥사이드 영역은 전기적으로 절연 활성 디바이스 영역에 이용된다. 전계 옥사이드는 실리콘의 로컬 산화(LOCOS)에 의해 통상적으로 형성된다. LOCOS 공정은 본질적으로 기판 표면 위에 증착시키거나, 실리콘 다이옥사이드(SiO2)의 얇은 패드 옥사이드를 열로 성장시키는 것으로 이루어진다. 그 후, 실리콘 니트라이드(SiN)의 층은 패드 옥사이드 위에 증착된다. SiN은 배리어로서 고온 산화에 작용한다. 실리콘 니트라이드층은 활성 디바이스들이 소망하는 실리콘 기판 위에 SiN의 일부를 잔유시키며 통상적으로 패턴화된다. 상기 기판은 노출된 영역들에서 전계 옥사이드를 형성하기 위해 그 뒤 어닐링된다. 이러한 공정동안, 전계 옥사이드의 일부는 실리콘 기판의 측면 산화에 의해 니트라이드층의 부근에서 본래대로 형성되고, 산업분야에서는 자체 형상 때문에 소위 "버드 비이크(birds beak)"로서 통상적으로 참조된다.While spacers are beneficial for the formation of LDD structures, they also have any drawbacks associated with the fabrication of LDD structures and LDD structures. Finally, relatively thick field oxide regions are used for electrically insulating active device regions. Field oxides are typically formed by local oxidation of silicon (LOCOS). The LOCOS process consists essentially of depositing on the substrate surface or thermally growing a thin pad oxide of silicon dioxide (SiO 2 ). Thereafter, a layer of silicon nitride (SiN) is deposited over the pad oxide. SiN acts on high temperature oxidation as a barrier. The silicon nitride layer is typically patterned, leaving some of the SiN on the silicon substrate where the active devices are desired. The substrate is then annealed to form the field oxide in the exposed regions. During this process, some of the field oxide is inherently formed in the vicinity of the nitride layer by lateral oxidation of the silicon substrate and is commonly referred to in the industry as the so-called "birds beak" because of its shape.
스페이서의 제조시, 오버-에칭과 더불어 스페이스 옥사이드층 두께로 변화들에 대해 설명하는 것을 필요로 한다. 오버-에칭 순서를 통해, 실리콘 표면에서 소스 및 드레인 영역들은 소스 및 드레인에 양호한 옴 접점(ohmic contact)을 확보하기 위해 오버-에칭이 용이하다. 오버-에칭 순서의 결과, 전계 옥사이드에 대한 과도의 에칭이 발생할 수도 있다. 상기 과도 에칭은 전계 옥사이드의 의해 버드 비이크"풀백(pullback)"으로서 공지되어 있고, 전계 옥사이드에 의한 절연에서 게이트 유전체 세선화(gate dielectric thinning)와 감소를 가져올 수도 있다. 따라서, 소스 및 드레인 영역들의 오버-에칭은 소스/드레인 접합부에서 누설 전류를 가져올 수도 있다. 소스/드레인 접합부에서의 누설은 LDD 구조의 스페이서 에지 아래의 접합부에 통상적으로 국한된다. 이러한 누설 문제는 스페이서 오버-에칭으로부터 발생된 기판의 에칭 손상 및 실리콘 손실에 일반적으로 기인한다.In the manufacture of the spacer, it is necessary to account for the variations in space oxide layer thickness with over-etching. Through the over-etching order, the source and drain regions on the silicon surface are easy to over-etch to ensure good ohmic contacts to the source and drain. As a result of the over-etching sequence, excessive etching to the field oxide may occur. This transient etching is known as a bird beak "pullback" by the field oxide, and may result in gate dielectric thinning and reduction in insulation by the field oxide. Thus, over-etching of the source and drain regions may result in leakage current at the source / drain junction. Leakage at the source / drain junction is typically confined to the junction below the spacer edge of the LDD structure. This leakage problem is usually due to etch damage and silicon loss of the substrate resulting from spacer over-etching.
종래의 실리콘 다이옥사이드 스페이서 구조들에서 오버-에칭에 연관된 결점을 회피하기 위해, 실리콘 다이옥사이드 대신 대안의 재료들이 스페이서 재료로서 이용되어 왔다. 상기와 같은 하나의 재료로써 실리콘 니트라이드가 있다. 다른 에칭 화학물들이 이용될 수도 있기 때문에, 전계 옥사이드(실리콘 다이옥사이드)와 실리콘 니트라이드 사이에 에칭 선택도가 이루어져, 오버-에칭과 연관된 문제들이 감소될 수도 있다. 그러나, 실리콘 니트라이드의 유전 상수는 실리콘 다이옥사이드에 대한 2배의 유전 상수와 유사하다. 실리콘 니트라이드의 더 높은 유전 상수는 게이트 옥사이드와 소스/드레인 영역들 사이에 기생 캐패시턴스를 증가시킨다. 상기 유해한 기생 캐패시턴스는 반대로 디바이스 응답 및 속도에 영향을 미친다. 따라서, 오버-에칭과 연관된 문제들이 실리콘 니트라이드 스페이서를 이용함으로써 감소되는 동안, 디바이스 실행이 저하될 수도 있다.In order to avoid the drawbacks associated with over-etching in conventional silicon dioxide spacer structures, alternative materials have been used as spacer materials instead of silicon dioxide. One such material is silicon nitride. As other etch chemistries may be used, etch selectivity may be made between the field oxide (silicon dioxide) and silicon nitride, thereby reducing the problems associated with over-etching. However, the dielectric constant of silicon nitride is similar to twice that of silicon dioxide. The higher dielectric constant of silicon nitride increases the parasitic capacitance between the gate oxide and source / drain regions. The harmful parasitic capacitance, in turn, affects device response and speed. Thus, while problems associated with over-etching are reduced by using silicon nitride spacers, device performance may be degraded.
따라서, 필요한 것은 동시에 종래의 LDD 구조들과 연관된 기생 캐패시턴스의 반대 효과를 회피하는 동안 오버-에칭의 반대 효과를 극복하는 적게 도핑된 드레인 구조이다.Therefore, what is needed is a less doped drain structure that overcomes the opposite effect of over-etching while simultaneously avoiding the opposite effect of parasitic capacitance associated with conventional LDD structures.
본 발명은 적게 도핑된 드레인 전계 효과 트랜지스터 구조(LDD-FET)를 위한 다층 스페이서에 관한 것이다. 스페이서는 게이트 구조 부근의 제 1 층 및 상기 제 1 층위에 증착된 제 2 층을 포함한다. 양호하게, 제 1 층은 상대적으로 낮은 유전 상수를 갖는 재료인 반면, 제 2 층은 활성 디바이스 및 디바이스 절연 영역들을 위해 이용되는 재료들과 연관된 에칭 선택도를 나타내기 위해 선택된다. 상기 선택은 실질적인 오버-에칭없이 LDD 스페이서의 형성을 가능하게 한다. 따라서, 에칭 선택도가 오버-에칭의 반대 효과없이 스페이서의 형성을 가능하게 하는 동안, 본 발명은 로우-케이 유전에 의해 기생 캐패시턴스 효과를 감소시킨다.The present invention relates to a multilayer spacer for a lightly doped drain field effect transistor structure (LDD-FET). The spacer includes a first layer near the gate structure and a second layer deposited over the first layer. Preferably, the first layer is a material having a relatively low dielectric constant, while the second layer is selected to exhibit etch selectivity associated with the materials used for the active device and device isolation regions. This selection allows the formation of LDD spacers without substantial over-etching. Thus, while etch selectivity enables the formation of spacers without the opposite effect of over-etching, the present invention reduces the parasitic capacitance effect by low-k dielectrics.
도 1은 로우-케이 유전 재료의 층위에 배치된 로우-케이 유전 재료의 층을 구비하는 본 발명의 실시예의 게이트 스택 구조를 도시하는 도면.1 illustrates a gate stack structure of an embodiment of the present invention having a layer of low-k dielectric material disposed over a layer of low-k dielectric material.
도 2는 로우-케이 유전 재료의 층위에 배치된 로우-케이 유전 재료의 층을 구비하는 본 발명의 실시예의 게이트 스택 구조를 도시하는 도면.2 illustrates a gate stack structure of an embodiment of the present invention having a layer of low-k dielectric material disposed over the layer of low-k dielectric material.
도 3은 유전 재료의 외부층과 로우-케이 유전 재료의 제 1층을 구비하는 본 발명의 실시예의 최종 스페이서를 도시하는 도면.3 shows a final spacer of an embodiment of the present invention having an outer layer of dielectric material and a first layer of low-k dielectric material.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
301 : 게이트 304 : 드레인301: gate 304: drain
305 : 소스 306 : 로우-케이 층305 source 306 low-k layer
307 :니트라이드층 309 : 소스/드레인 영역307: nitride layer 309: source / drain region
요약해서, 본 발명은 다층 스페이서 및 그 제조 방법에 관한 것이다. 도 3은 적게 도핑된 드레인 영역(302) 및 적게 도핑된 소스 영역(303)을 갖는 전계 효과 트랜지스터(FET)의 게이트(301)를 도시하는 본 발명의 양호한 실시예의 단면도이다. 드레인(304) 및 소스(305)는 보다 많게 도핑된다. 실시예에서, FET는 n-로 도핑된 영역들(302,303) 및 n+로 도핑된 영역들(304,305)을 갖는 NMOS이다. 본 발명의 다층 스페이서는 제 1 층(306) 및 제 2 층(307)을 가진다. 양호한 실시예에서, 제 1 층(306)은 로우-케이 유전 재료이다. 제 2 층(307)을 형성하기 위해 이용된 재료는 디바이스의 활성 영역들(308,309)의 오버-에칭 또는 전계 옥사이드 절연 영역들(310,311)의 오버-에칭도 되지 않은 방법에서 에칭 선택도를 통해 스페이서 제조가 가능하도록 선택된다. 따라서, 도 3에 도시된 양호한 스페이서 구조에 의해, 게이트(301)와 소스(305) 및 드레인(304) 사이의 기생 캐패시턴스가 감소되는 반면, 단일층 실리콘 다이옥사이드 스페이서와 연관된 오버-에칭의 문제가 극복된다.In summary, the present invention relates to a multilayer spacer and a method of manufacturing the same. 3 is a cross-sectional view of a preferred embodiment of the present invention showing a gate 301 of a field effect transistor (FET) having a lightly doped drain region 302 and a lightly doped source region 303. Drain 304 and source 305 are more doped. In an embodiment, the FET is an NMOS with n − doped regions 302, 303 and n + doped regions 304, 305. The multilayer spacer of the present invention has a first layer 306 and a second layer 307. In a preferred embodiment, the first layer 306 is a low-k dielectric material. The material used to form the second layer 307 is a spacer via etch selectivity in a method that is neither over-etching the active regions 308, 309 of the device or over-etching the field oxide insulating regions 310, 311. It is selected to allow for manufacture. Thus, with the preferred spacer structure shown in FIG. 3, the parasitic capacitance between gate 301 and source 305 and drain 304 is reduced, while over-etching problems associated with single layer silicon dioxide spacers are overcome. do.
도 1에서, 실리콘의 로컬 산화(LOCOS)는 양호한 전계 옥사이드 절연 영역들(310,311)을 형성하기 이해 이용된다. 또한, 트렌치 절연은 공지된 기술들에 의해 형성 및 이용될 수 있다. 게이트(301)는 기판(101)위에 증착된다. 실례로, 게이트(301)는 게이트 유전으로 활성화되는 옥사이드층을 가진 폴리실리콘의 이중층이다. 게이트는 유전 상수(하이-케이) 재료를 또한 포함할 수도 있다. 하이-케이 유전을 포함하는 게이트 구조의 일예로는 특히 참조로써 포함된 공지의 미국 특허 제 08/995,589 호(본 발명의 양수인으로 지정)에 개시되어 있다.In FIG. 1, local oxidation of silicon (LOCOS) is utilized to form good field oxide insulating regions 310, 311. Trench isolation can also be formed and used by known techniques. Gate 301 is deposited over substrate 101. For example, gate 301 is a bilayer of polysilicon with an oxide layer activated with a gate dielectric. The gate may also include a dielectric constant (high-k) material. An example of a gate structure comprising a high-k dielectric is disclosed in known US patent 08 / 995,589, designated as assignee of the present invention, in particular incorporated by reference.
본 발명에 의해 기생 캐패시턴스의 감소는 하이-케이 게이트 유전층을 이용하는 MOS 구조에서 특히 유익함을 제공한다. 하이-케이 게이트 재료들이 게이트 유전을 위해 이용될 때, 게이트 유전의 치수의 두께는 일반적으로 더 커진다. 상기 두께의 하이-케이 게이트 유전층은 게이트와 소스/드레인 사이에 기생 인터액션으로 증가될 수도 있다. 따라서, 기생 캐패시턴스를 감소시키는 본 발명의 로우-케이 스페이서층은 하이-케이 유전 게이트 구조들에서 특히 유익하다.The reduction of parasitic capacitance by the present invention offers particular benefit in MOS structures using high-k gate dielectric layers. When high-k gate materials are used for the gate dielectric, the thickness of the gate dielectric's dimension is generally larger. The high-k gate dielectric layer of this thickness may be increased in parasitic interaction between the gate and the source / drain. Thus, the low-k spacer layer of the present invention which reduces parasitic capacitance is particularly beneficial in high-k dielectric gate structures.
제 1 층(306)은 약 2.1 내지 2.6의 범위에서 유전체 상수를 갖는 실례의 로우-케이 재료이다. 도 1에 도시된 양호한 실시예에서, 로우-케이 유전체(306)는 약 10%의 레벨에서 카본으로 도핑된 실리콘 다이옥사이드이다(카본 도핑된 실리콘 다이옥사이드는 다공성 실리콘 다이옥사이드의 일예이다). 그러나, 다른 재료들은 로우-케이 층(306)으로 이용될 수도 있다. 양호한 실시예에서, 로우-케이 층(306)은 표준 스핀-온 기술에 의해 제조되어, 약 5 nm 내지 50 nm 정도의 두께를 갖는다.First layer 306 is an exemplary low-k material having a dielectric constant in the range of about 2.1 to 2.6. In the preferred embodiment shown in FIG. 1, low-k dielectric 306 is silicon dioxide doped with carbon at a level of about 10% (carbon doped silicon dioxide is one example of porous silicon dioxide). However, other materials may be used as the low-k layer 306. In a preferred embodiment, low-k layer 306 is fabricated by standard spin-on techniques and has a thickness on the order of about 5 nm to 50 nm.
제 1 층(306)이 증착된 후, 도 2에 도시된 바와 같이 제 2 층(307)이 증착된다. 제 2 층(307)을 위해 선택된 재료는 오버-에칭을 갖는 종래 분야의 기존 문제들을 회피하는 동안, 스페이서층을 형성하기 위해 선택적 에칭을 가능하게 하는 재료이다. 본 실시예에서, 소망의 에칭 선택도를 가능하게 하는 다른 재료들이 이용되더라도, 제 2 층(307)을 위해 선택된 재료는 실리콘 니트라이드이다. 실리콘 니트라이드층(307)은 표준 기술 예를 들어, 저압력 화학 가스 증착(LPCVD)에 근거한 저온(〈750℃) SiH4또는 플라스마 강화 화학 기상 성장법(RECVD; plasma enhanced chemical vapor deposition)에 의해 증착될 수도 있다. 본 실시예에서, 니트라이드층(307)은 약 20 nm 내지 80 nm 정도의 두께를 가진다. 니트라이드층(307)이 증착된 후, 에칭 순서는 스페이서를 형성하기 위해 실행된다.After the first layer 306 is deposited, a second layer 307 is deposited as shown in FIG. 2. The material selected for the second layer 307 is a material that enables selective etching to form a spacer layer, while avoiding existing problems in the prior art with over-etching. In this embodiment, the material selected for the second layer 307 is silicon nitride, although other materials are used that allow for the desired etch selectivity. The silicon nitride layer 307 is formed by low temperature (<750 ° C) SiH 4 or plasma enhanced chemical vapor deposition (RECVD) based on standard techniques such as low pressure chemical gas deposition (LPCVD). May be deposited. In this embodiment, the nitride layer 307 has a thickness of about 20 nm to 80 nm. After the nitride layer 307 is deposited, the etching sequence is performed to form the spacers.
양호한 실시예에서, 상기 층(307)을 선택적으로 제거하기 위해 에칭은 등방성인 반작용 이온 에칭(RIE)에 의해 행해진다. 제 1 에칭 단계에서, 제 1 층(306) 및 제 2 층(307)은 각각 전계 옥사이드 영역들(310,311)과 (308,309)에서 도시된 소스 및 드레인의 영역들을 위해 마스크로써 기능한다. 제 1 에칭 단계를 위해 선택된 에칭 화학은 전계 옥사이드(310,311) 또는 소스와 드레인의 영역(308,309)을 감지할 정도의 에칭없이도 상기 층(307)을 에칭하는 에칭 화학이다. 양호한 실시예에서, 상기 층(307)은 실리콘 니트라이드이고, C2F6은 니트라이드 에칭을 실행하기 위해 이용되며, CH3F 엔드 포인트 검출 기술은 에칭의 엔드를 검출하기 위해 이용된다. 이 단계에서, 기초층(306,310,311)이 선택된 화학의 에칭 선택도로 인해 감지될 정도로 에칭되지 않는 것을 제외하고는 니트라이드층(307)은 에칭될 것이다. 상기 층(307)의 에칭 완료된 이후, 스페이서를 형성하기 위해 이용되는 제 2 에칭 단계가 실행된다. 이 단계에서 선택된 에칭 화학은 정상적으로 고온 성장 옥사이드인 전계 옥사이드(310,311)보다 더 빠르게 제 1 층(306)을 에칭할 것이다. 양호한 실시예에서, 상기 층(306)은 다공성 실리콘 다이옥사이드이고, RIE 단계는 선택 에칭을 실행하기 위해 이용된 CH4로 행해진다.In a preferred embodiment, etching is performed by reactive ion etching (RIE) to selectively remove the layer 307. In the first etching step, the first layer 306 and the second layer 307 serve as masks for the regions of the source and drain shown in the field oxide regions 310, 311 and 308, 309, respectively. The etch chemistry selected for the first etch step is an etch chemistry that etches the layer 307 without etching enough to sense the field oxide 310, 311 or the regions 308, 309 of the source and drain. In a preferred embodiment, the layer 307 is silicon nitride, C 2 F 6 is used to perform nitride etching, and the CH 3 F end point detection technique is used to detect the end of the etching. In this step, the nitride layer 307 will be etched except that the base layers 306, 310, 311 are not etched to a detectable extent due to the etch selectivity of the selected chemistry. After etching of the layer 307 is complete, a second etching step used to form the spacer is performed. The etching chemistry selected in this step will etch the first layer 306 faster than the field oxides 310,311, which are normally high temperature growth oxides. In a preferred embodiment, the layer 306 is porous silicon dioxide, and the RIE step is done with CH 4 used to perform the selective etch.
본 발명에 따라 명백한 이점이 실현된다. 선택된 재료들과 에칭 화학들은 절연의 오버-에칭 및 활성 영역들을 감소시키는 에칭 선택도를 가져온다. 본 실시예에서, 다층 스페이서는 상대적으로 얇은 로우-케이 층위에 증착된 상대적으로 두꺼운 니트라이드층을 일반적으로 포함한다. 선택 에칭은 선택 지역들에서 니트라이드층의 제거를 가능하게 한다. 그 후, 로우-케이 층은 예를 들어, 디바이스의 활성 영역들로부터 니트라이드층의 프로퍼(proper) 제거를 확보하기 위해 소요하는 오버-에칭과 더불어 종래의 기술들에 의해 제거된다. 불필요한 재료들의 제거를 확보하기 위해, 오버-에칭 허용차는 통상 10% 내지 20% 정도이다. 공지된 본 발명에 있어서, 오버-에칭은 로우-케이 재료의 상대적으로 얇은 층에서 실행되고, 10% 내지 20% 오버-에칭이 허가될 수 있다. 상술된 것은 100 nm보다 더 큰 두께를 가진 단일층이 10% 내지 20%의 허용차로 오버-에칭되는 종래의 기술들과 대조된다. 전술된 것에 따라, 상기 정도의 오버-에칭은 디바이스의 성능이 저하되는 효과를 줄 수 있다.Obvious advantages are realized according to the invention. Selected materials and etch chemistries result in etch selectivity that reduces over-etching and active regions of insulation. In this embodiment, the multilayer spacer generally comprises a relatively thick nitride layer deposited over a relatively thin low-k layer. Selective etching enables the removal of the nitride layer in select regions. Thereafter, the low-k layer is removed by conventional techniques, for example with over-etching required to ensure the proper removal of the nitride layer from the active regions of the device. To ensure the removal of unnecessary materials, the over-etching tolerance is usually on the order of 10% to 20%. In the known invention, over-etching is performed in a relatively thin layer of low-k material, and 10% to 20% over-etching can be allowed. The above is in contrast to conventional techniques in which a monolayer with a thickness greater than 100 nm is over-etched with a tolerance of 10% to 20%. As mentioned above, this degree of over-etching can have the effect of degrading the performance of the device.
상술된 바와 같이, 본 발명의 변화 및 변경은 반도체 분야의 통상의 기술을 갖는 기술자들로 인해 명백해 질 것이다. 스페이서 층을 이용하는 양호한 LDD 디바이스인 MOSFET 디바이스의 이용을 위해, 본 발명에는 구조 및 그 제조 방법이 개시되어 있다. 스페이서에 포함된 한층 이상의 로우-케이 유전 재료와 함께 다층 스페이서를 포함하는 것에 의해, 스페이서층은 임의의 유전 재료들과 연관된 게이트 스택 및 소스/드레인 영역들 사이에서 감소된 기생 캐패시턴스를 갖는 이득을 포함한다. 상술된 바와 같이, 오버-에칭과 연관된 문제들을 회피하는 동안, 최소한 스페이서의 외부층은 스페이서의 형성을 가능하게 하고, 그 에칭 선택도를 위해 선택된다.As mentioned above, variations and modifications of the present invention will become apparent to those skilled in the art. For the use of MOSFET devices, which are good LDD devices using spacer layers, the present invention discloses a structure and a method of manufacturing the same. By including a multilayer spacer with one or more low-k dielectric materials included in the spacer, the spacer layer includes a gain with reduced parasitic capacitance between the gate stack and the source / drain regions associated with any of the dielectric materials. do. As mentioned above, while avoiding the problems associated with over-etching, at least the outer layer of the spacer enables the formation of the spacer and is selected for its etch selectivity.
Claims (17)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42808599A | 1999-10-27 | 1999-10-27 | |
| US9/428,085 | 1999-10-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010051263A true KR20010051263A (en) | 2001-06-25 |
Family
ID=23697490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000063187A Withdrawn KR20010051263A (en) | 1999-10-27 | 2000-10-26 | Multi-layer structure for mostet spacers |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001177090A (en) |
| KR (1) | KR20010051263A (en) |
| GB (1) | GB2362029A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230067206A (en) | 2021-11-09 | 2023-05-16 | 오미경 | Plant fertilization promoter that promote pollination of self-incompatibility fruit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2840453B1 (en) * | 2002-06-04 | 2005-06-24 | St Microelectronics Sa | METHOD FOR MANUFACTURING A MOS TRANSISTOR OF REDUCED GRID LENGTH, AND INTEGRATED CIRCUIT COMPRISING SUCH A TRANSISTOR |
| JP4867176B2 (en) | 2005-02-25 | 2012-02-01 | ソニー株式会社 | Manufacturing method of semiconductor device |
| JP5817205B2 (en) * | 2011-04-28 | 2015-11-18 | 株式会社デンソー | Manufacturing method of semiconductor device |
| FR3013895B1 (en) | 2013-11-25 | 2017-04-14 | Commissariat Energie Atomique | METHOD FOR FORMING SPACERS OF A GRID OF A TRANSISTOR |
| CN105336592B (en) * | 2014-07-09 | 2018-04-10 | 中芯国际集成电路制造(上海)有限公司 | Form the post tensioned unbonded prestressed concrete technique of high-K metal gate device |
| US9502418B2 (en) | 2014-10-02 | 2016-11-22 | International Business Machines Corporation | Semiconductor devices with sidewall spacers of equal thickness |
| CN107689329B (en) * | 2016-08-03 | 2020-03-13 | 中芯国际集成电路制造(上海)有限公司 | Fin field effect transistor and manufacturing method thereof |
| CN118899218B (en) * | 2024-10-09 | 2025-03-11 | 合肥晶合集成电路股份有限公司 | Method for improving etching selectivity ratio of silicon nitride and silicon oxide and mask layer etching method |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715938B2 (en) * | 1985-05-23 | 1995-02-22 | 日本電信電話株式会社 | Semiconductor device and manufacturing method thereof |
| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| US5274261A (en) * | 1990-07-31 | 1993-12-28 | Texas Instruments Incorporated | Integrated circuit degradation resistant structure |
| JPH04152535A (en) * | 1990-10-16 | 1992-05-26 | Sanyo Electric Co Ltd | Semiconductor device |
| TW203148B (en) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph | |
| US5498555A (en) * | 1994-11-07 | 1996-03-12 | United Microelectronics Corporation | Method of making LDD with polysilicon and dielectric spacers |
| US5654212A (en) * | 1995-06-30 | 1997-08-05 | Winbond Electronics Corp. | Method for making a variable length LDD spacer structure |
| JP3413823B2 (en) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JPH09298297A (en) * | 1996-04-30 | 1997-11-18 | Ricoh Co Ltd | Semiconductor device and manufacture thereof |
| JP2950408B2 (en) * | 1996-07-11 | 1999-09-20 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JPH1065151A (en) * | 1996-08-14 | 1998-03-06 | Sony Corp | Semiconductor device and its manufacturing method |
| JPH10303141A (en) * | 1997-04-28 | 1998-11-13 | Sony Corp | Semiconductor device and its manufacture |
| JP3502750B2 (en) * | 1997-09-10 | 2004-03-02 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device and method of manufacturing the same |
| TW387151B (en) * | 1998-02-07 | 2000-04-11 | United Microelectronics Corp | Field effect transistor structure of integrated circuit and the manufacturing method thereof |
-
2000
- 2000-10-16 GB GB0025340A patent/GB2362029A/en not_active Withdrawn
- 2000-10-26 KR KR1020000063187A patent/KR20010051263A/en not_active Withdrawn
- 2000-10-27 JP JP2000328522A patent/JP2001177090A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230067206A (en) | 2021-11-09 | 2023-05-16 | 오미경 | Plant fertilization promoter that promote pollination of self-incompatibility fruit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2362029A (en) | 2001-11-07 |
| GB0025340D0 (en) | 2000-11-29 |
| JP2001177090A (en) | 2001-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6091120A (en) | Integrated circuit field effect transisters including multilayer gate electrodes having narrow and wide conductive layers | |
| KR100317219B1 (en) | A method of manufacturing a semiconductor device of which the parasitic capacitance is decreased | |
| US5428240A (en) | Source/drain structural configuration for MOSFET integrated circuit devices | |
| KR100396895B1 (en) | Method of fabricating semiconductor device having L-type spacer | |
| US6838733B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| US6869839B2 (en) | Method of fabricating a semiconductor device having an L-shaped spacer | |
| US20060211200A1 (en) | Method of manufacturing semiconductor device | |
| KR19990057943A (en) | Contact hole formation method of semiconductor device | |
| JP2006516176A (en) | Horizontal diffusion MOS transistor (LDMOS) and manufacturing method thereof | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| KR100514166B1 (en) | Method of forming cmos | |
| KR20010051263A (en) | Multi-layer structure for mostet spacers | |
| US6238988B1 (en) | Method of forming a MOS transistor | |
| JPH07273330A (en) | Semiconductor device and its manufacture | |
| JPH03138930A (en) | Field effect transistor with polysilicon window pad | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| KR20010004237A (en) | A method for forming semiconductor memory device including self-aligned contact process | |
| KR0151066B1 (en) | Method of fabricating semiconductor device using titanium nitride at gate electrode | |
| KR100234692B1 (en) | Transistor and the manufacturing method thereof | |
| US6383937B1 (en) | Method of fabricating a silicon island | |
| KR100335274B1 (en) | Manufacturing method of semiconductor device | |
| KR100265595B1 (en) | ML semiconductor device and its manufacturing method | |
| KR100464535B1 (en) | A method for forming a transistor of a semiconductor device | |
| KR20000006376A (en) | Semiconductor device and manufacturing method | |
| KR100446860B1 (en) | Method For Manufacturing Semiconductor Devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20001026 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |