KR20010050573A

KR20010050573A - 히스테리 스위치-모드 전원의 주파수 제어

Info

Publication number: KR20010050573A
Application number: KR1020000055626A
Authority: KR
Inventors: 그랜트데이비드
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1999-09-23
Filing date: 2000-09-22
Publication date: 2001-06-15
Also published as: EP1087506A3; JP2001103739A; TW591866B; EP1087506A2; JP4647763B2

Abstract

파워 컨버터는, 제어기의 출력 주파수를 모니터하고, 이를 사용자에 의해 내부에서 또는 외부에서 생성된 기준 주파수(500)와 비교한 다음, 그에 따라서 제어기의 히스테리시스를 조정하는 피드백 회로(1000)를 포함하는 히스테리 제어기(10)로 구성된다. 조정된 히스테리시스 레벨에 의해 스위칭 주파수가 증가되거나 감소됨으로써, 전원 제어기의 스위칭 주파수가 제어되어 원하는 레벨로 유지될 것이다.

Description

히스테리 스위치-모드 전원의 주파수 제어{FREQUENCY CONTROL OF HYSTERETIC SWITCH-MODE POWER SUPPLY}

본 발명은 일반적으로 전원 컨버터(power supply converter)에 관한 것으로, 특히 히스테리-제어 전원 컨버터(hysterectic-controlled power supply converter)에 관한 것이다.

통상적으로 사용되는 3개의 기본적인 스위칭 전원 토폴로지로서 벅(buck), 부스트(boost), 및 벅-부스트(buck-boost)가 있다. 이들중에서, 가장 단순하고 가장 일반적인 것은 벅 컨버터이다. 텍사스 인스트루먼트사에 의해 제조되어 상용되고 있는 제어기 TI TPS5210에 의해 제어되는 벅 컨버터 의 단순도가 도 1에 도시되어 있다. 상위측 구동기(50)와 하위측 구동기(60)가, 출력 전압을 증가시키거나 감소시켜 특정 원하는 범위 내로 출력 전압을 유지하도록 제어기에 의해 교대로 구동된다.

정확하고 안정적인 출력 전압을 유지하기 위해 전원을 제어하기 위한 각종 방법이 있다. 가장 일반적인 방법으로서 2가지가 있는데, TPS5210에 의해 이용되는 히스테리 제어와 펄스폭 변조(PWM)가 있다. 통상 히스테리 제어기, 또는 리플 조정기로 불리는 이들은 출력 전압을 계속해서 모니터링한다. 출력 전압이 너무 낮으면, 상위측 구동기 (예를 들면, MOSFET 50)가 온되어 출력 전압을 증가시키고, 출력 전압이 너무 높으면, 상위측 구동기는 오프되고 하위측 구동기 (예를 들면, MOSFET 60)가 온되어 출력 전압을 감소시킨다. 따라서, 최종 출력 전압은 상위측 구동기가 온될 때-대-하위측 구동기가 온될 때의 비에 비례한다. 상위측 구동기가 하위측 구동기보다 온되면, 출력(Vout)의 전압은 0볼트보다는 입력 전압에 가까워지고, 하위측 구동기가 상위측 구동기보다 온되면, 출력 전압은 입력 전압보다는 0볼트에 가까워진다. 이러한 방법을 이용한 제어의 주된 장점은 제어기의 과도 응답이 매우 우수하다는 것이다. 히스테리 제어기는, 출력 전압의 직접적인 측정에만 기초하여 상위측 및 하위측 구동기를 온시킬 때를 결정한다. 만약, 출력 로드에 갑작스런 변동이 있는 경우에는, 시스템은 매우 신속하게 응답할 수 있다. 이는, 매우 빠르게 변화될 수 있는 매우 큰 전력 로드를 갖는 마이크로프로세서나 모던 DSP 시스템 등의 많은 분야에 있어서 매우 중요하다.

상위측 및 하위측 구동기들을 제어하기 위해 PWM 피드백 방법이 또한 일반적으로 사용된다. PWM 시스템은 구형파를 발생시키기 위해 전형적으로 발진기를 사용한다. 출력 전압의 레벨에 따라, 그 구형파의 "마크-투-스페이스(mark-to-space)"비가 변경될 수 있고, 결과적인 구형파를 사용하여 상위 및 하위측 구동기들을 제어할 수 있다. 그러나, PWM 스킴은, 피드백에 상당한 시간 래그가 있어 우수한 과도 응답을 할 수 없다는 큰 단점을 갖고 있다.

그러나, 종래 기술의 히스테리 제어 시스템은, 스위칭 주파수의 비교적 큰 가변성 (출력 전압 리플의 스위칭)을 허용한다는 점에서, PWM 시스템에 비해 큰 단점을 갖는다. PWM 제어기와는 다르게, 히스테리 제어기는 우수한 주파수 제어를 갖지 못한다. 도 2a의 이상적인 삼각 파형 출력에 도시되어 있는 바와 같이, 출력 전압은 목표 전압에 대하여 발진하고, 발진의 진폭은 제어기에 설정된 히스테리시스량과 동일하다. 실제의 출력 전압의 파형은 깨끗한 삼각파가 아니고, 오히려 도 2b에 도시된 파형과 유사하게 보인다. 이는 시스템의 피드백에 있어서의 유한 지연으로 인한 것이다. 이러한 편차는 중요하지 않으나, 설정된 히스테리시스 레벨의 오버슛이나 언더슛을 유발한다. 부연하자면, 리플 진폭이 히스테리시스 레벨에 의해 상대적으로 고정된다고 해도, 리플 주파수는 변할 수 있고 반드시 일정한 것은 아니다. 이는 주로 출력 캐패시터 C2의 등가 직렬 저항(ESR) 및 등가 직렬 인덕턴스(ESL) 등의 회로의 기생 소자로 인한 것이다. 이런 기생 크기는 크게 변하여, 전원 장치중에서 최종 발진 주파수의 변동이 많다. 이러한 변동성은, 너무 높은 주파수에서는, 많은 전력이 스위칭 트랜지스터의 스위칭 손실에 의해 소모되고, 너무 낮은 주파수에서는, 전류 피크가 커져서 스위칭 트랜지스터가 더 많은 전력을 소모하게 하고, 전원 인덕터가 오버-디자인(over-design)되게 하기 때문에 바람직하지 않다. 이러한 주파수 변동은 시스템에서 사용되는 캐패시터와 관련된 ESR 및 ESL의 변경에 의해 상당히 감소될 수 있다. 저렴한 소자를 사용할 경우, 이들 기생성이 매우 잘 변동한다. 기생성을 작게하고 주파수 변동을 작게하기 위해서는, 값비싼 소자를 사용해야만 한다. 시스템은, 시스템이 동작할 수 있는 최저 및 최고 주파수 둘다를 수용하도록 설계되어야 한다. 따라서, 종래 기술의 히스테리 시스템의 경우에는, 동작 주파수의 변동을 최소화하기 위해, ESR 및 ESL의 매우 작은값을 갖는 값비싼 캐패시터를 특정해야 한다. 따라서, 종래 기술의 히스테리 제어기와 관련된 이러한 문제는 최소화될 수는 있으나, 가격이 비싸다. 스위칭 주파수를 제어하는 히스테리 제어기의 이러한 어려움으로부터 기인하는 또 다른 문제점은, 통신 분야 등의 특정 민감한 응용 분야에 있어서, 원치않는 전자기 간섭 발생을 회피하기 위해, 스위치모드 전원이 특정 주파수 대역 내에서 동작할 필요가 있을 수 있다는 것이다. 주파수 대역이 협소화될 수도록, 히스테리-제어 시스템을 충족시키기 위한 어려움은 더 커진다. PWM 제어기는, 발진기가, 어떤 주파수가 요구되던 간에 고정될 수 있고, 최종 조파(harmonics)가 간단하게 발진기의 조파가될 것이기 때문에, 이러한 종류의 사양을 용이하게 충족시킬 수 있다. 이는 히스테리-제어 시스템에 비해 PWM 제어 시스템이 갖는 중요한 장점이 된다. PWM 제어기는 요구되는만큼 정확하게 임의로 설정될 수 있다.

히스테리 제어 시스템의 단점을 해결하기 위해 사용하는 대안적인 형태로서 하이브리드 PWM/히스테리 제어 시스템이 있다. 이러한 종류의 제어기는 일반적으로 PWM 방식에 의해 제어된다. 그러나, 출력 전압에 대해 정해진 임계값을 초과하는 경우에는, 히스테리 제어 회로가 부숴진다. 이러한 종류의 시스템은, 히스테리 제어 회로를 연속적으로 트리거링하지 않도록 하기 위해서, 임계값의 제한이 PWM 제어기의 정상적인 동작으로부터 너무 멀게 설정되어야 하기 때문에, 과도 응답이 방치된다는 문제가 있다. 또한, 회로량과 복잡함이 증가된다.

따라서, 우수한 과도 응답에 부가하여 우수한 스위칭 주파수 제어를 갖는 전원 제어기가 요구된다.

도 1을 참조하여, 종래 기술의 히스테리-제어 전원 시스템을 간략하게 설명한다. 도 1은 히스테리-제어 동기-벅 제어기에 의해 제어되는 전형적인 벅 전원의 블럭도를 도시한다. 도 1에 도시된 히스테리 제어기는 TPS5210이나, 현재 이용 가능한 임의의 번호의 히스테리 제어기일 수 있다. TPS5210의 특정한 작용 및 스위치모드 전원의 벅 전력단은 텍사스 인스트루먼트사로부터 입수할 수 있는 다음의 논문에 상세하게 설명되어 있다. 이들은 1) "Understanding Buck Power Stages in Switchmode Power Supplies", an application report from the Texas Instruments Incorporated, Mixed Signal Products Literature #SLVA0572; 2) "Designing Fast Response Synchronous Buck Regulators Using the TPS5210", also an application report from the Texas Instruments Incorporated, Mixed Signal Products Literature #SLVA044; 및 3) "High Performance Synchronous Buck EVM Using the TPS5210", a TPS5210 user's guid from the Texas Instrumnents Incorporated, Mixed Signal Products Literature #SLVU010를 포함한다. 히스테리 제어기(10)는 히스테리 제어기의 히스테리시스 레벨을 설정하는 입력으로서 V_HYST를 수신한다. 도면에 도시된 바와 같이, 레벨은 전압 분배기(600)에 의해 설정된다. 전압 분배기(600)는 V_REFB전압 입력과 접지 사이에 직렬 접속된 저항 R3 및 R4로 형성된다. V_HYST는 저항 R3과 R4 사이에 위치한 노드(95)로부터 탭된다. 히스테리 제어기(10)는 또한, 입력으로서, 주요 출력 전압 V_OUT으로부터의 피드백에 의해 발생된 V_SENSE를 수신한다. 히스테리 제어기(10)는 상위측 구동기 MOSFET(50)과 하위측 구동기 MOSFET(60)의 게이트에 각각 접속되는 출력 신호 HIGHDR 및 LOWDR을 발생시킨다. 상위측 구동기(50)는 히스테리 제어기(10)의 HISENSE 입력 및 인덕터 L1의 일측 및 캐패시터 C1의 상부판에도 접속된 드레인을 갖는다. 인덕터 L1의 다른측은 고전압 입력 Vin에 접속된다. 캐패시터 C1의 하부판은 접지에 접속된다. 상위측 구동기(50)의 소스는 V_phase노드에 접속된다. V_phase노드는 또한 하위측 구동기(60)의 드레인 및 인덕터 L2의 일측에 접속된다. 하위측 구동기(60)의 소스는 접지에 접속된다. 인덕터 L2의 다른측은 출력 리플 전압이 발생되는 출력 전압 노드에 접속된다. 캐패시터 C2는 출력 전압 노드와 접지 사이에 접속된다. 출력 전압 노드는 또한 V_SENSE입력으로의 피드백 접속을 갖는다.

동작시에, 히스테리 제어기(10)는 HIGHDR 출력에 활성화 레벨 신호를 출력하고, LOWDR 출력에 비활성화 레벨 신호를 출력하여 상위측 구동기(50)를 온시키고 하위측 구동기(60)를 오프시킴으로써 V_phase및 V_out의 전압을 증가시킨다. 대안적으로, 제어기(10)는 LOWDR 출력에 활성화 레벨 신호를 출력하고 HIGHDR 출력에 비활성화 레벨 신호를 출력하여 하위측 구동기(60)를 온시키고 상위측 구동기(50)를 오프시킴으로써, V_phase및 V_out의 전압을 강하시킨다. 이 신호들을 출력하고 적당한 구동기를 온시킬 때는 결정하기 위해, V_OUT신호가 제어기에 대한 V_SENSE입력으로 피드백된다. V_SENSE입력은 상위측 또는 하위측 히스테리시스 레벨(도 2a의 V_HI또는 V_LOW)이 도달했는지를 표시하는데 사용된다. 이 히스테리시스 레벨중 하나가 출력 리플 전압 V_OUT에 의해 도달했으면, 히스테리 제어기는 HIGHDR 및 LOWDR에 적당한 신호를 발생시켜 적당한 구동기를 온시킴으로써 출력 전압을 반대 히스테리시스 레벨을 향해 당긴다. 이러한 방식으로, V_OUT은, 도 2a에 도시된 바와 같이, 히스테리시스 레벨 V_HI및 V_LOW사이에서 계속해서 리플한다. 도 2b에 도시된 오버슛 및 언더슛은 적당한 구동기를 온시켜 출력 전압을 반대 방향으로 구동시킬 때의 피드백에 의한 지연에 기인한 것이다. 출력 전압 리플의 진폭이 제어기의 고정 히스테리시스 레벨의 존재에 의해 제어 가능하지만, 리플 주파수는 아니다. 리플 주파수는 전원의 기생 소자에 따라 매우 가변적일 수 있다.

현재의 전원 제어기에 관련된 상기한 바와 같은 문제를 제어기의 출력 주파수를 모니터하고, 이를 사용자에 의해 내부에서 또는 외부에서 발생된 기준 주파수와 비교한 다음, 비교시에 측정된 오차에 따라 제어기의 히스테리시스를 조정하는 피드백 회로를 포함한 히스테리 제어기를 사용하요 해결한다. 조정된 히스테리시스 레벨에 의해 스위칭 주파수가 증가되거나 감소됨으로써 전원 제어기의 스위칭 주파수를 제어하고 이를 원하는 레벨로 유지한다.

도 1은 히스테리-제어 전원 제어기를 포함하는 종래 기술의 벅 부스트 전원의 블럭도.

도 2a는 전원의 출력 전압 리플의 이상적인 파형 및 히스테리시스 대역에 대한 그 이상적인 상관성을 도시하는 도면.

도 2b는 상위측 및 하위측 구동기의 온-오프 지연을 포함하는 히스테리 방법에 있어서의 유한 피드백 지연에 기인한 오버슛 및 언더슛을 도시하는 출력 전압 리플의 보다 현실적인 파형.

도 3은 본 발명의 양호한 실시예에 따라 히스테리시스 레벨을 조정함으로써 스위칭 주파수를 제어하는 피드백 시스템을 구비한 히스테리 제어기의 블럭도.

도 4는 본 발명의 양호한 실시예에 따라 히스테리시스 레벨을 조정함으로써 스위칭 주파수를 제어하는 피드백 시스템의 개략도.

도 5a 및 도 5b는 스위치(101 및 102)의 2가지 가능한 구현 체계.

도 6a 내지 도 6e는 도 4의 전류원 소자(401)의 동작을 행하는데 사용될 수 있는 회로의 몇가지 예를 도시하는 도면.

도 7은 도 4의 전류원 블럭(300)의 동작을 행하는데 사용될 수 있는 회로의 몇가지 예를 도시하는 도면.

도 8은 본 발명의 제2의 양호한 실시예에 따라 히스테리시스 레벨을 조정함으로써 스위칭 주파수를 제어하는 피드백 시스템을 구비한 히스테리 제어기의 블럭도.

도 9a 및 도 9b는 도 7의 위상 비교기 동작을 행하는데 사용될 수 있는 회로의 몇 가지 예를 도시하는 도면.

도 10은 도 7의 필터 블럭의 동작을 행하는데 사용될 수 있는 회로 예를 도시하는 도면.

도 11은 피드백 회로의 위상 비교 및 조정 동작을 행하는데 사용될 수 있는 전형적인 디지털 PLL의 예를 포함하는 피드백 시스템을 갖는 히스테리 제어기를 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 히스테리 제어기

100 : 컨버터 블럭

200 : 로우 패스 필터

401 : 기준 전류원

500 : 기준 주파수 블럭

1000 : 피드백 회로

이하 설명하는 바와 같이, 히스테리 제어 전원 조정기의 스위칭 주파수는 동작 주파수를 모니터링하고, 이를 (내부 또는 외부원으로부터 공급되는 전류, 전압, 또는 주파수 등의) 기준과 비교하고, 비교에 의해 측정된 오차에 따라 상기 히스테리시스 레벨을 조정함으로서 제어될 수 있다. 조정된 히스테리시스 레벨은 컨버터의 동작 주파수를 변경시킬 것이다. 따라서, 예를 들면, 통신 분야에서 간섭 관계로 인해 히스테리 제어기를 특정 주파수에서 구동시킬 필요가 있다면, 시스템은 시스템의 로딩 조건 및 기생 소자에 관계없이, 자신을 목표 주파수에서 동작하도록 조정할 것이다.

히스테리-제어 전원 제어기의 주파수 제어를 성취하기 위해 설명한 제1 양호한 실시예는, 도 3에 도시된 바와 같이, 전압 또는 전류 표시로 변환된 주파수를 각각 전압 또는 전류인 기준과 비교한다. 그 비교는 이득 블럭 및 로우 패스 필터에 입력되어 전형적인 히스테리시스 컨버터의 헤시테리시스 제어에 그 컨버터가 요구하는 어떠한 형태로든 출력된다. 이 실시예는 오차가 작은 (원하는 주파수의 몇퍼센트 위나 아래의) 비교적 정확한 주파수 제어를 성취할 것이다. 전원이 오버-디자인되지 않도록 하는 것을 보장할 목적인 경우에, 이 실시예는 적당하다. 또한 이는 스위칭 주파수가 특정 제한 내에서 유지되어야 하고 이러한 제한이 시스템이 보이는 작은 오차 마진의 밖에 있는 경우에 사용하기 적당하다.

주파수 제어를 성취하기 위해 이용되는 제2 양호한 실시예는, 도 7에 도시된 바와 같이, 위상 비교기를 이용하여 매우 정확한 주파수 제어를 얻는다. 이 실시예는 출력 주파수가 기준 주파수와 일치되도록 하고, 스위칭 주파수의 매우 정확한 제어를 성취할 수 있다.

도 3은 히스테리 제어 시스템의 출력 리플의 주파수 제어를 허용하는 본 발명의 제1 실시예의 블럭도이다. 이는 리플 출력의 주파수 변동에 응답하여 히스테리시스 레벨을 조정하는 피드백 회로(1000)를 이용함으로써 성취된다. 피드백 회로(1000)는 입력으로서, 시스템의 주파수를 표시하는 히스테리 제어기(10)로부터의 출력 OPERQ를 수신한다. 이 신호는 사이클이 종료했음을 표시한다. 이 표시자는 몇가지 다른 방식으로 발생될 수 있다. 한가지 가능한 방법은, 예를 들면, 상위측 구동기가 온될 때마다, 또는 하위측 구동기가 온될 때마다 검출하는 것이다. 이는 HIGHDR 신호 또는 LOWDR 신호를 각각 테이핑함으로써 행해질 수 있다. 다른 가능한 방법은, V_phase노드를 감지하여 V_phase가 상승하거나 하강하는 것을 결정하는 것이다. 또 다른 방법으로서, 도 1의 히스테리 비교기(40)의 출력 V_CMP를 직접 탭 오프하는 것이 있다.

제어기(10)의 동작 주파수를 표시하는 신호 OPFRQ는 기준과 비교되어야 한다. 이 비교를 단순화하기 위해, 동작 주파수는 먼저 전류나 전압으로 변환될 수 있다. 이 변환은 블럭(100)에서 행해진다. 기준 주파수는 또한, 블럭(100)으로부터 출력된 신호의 종류와 일치하도록 전류나 전압으로 변환될 수 있다. 이 기준 발생 및 변환은 블럭(500)에서 행해진다. 기준 주파수 또는 그 전류 또는 그 전압 표시는 시스템 내부에서 발생될 필요는 없고, 외부에서 입력될 수 있다. 각각의 신호-전류, 전압 또는 주파수-는 블럭(200)에서 비교된다. 기준 주파수를 발생하고 이를 변환하는 대신에, 기준 전압 또는 전류를 블럭(400)에 도시된 바와 같이 직접 사용할 수 있다. 블럭(200)은 비교기(203), 이득 블럭(204), 및 필터 블럭(205)으로 구성된다. 필터 블럭(205)은 시스템을 안정화시키기 위해 특정하게 구현될 필요가 있는 경우가 있다. 이득 및 필터 블럭은, 도 4를 참조하여 설명하는 바와 같이, 적분기에서 편리하게 구현될 수 있다. 블럭(200)의 출력은 전류 또는 전압일 수 있고, 따라서 히스테리시스 제어기 블럭(10)의 히스테리시스 제어 입력의 필요한 형태에 따라 각각 전압이나 전류로 변환되어야 하는 경우가 있다.

도 3에 도시된 본 발명의 제1의 양호한 실시예의 양호한 구현은 도 4에 도시되어 있다. 컨버터 블럭(100)은 여기서는 주파수-전류 컨버터로서 도시된다. 이는 2개의 스위치(101 및 102), 및 캐패시터 C4로 구성된다. 스위치(101)는 입력 신호 OPFRQ에 의해 제어된다. 스위치(101)의 주요 노드는 항상 캐패시터 C4의 상부판에 접속된다. 스위치(101)의 제1의 선택가능 노드는 기준 전압 V_REF에 결합되고, 스위치(101)의 제2 선택가능 노드는 블럭(200)의 적분기(202)에 대한 반전 전압 입력 노드 V_IN에 결합된다. 따라서, 입력 신호 OPFRQ의 일 위상의 경우에는, 캐패시터 C4의 상부판이 V_REF에 결합되고, 입력 신호 OPFRQ의 반대 위상의 경우에는, 캐패시터 C4의 상부판이 V_IN에 결합된다. 스위치(102)는 또한 입력 신호 OPFRQ에 의해 제어된다. 스위치(102)의 주요 노드는 항상 캐패시터 C4의 하부판에 접속된다. 스위치(102)의 제1 선택가능 노드는 접지에 접속되고, 스위치(102)의 제2 선택가능 노드는 블럭(200)의 op 앰프(202)의 비반전 전압 입력 노드(205)에 접속된다. 따라서, 입력 신호 OPFRQ의 일 위상의 경우에는, 캐패시터 C4의 하부판이 접지에 결합되고, 입력 신호 OPFRQ의 반대 위상의 경우에는, 캐패시터 C4의 하부판이 op 앰프(202)의 비반전 전압 입력 노드(206)에 결합된다.

블럭(200)의 양호한 구현은 또한 도 4에 도시되어 있다. 블럭(200)은 적분기를 포함한다. 적분기는 반전 입력(205) 및 비반전 입력(206)을 갖는 op 앰프(202), 및 op 앰프(207)의 반전 입력(205)과 출력 사이에 접속된 캐패시터 C5로 구성된다.

본 양호한 실시예에서는, 도 4에 도시된 바와 같이, 선택적인 기준 주파수 블럭(500)이 아닌, 기준 전류원(401)을 포함하는 블럭(400)이 사용된다. 기준 전류원(401)은 op 앰프(202)의 반전 입력(205)과 접지 사이에 접속된다.

전압-전류 컨버터를 포함하는 블럭(300)이 적분기의 출력(207)에 결합된다. 블럭(300)은 전압원이나 기준과 히스테리시스 제어 출력 HC 사이에 접속된 전압 제어 전류원(301)을 포함하고, 블럭(200)의 출력에 의해 제어된다. 그 다음, HC는, 제어기의 히스테리시스 레벨을 조정하기 위해 히스테리시스 제어기의 입력에 접속된다. TPS5210에서는, HC가 V_HYST입력에 접속된다. HC 상의 신호는, HC를, 도 1에 도시된 바와 같이, 저항 R3과 R4 사이에 위치한 노드(95)에 접속시킴으로써 V_HYST입력의 전압으로 다시 변환된다.

지금부터, 도 4에 도시된 피드백 제어 시스템의 동작을 설명한다. 주파수-전류 컨버터 블럭(100)은 전하 분배 네트워크(charge dispensing network)로서 고정된 전하량을, 사이클이 종료할 때마다, 적분기의 반전 입력(205)으로 덤핑시킨다. 덤핑된 전하량은 고정되어야만 하나, 컨버터가 동작하고 있는 주파수는 고정되지 않을 것이고, 따라서 이 주파수는 특정 시간 주기 동안 덤핑된 전하량을 결정할 것이다. 전하의 고정량의 분배는 여러가지 방식으로 행해질 수 있는데, 본 실시예의 양호한 방법에서는, 캐패시터 C4와 스위치(101 및 102)에 의해 행해진다. 캐패시터 C5 및 op 앰프(202)로 구성되는 적분기는 전압 V_IN을 정전압으로서 유지하도록 동작할 것이다. V_REF는 일정한 기준 전압이고, 정전용량 C4의 값 또한 일정하다. 따라서, 적분기의 반전 노드로 덤핑된 전하량 Q=CV는 일정할 것이다. 구체적으로는, 전하 분배 회로에 입력되는 사이클 펄스 OPFRQ는 스위치를 제어하고, 캐패시터 C4가 매사이클마다 기준 전압 V_REF까지 충전되도록 한다. 그 다음, 매 사이클마다 한번, 캐패시터 C4에 저장된 고정된 전하량이 반전 노드(205)에 덤핑된다. 전하 분배 회로 및 적분기의 동작시에는, 적분기의 반전 노드(205)에 연속적으로 입력되는 전하 패킷이 그 노드의 전압을 계속해서 상승되도록 야기시킬 것이라는 점에 유의한다. 따라서, 전류 싱크 블럭(400)은 이 노드로부터 특정의 전하 고정량을 풀 아웃하도록 구성된다. 적분기는, 정전압으로서 유지하려고 하는 전압 V_IN에 따라 출력 전압 V_INT를 증가시키거나 감소시킬 것이다. 그러나, 리플 주파수가 증가하거나 감소하고 시간이 경과함에 따라 분배되는 전하량이 전류 싱크 블럭에 의해 반전 노드의 풀 아웃에 의한 전하의 고정량보다 많거나 적으면, 전압 V_IN은 일정하지 않을 것이다. 적분기에 의한 발생된 전압 V_INT는 입력 주파수와 목표 주파수와의 오차를 나타내고, 제어기에 송출되어 히스테리시스 레벨을 조정할 것이다. 이러한 히스테리시스 레벨 조정에 의해 이러한 오차를 감소시키고 주파수를 서로 더 가깝게 만들 것이다.

블럭(100)의 스위치(101 및 102)는 산업상 잘 알려진 여러가지 방법으로 구성될 수 있다. 스위치(101)의 몇가지 예가 도 5a 및 도 5b에 도시되어 있다. 도 5b의 스위치는 MOS 트랜지스터(112 및 113)로 이루어진다. 도 5a의 스위치는 완전 CMOS 트랜스미션 게이트(110 및 111)로 이루어진다. 스위치는, 원한다면, MOSFET 대신에 바이폴라 트랜지스터로 구성될 수 있다.

도 4의 적분기는 주위에 캐패시터가 접속된 op 앰프를 사용하여 구성되었다. 더 자세하게 설명할 필요는 없겠지만, 산업상 일반적으로 알려지고 사용되는 여러가지 방법으로 구성될 수 있다. 단순하게 캐패시터를 사용하여 구성될 수도 있다.

전류 싱크(401)는, FET 또는 BJT를 사용하여, 당 기술에 숙련된자에게 공지되어 있는 바와 같이, 임의의 방식으로 구현될 수 있다. 각종예가 도 6a 내지 도 6d에 도시되어 있다. 이는, 반전 노드(205)로부터의 전류를 접지로 싱크시키는 저항기(402) 등의 단순한 저항 소자로 이루어질 수도 있다. 전류 싱크는, 또한 바이어스되고, 반전 노드와 접지 사이에 접속된 드레인-소스 경로를 갖는 트랜지스터(403 또는 404) 등의 하나의 트랜지스터를 포함할 수도 있다. 대안적으로는, 회로로부터의 기준 전류를 추적하는 도 6d에 도시된 전류 미러 회로 등의 보다 정확한 전류 기준 회로를 사용할 수 있다. 여기서 기본적으로 필요로 하는 바는 단위 시간당 전하의 비교적 안정적인 양 (즉, 비교적, 정전류)을 풀 아웃하는 전류 싱크를 갖는 것이다.

상술한 일반적인 전류 싱크 회로에 대한 대안으로서는 도 6e에 도시된 것과 같이 스위치 인 및 스위치 아웃되는 캐패시터를 사용하는 것이다. 이 예는 도 4의 캐패시터 C4와 동일한 값의 캐패시터 C6를 사용한다. 캐패시터 C6는 V_REF와 같은 특정한 전압으로 충전되며, 클럭에 의해서 제어되어 적분 노드부터 특정한 전하량을 풀(pull)한다. 다른 세트의 스위치(407, 409)는 캐패시터 C6를 회로로 스위치하는데 사용된다. 이들 스위치는 F_REF와 같은 기준 주파수 신호에 의해서 제어될 수 있다. 스위치가 제1 상태에 있을 때에 캐패시터(408)의 상부판은 접지에 결합되어 있고, 캐패시터 C6의 하부판은 V_REF에 결합되어 있다. V_REF는 도 3에서와 동일한 기준 전압일 수 있으나 반드시 그럴 필요는 없다. 따라서, 제1 상태에서 캐패시터 C6는 -V_REF로 충전되어 있다. 스위치가 제2 상태에 있을 때에는 하부판은 접지에 결합되어 있고, 상부판은 반전 적분기 노드(205)에 접속되어 있다. 상부판은 그의 V_REF의 값을 하부판 보다도 더 네기티브로 유지할려고 한다. 따라서, 캐패시터 C6는 해당 노드 상의 전압이 일정한 전압 VREF와 동일하게 될 때까지 캐패시터 C6를 충전하기 위해서 적분 노드(205)로부터 전하량을 풀한다. 제1 상태에서 캐패시터 상의 전하량은 Q₁= -CV_c1이다.

여기서, Q₁은 제1 상태에 있는 스위치에서의 캐패시터 C6 상의 전하량이고, C는 캐패시터 C4의 용량이며, V_c1은 스위치의 제1 상태동안의 캐패시터 C4 상의 전하량이다.

제2 상태에서는 Q₂= CV_c2이다. 여기서, Q₂는 제2 상태에 있는 스위치에서의 캐패시터 C6 상의 전하량이고, C는 캐패시터 C4의 용량이며, V_c2는 스위치의 제2 상태동안의 캐패시터 C4 상의 전하량이다.

따라서, 캐패시터 상에서의 전하의 변화량은 △Q = (Q₂+ Q₁) = C[V_c2+ V_c1]이다.

따라서, 캐패시터 C6가 플립될 때 마다, 회로는 적분 노드로부터 △Q를 풀한다. 캐패시터 C6 및 C4가 동일한 크기로 배열되면, 캐패시터 C4가 펄스될 때 마다 △Q의 특정한 량이 적분 노드로 전달되고, 캐패시터 C6가 펄스될 때 마다 동일한 △Q의 량이 적분 노드로부터 풀된다. 따라서, 전하가 덤핑 인되는 주파수 및 전하가 풀 아웃되는 주파수가 동일하면, 시스템은 평형 상태를 이룬다. 이로써 시스템은 캐패시터 C6를 회로로 스위치하는데 사용되는 기준 주파수 신호 FREF와 동일한 주파수로 동작되게 된다.

따라서, 일반적으로, 도 4를 참조하면, 캐패시터 C4가 스위치(101, 102)의 동작 주파수를 곱한 반전 노드로 덤핑한 △Q가 전류 I_in를 제공하고, 이 전류는 반전 노드로 흐른다. 시스템은 I_in이 I_DC,즉, 블럭(400)에 의해서 반전 노드로부터 풀 아웃된 전류와 동일할 때에 평형을 이루게 된다. 시스템이 평행에 요구되는 주파수 보다 높은 주파수로 동작하고 있는 경우에, V_in이 증가하려고 하며, 그 결과 V_INT가 강하하게 된다. 전류원(301)은 V_INT가 강하될 때에, 즉, 시스템의 주파수가 너무 높다는 것을 나타낼 때에 통상 V_REFB및 저항 분할기 R3/R4로 설정된 히스테리시스 전압 V_HYST가 조정되도록 V_INT에 의해서 제어된다. 이러한 조정은 제어된 전류원(301)으로부터 출력되어 R3 와 R4사이에 위치한 노드(95)로 입력된 전류에 의해서 행해지며, 그 결과 시스템의 주파수가 감소한다. 히스테리시스 전압 V_HYST가 보다 크게 되면, 주파수가 저하하고, 히스테리시스 전압이 보다 작아지면, 주파수가 증가한다. 전압 제어형 전류원(301)은 산업 분야에 공지된 바와 같이 구성될 수 있으며, 예를 들면, 도 7a에 도시된 바와 같이 그의 에미터와 직렬로 접속된 저항을 가진 바이폴라 트랜지스터, 혹은 도 7b에 도시된 바와 같이 접속된 MOSFET일 수 있다.

이러한 피드백은 출력 주파수를 제어하기 위해서 히스테리 제어기에서 히스테리시스의 크기를 조정한다. TPS5210의 경우에, 히스테리시스 레벨은 상술한 바와 같이 히스테리시스 전압 입력 V_HYST를 조정함으로써 제어될 수 있다.

다른 히스테리 제어기는 히스테리시스 전압 입력을 발생하는데 요구되는 다른 회로일 수 있으며, 요구되는 입력은 다른 형태일 수 있다. 제어 시스템 배후의 사상은 동일하지만 제어기에서 히스테리시스의 크기를 조정하기 위해서 피드백 시스템을 사용하여 제어기의 주파수를 조정한다.

도 8은 본 발명의 제2의 바람직한 실시예의 블럭도이다. 이 실시예는 위상 비교 블럭을 사용하여 시스템 주파수와 기준 주파수를 다시 비교 및 일치시킴으로써 비교시에 검출된 에러에 따른 제어기의 히스테리시스를 조정한다.

도 8을 참조하면, 제어기의 주파수를 나타내는 피드백 신호는 제어기에서 텝되어 피드백 제어 회로로 입력된다. 위상 비교기(250)는, 제1 실시예에서 행해졌던 것과 같이 비교가 행해지도록 동작 주파수를 전압 또는 전류로 변환하기 보다는 피드백 신호 및 기준 신호의 위상을 직접 비교하는데 사용된다. 기준 신호는 제어 회로가 피드백 신호를 보정하여 그 주파수와 기준 주파수를 일치시키도록 요구된 주파수로 동작되어야 한다. 기준 신호는 사용자에 의해서 외부에서 설정된 외부 신호일 수 있으며, 블럭(800)에 의해서 내부적으로 발생될 수 있다. 블럭(800)은 예를 들면 발진기를 포함한다. 적분기(700)는 위상이 주파수의 적분을 정의한 것에 의한 것이므로 시스템에 고유한 것이다. 따라서, 위상 비교기(250)는 이들 두 신호의 위상을 비교한다. 이들 두 신호의 위상차에 비례하는 전압 또는 전류는 위상 비교기(250)에 의해서 출력된다. 이들 비례하는 전압 또는 전류는 이득 블럭(255) 및 필터 블럭(260)을 통하여 입력되어 히스테리시스 제어기로 피드백됨으로써 위상 비교기에 의해서 검출된 위상 에러에 기초하여 히스테리시스 제어기의 주파수를 조정할 수 있다.

다수의 위상 동기 루프(PLL) 회로는 위상 비교 기능을 행하도록 사용될 수 있다. 위상 비교를 행하는데 사용될 수 있는 단순한 회로들은 도 9a에 도시된 바와 같이 예를 들면 XOR 논리 게이트를 포함할 수 있으며, 이것은 제어기로부터 위상 기준 신호 및 피드백 신호를 수신하여 비교될 두 신호의 위상차를 나타내는 폭을 가진 일련의 펄스를 출력한다. 다수의 위상 동기 루프 회로들은 예를 들면, 도 9b에 도시된 바와 같이 D-플립 플롭을 포함할 수 있다. 피드백 신호는 플립 플롭의 제어 입력에 입력될 수 있으며, 기준 신호는 D 입력에 입력될 수 있다. 혹은 접속은 반대로 이루어 질 수 있는데, 즉, 피드백 신호가 D 입력에 그리고 기준 신호가 제어 입력에 접속될 수 있다. 피드백 신호의 상승 에지가 있을 때 마다, 기준 신호가 샘플된다. 따라서, 피드백 신호가 상승하고, 기준 신호가 하이로 샘플되면, 이것은 피드백 신호가 지상(lagging)인 것을 의미하고, 플립 플롭의 출력은 필터되어 히스테리 제어기의 주파수를 증가시키는데 사용될 수 있다. 이것은 D 플립 플롭 샘플을 기준 신호의 상승 에지에 근사되도록 한다. 만일 D 플립 플롭의 샘플이 기준 신호의 상승 에지를 벗어나면 기준 신호는 로우로 샘플되게 되며, 이것은 피드백 신호가 진상(in advance)인 것을 의미한다. 이 경우에, D 플립 플롭의 출력은 필터되어 히스테리 제어기의 주파수를 감소시키는데 사용될 수 있다. 이것은 다시 플립 플립으로 하여금 샘플이 기준 신호의 상승 에지에 근사하도록 한다. 위상 비교기(250)를 구현하는 다수의 다른 간단 또는 진보된 회로가 본 기술 분야에 숙련된 자에게 알려져 있으며, 본원에서도 사용될 수 있다.

위상 비교기가 아날로그 PLL의 일부라면, 이득 및 필터 블럭(255, 260) 각각이 존재해야 한다. 아날로그 PLL 시스템에 사용될 수 있는 많은 공지된 이득 및 필터 블럭이 있다. 간단한 이득 블럭은 예를 들면 도 10에 도시된 RC 네트워크(255)를 포함할 수 있다. 위상 비교기로부터의 출력은 저항(256)의 하나의 노드에 입력된다. 저항(256)의 다른 노드는 이득 블럭(60)으로 출력된다. 이 노드는 또한 캐패시터 C8의 상부판에 접속된다. 캐패시터 C8의 하부판은 캐패시터 C9의 상부판 및 저항(258)의 하나의 노드에 접속된다. 저항(258)의 다른 노드 및 캐패시터 C9의 하부판은 접지에 결합되어 있다. 간단한 필터 블럭은 예를 들면, 도 10에 도시된 바와 같은 바이폴라 회로(260)를 포함할 수 있다. 필터 블럭은 또한 MOSFET로 구성될 수 있다. 이득 블럭(255)으로부터의 출력은 NPN 트랜지스터(261)의 베이스로 입력된다. NPN 트랜지스터(261)는 Vcc에 접속된 콜렉터 및 저항(262)의 하나의 노드와 PNP 트랜지스터(263)의 베이스에 접속된 에미터를 갖는다. 저항(262)의 다른 노드는 접지에 접속되어 있다. PNP 트랜지스터(263)의 에미터는 저항(264)의 하나의 노드에 접속되고, PNP 트랜지스터(263)의 콜렉터는 제어기의 히스테리시스 제어 입력으로 출력된다. 저항(264)의 다른 노드는 Vcc에 접속되어 있다.

전체적인 디지털 PLL 구성을 사용하는 것이 또한 가능하다. 디지털 PLL은 산업 분야에서 흔히 사용된다. 시스템의 요건에 따라서 본 원에서 디지털 PLL을 사용하는 것이 바람직할 수도 있다. 전체적인 디지털 PLL 구성의 일례가 도 11에 도시되어 있다. 이 일례는 업/다운 카운터(270) 및 디지털 대 아날로그 변환기(DAC)(280)를 사용한다. 업/다운 카운터(270)는 히스테리 제어기(10)의 위상이 진상 또는 지상의 여하에 따라서 카운트 업 또는 다운한다. 카운터(270)는 적분기처럼 작용한다. 히스테리 제어기의 주파수가 너무 높으면, 카운터(270)가 카운트업하여 DAC(280)에 의해서 출력된 값을 증가시키고, 히스테리 제어기의 히스테리시스를 증가시켜 주파수를 감소시킨다. 히스테리 제어기의 주파수가 너무 낮으면, 카운터(270)가 카운트 다운하여 DAC(280)에 의해서 출력된 값을 감소시키고, 히스테리 제어기의 히스테리시스를 감소시켜 주파수를 증가시킨다. 많은 다른 간단 및 진보된 디지털 PLL 회로가 본 기술분야에 숙련된자에게 알려져 있으며, 본 원에서도 사용될 수 있다.

비록 본원 발명을 상세히 설명하였지만, 첨부된 특허 청구의 범위에 의해 한정된 본 발명의 영역 및 정신을 벗어 남이 없이 다수의 변경, 치환 및 대안이 이루어 질 수 있음을 이해해야 한다.

본 발명에 따르면, 파워 컨버터가, 제어기의 출력 주파수를 모니터하고, 이를 사용자에 의해 내부에서 또는 외부에서 생성된 기준 주파수(500)와 비교한 다음, 그에 따라서 제어기의 히스테리시스를 조정하는 피드백 회로(1000)를 포함하는 히스테리 제어기(10)로 구성된다. 조정된 히스테리시스 레벨에 의해 스위칭 주파수가 증가되거나 감소됨으로써, 전원 제어기의 스위칭 주파수가 제어되어 원하는 레벨로 유지된다.

Claims

파워 컨버터 제어 회로에 있어서,

설정된 히스테리시스 레벨에 기초하여 출력 전압의 발생을 제어하도록 접속된 제어기 회로; 및

상기 제어기 회로에 접속되어, 상기 제어기의 스위칭 주파수를 나타내는 제1 신호를 수신하고 상기 제어기에 보정 신호를 출력하여 상기 설정된 히스테리시스 레벨을 조정하는 피드백 회로

를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제1항에 있어서, 상기 제어기 회로는 출력 전압을 나타내는 제2 신호를 수신하고, 상기 제2 신호와 설정된 히스테리시스 레벨을 비교하여, 출력 전압이 상기 설정된 히스테리시스 레벨에 도달하였는지를 결정함으로써, 상기 설정된 히스테리시스 레벨에 기초하여 출력 전압을 발생시키는 것을 특징으로 하는 파워 컨버터 제어 회로.
제1항에 있어서, 상기 피드백 회로는 상기 제1 신호와 기준과의 비교 결과에 기초하여 상기 보정 신호를 발생시키는 것을 특징으로 하는 파워 컨버터 제어 회로.
제3항에 있어서, 상기 기준은 전압 기준인 것을 특징으로 하는 파워 컨버터 제어 회로.
제3항에 있어서, 상기 파워 컨버터 제어 회로는 하나의 집적 회로 상에 위치하고, 상기 기준은 상기 하나의 집적 회로에 발생되는 전류 기준인 것을 특징으로 하는 파워 컨버터 제어 회로.
제1항에 있어서, 상기 피드백 회로는 반전 입력 노드와 비반전 입력 노드를 포함하는 적분기를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제6항에 있어서, 상기 피드백 회로는 상기 적분기의 비반전 노드에 결합된 전하 분배 회로(charge dispensing circuit)를 더 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제1항에 있어서, 상기 피드백 회로는 페이즈 록 루프 (PLL) 회로를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제8항에 있어서, 파워 컨버터 제어 회로는 하나의 집적 회로 상에 위치하고, 상기 피드백 회로는 상기 집적 회로 상에 위치하고 상기 페이즈 록 루프 (PLL) 회로의 입력에 결합된 발진기를 더 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
파워 컨버터 제어 회로에 있어서,

출력 전압의 발생을 제어하도록 접속되고, 상기 출력 전압으로부터의 피드백 신호를 수신하며, 상기 출력 전압과 설정된 히스테리시스 레벨과의 비교에 기초하여 출력 전압을 제어하는 제어기 회로; 및

상기 제어기에 접속되고, 상기 제어기의 스위칭 주파수를 나타내는 신호를 수신하며, 상기 신호와 기준을 비교하여, 상기 제어기에 신호를 출력하여 상기 설정된 히스테리시스 레벨을 조정하는 주파수 피드백 회로

를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제10항에 있어서, 상기 주파수 피드백 회로는 상기 신호와 상기 기준을 비교하는 적분기 회로를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제11항에 있어서, 상기 파워 컨버터 회로는 하나의 집적 회로 상에 형성되고, 상기 기준은 상기 집적 회로 상에 발생되는 것을 특징으로 하는 파워 컨버터 제어 회로.
제10항에 있어서, 상기 파워 컨버터 회로는 하나의 집적 회로 상에 형성되고, 상기 기준은 상기 집적 회로 외부에서 공급되는 것을 특징으로 하는 파워 컨버터 제어 회로.
제10항에 있어서, 상기 주파수 피드백 회로는 페이즈 록 루프 (PLL) 회로를 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
제14항에 있어서, 상기 파워 컨버터 회로는 하나의 집적 회로 상에 위치하고, 상기 주파수 피드백 회로는 상기 집적 회로 상에 위치하고 상기 페이즈 록 루프 (PLL) 회로의 입력에 결합된 발진기를 더 포함하는 것을 특징으로 하는 파워 컨버터 제어 회로.
조정기 제어기의 스위칭 주파수를 제어하는 방법에 있어서,

출력 전압과 설정된 히스테리시스 레벨을 비교하여, 그 비교 발생 신호에 기초하여 출력 전압선에 출력 전압을 발생시킴으로써, 상기 출력 전압선에 결합된 상위측 및 하위측 구동기를 교대로 구동시키는 단계;

상기 상위측 및 하위측 구동기의 스위칭 주파수를 나타내는 피드백 신호를 출력하는 단계;

상기 피드백 신호와 기준을 비교하는 단계;

상기 피드백 신호와 상기 기준 간의 차를 나타내는 오차 신호를 발생시키는단계; 및

상기 오차 신호를 이용하여 상기 설정된 히스테리시스 레벨을 조정하는 단계

를 포함하는 것을 특징으로 하는 스위칭 주파수 제어 방법.
제16항에 있어서, 상기 피드백 신호와 기준을 비교하는 상기 단계는 적분기를 이용하여 행해지는 것을 특징으로 하는 스위칭 주파수 제어 방법.
제16항에 있어서, 상기 피드백 신호와 기준을 비교하는 상기 단계는 페이즈 록 루프 (PLL) 회로를 이용하여 행해지는 것을 특징으로 하는 스위칭 주파수 제어 방법.
제16항에 있어서, 상기 페이즈 록 루프(PLL) 회로는 디지털 페이즈 록 루프(PLL) 회로인 것을 특징으로 하는 스위칭 주파수 제어 방법.