KR20010030486A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 한장의 반도체 웨이퍼로부터 다수의 반도체장치를 절단분리한 후에, 이들을 검사하는 공정에 있어서, 반도체장치와 선팽창계수가 비슷한 재료로 형성되며, 동시에 소정수(N)를 절단분리한 후의 반도체장치를 재배치하기 위한 수납구를 형성한 일체화를 위한 지그를 이용함으로써 재배치하여 일체화하고, 상기 일체화된 소정수(N)의 반도체장치를 일체화로 하여 그 후의 검사공정에 있어서의 소정의 검사처리를 수행함으로써, 검사에 있어서의 효율을 향상시키고 검사를 위한 비용을 절감시킬 수 있는 절단분리된 상태의 각 LSI칩 검사의 효율화가 가능한 반도체장치의 제조방법과 검사방법 및 그 지그를 제공하는 기술이 제시된다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING FOR SEMICONDUCTOR DEVICE}

본 발명은, 반도체장치의 제조방법에 관한 것으로서, 특히 반도체장치의 제조, 그 중에서도 검사공정을 간략화 및 효율화하기에 적합한 제조방법과 검사방법 및 이들 방법에 이용되는 지그에 관한 것이다.

반도체장치의 개요를 도 2를 이용하여 설명하기로 한다. 도 2는, 반도체장치의 개관형태예를 나타내는 사시도이다. 외형 치수는 한 변의 길이가 수 mm∼수십 mm 정도이며, 두께는 수백 ㎛정도이다. 표면중앙에는 외부단자가 되는 패드(1c)군이 배치되어 있다. 패드(1c)는 Al, Cu 등의 재질로 이루어져, 한 변의 길이가 수십 ㎛∼백수십 ㎛ 정도이며, 두께는 1㎛정도, 배치피치는 수십 ㎛∼백수십 ㎛ 정도로 미세한 것이다.

종래의 반도체장치의 제조방법을, 도 3 및 도 4를 이용하여 설명하기로 한다. 또한, 도 3은 특히 본 발명에 관한 검사공정을 포함하는 제조공정의 개략을 나타내는 순서도이며, 도 4는 상기 반도체장치의 각종 제조공정에 있어서의 제조된 반도체장치의 다양한 형태를 나타내는 사시도이다.

종래, 반도체장치는 일반적으로 그 제조방법에 있어서, 대략 다음과 같은 공정에 의해 제조되어진다. 또한, 이들 공정의 순서는 다음에 예로 드는 순서와 대부분의 경우 일치하고 있다.

(1) 전(前)공정

즉, 도 4(a)와 같이, 반도체 웨이퍼(1a) 상에 다수의 회로소자를 집적시켜 이루어지는 LSI(대규모 집적회로), 즉 반도체장치(1b)의 다수의 집합체를 형성하는 공정이다.

(2) 프로빙 검사공정

즉, 상기(1)의 공정에서 형성한 반도체 웨이퍼(1a) 상의 다수의 LSI의 양·불량을 소정의 프로브 구조체 및 시스템을 이용하여, 주로 반도체장치의 패드(1c)에 프로브를 접촉시킴으로써, 각 반도체장치(1b) 단위로 이른바 초기의 판별을 수행하는 공정이다.

(3) 다이싱(dicing) 공정

즉, 상기(1)의 공정에서 형성한 반도체 웨이퍼(1a) 상의 다수의 LSI를, 예를들어 통상의 다이서(dicing saw) 등을 이용하여 반도체 웨이퍼를 절단함으로써, 도 4(b)와 같이 각 반도체장치(1b) 단위로 잘라내는 공정이다. 또한, 상기(2)에서 불합격 판정을 받은 반도체장치(1b)를 제조공정에서 제외하는 공정도 포함한다.

(4) 번인(burn-in)공정

즉, 상기(3)의 공정에서 얻은 반도체장치(1b)에 대하여, 전기적, 혹은 열적 스트레스를 동시에 장시간 부여하여, 이렇게 하여 제조된 반도체장치(1b) 내에 잠재하는 불량을 현저화시키는 공정이다. 본 공정은, 이와 같은 목적을 위해 반도체장치(1b)를 통상 120 내지 150℃ 정도로 가열할 수 있어야 하고, 또한, 시스템으로부터의 전기적 스트레스를 상술한 외부단자에 부여할 수 있어야 한다. 따라서, 통상적으로는 소정의 프린트 기판(도시생략) 상에 도 3(c)에 나타낸 바와 같은 소켓(2)을 미리 장착해 두고, 소켓(2)에 각 반도체장치(1b)를 개개로 채워둔 후, 상기 프린트 기판마다 가열로(도시생략)에 투입하여, 상기 프린트 기판을 검사 시스템에 전기적으로 접속하는 수단이 도입된다. 소켓(2)에는, 반도체장치(1b)를 채워넣었을 때 패드(1c)에 대응하는 각 위치에 미세프로브(후술하기로 한다)가 설치되어, 패드(1c)와 각각 접촉하도록 되어 있다. 또한, 번인이 종료한 후에는, 소켓(2)에서 반도체장치(1b)를 빼내는 공정이 필요하다. 즉, 번인공정에서는 통상 여기서 설명한 소켓에 채우기, 번인, 소켓에서 빼내기와 같이 세가지 작업이 필요하다.

(5) 반송공정

즉, 번인작업을 마치고, 그 결과 합격이라 판정된 반도체장치(1b)를, 다음 공정인 선별검사공정으로 반송하는 공정이다.

(6) 선별검사공정

즉, 상기 (1)∼(5)의 공정 후에 이루어지며, 반도체장치(1b)의 신뢰성 및 성능에 관한 최종적인 검사공정이다. 본 공정도 또한 상기(4)의 번인공정과 마찬가지로, 선별검사용인 소정의 기판(도시생략)에 미리 장착된 소켓(2)에 대하여 다시 반도체장치(1b)를 개개로 채워넣은 후, 상기 기판에 대하여 소정의 프로브 구조체를 접촉시키는 수단이 도입된다. 또한, 상기(4)의 번인공정과 마찬가지로, 검사종료 후에 다시 반도체장치를 소켓에서 빼내는 작업이 필요하다. 즉, 선별검사공정에서는, 통상 여기서 설명한 소켓에 채우기, 선별검사, 소켓에서 빼내기와 같이 세가지 작업이 필요하다.

또한, 상술한 공정과는 달리, 절단분리 이후의 복수의 반도체장치를, 상기와 같은 소켓(2)을 이용하지 않고, 이것을 직접 검사용 기판에 장착하는 예가, 예를들어 일본특허공개 평3-131048호 공보에 나타나 있다. 또한, 웨이퍼를 절단하지 않고 그대로 번인을 실시하는 예가, 예를들어 일본특허공개 소63-204621호 공보에 나타나 있다.

그러나, 상기한 종래의 기술에 있어서의 문제점은 다음과 같다.

우선, 상기 도 3 및 도 4에 의해 설명한 종래의 기술인 반도체장치의 제조방법에서는, 반도체 웨이퍼(1a)로부터 절단분리한 후의 각 반도체장치(1b)를 각각 소켓(2)에, 즉 하나의 소켓(2)에는 하나의 반도체장치(1b)를 장착할 필요가 있기 때문에, 반도체장치(1b)의 생산규모에 대응하여 실로 다수의 소켓(2)을 준비하지 않으면 안되고, 결과적으로 설비비용이 커져버린다는 문제점이 있었다.

다음으로, 번인공정에서 선별검사공정으로 이행할 때, 번인에서 사용한 소켓으로부터 선별검사공정에서 사용하는 소켓으로, 모든 반도체장치(1b)를 하나하나 옮겨놓을 필요가 있기 때문에, 반도체장치(1b)의 착탈에 드는 시간 및 노력이 커지게 되어, 결과적으로 제조비용이 커져버리며, 나아가 번인공정에서 사용하는 소켓에서 반도체장치(1b)를 빼낸 후 반송공정을 통해 선별검사공정에서 이용하는 소켓에 채워넣을 동안에, 정밀한 LSI칩(1b)이 외부공기에 직접 노출되어지게 되기 때문에, 반도체장치(1b)에 먼지가 부착될 우려가 있었다.

또한, 상기 일본특허공개 평3-131048호 공보에도 나타나 있는 바와 같이, 검사용 기판에 반도체장치를 직접 반도체장치 단위로 장착하여 검사를 수행하는 경우에는, 당해 기판 자체에 작은 피검칩 표면상의 미세한 전극 패드의 배치에 대응하여 복수의 프로브를 설치한 미세프로브군을 준비할 필요가 있다. 그렇지만, 이와 같은 미세프로브군은 작성하는데 있어 가격이 높으며, 또한 피검칩의 종류(형상, 규격, 패드(1c) 레이아웃)가 다양한 경우에는, 이들 각종 피검칩에 대응하여 다수의 고가 미세프로브군을 각각 준비해야 하므로, 설비적으로 다대한 비용을 필요로 하게 되며, 나아가 검사비용이 상승하게 된다.

또한, 상기 일본특허공개 소63-204621호 공보에 의해 알려진 바와 같이, 웨이퍼 상태인 채로 번인을 실시하는 방법에서는, 특히 최근의 구경(口徑)이 큰 웨이퍼에서는, 형성되는 LSI의 수가 많아져, 일괄하여 검사시스템에 전기적으로 도통될 전극 수가 방대해져 버린다. 따라서, 웨이퍼 상태인 채 번인을 실시하기 위하여 검사용 기판에 접속하기 위해 필요한 미세프로브군은, 현재 그 실현이 어려우며, 또한, 예를들어 실현되어도 매우 고가로 되기 때문에, 설비적으로 다대한 비용이 필요하게 되어 검사비용이 상승하게 된다. 또한, 방대한 수의 전극이 접속되어도, 검사시스템 측의 처리능력을 넘어서는 경우가 있다. 특히 웨이퍼의 외주부에 있어서는, 열팽창에 기인하는 접촉자(프로브)와 웨이퍼 상의 전극패드가 상대위치의 어긋남이 많아져, 이들 양자가 물리적으로 접촉할 수 없는 경우가 발생한다고 하는 문제점도 있었다.

본 발명은, 상기 종래기술에 있어서의 문제점을 감안하여, 즉 상술한 종래기술에 있어서의 문제점을 해소하여, 결과적으로 저렴하면서도 높은 신뢰성을 보증할 수 있는 반도체장치의 제조방법과 그 검사방법을 제공하고, 나아가 제조방법에 의해 제조되는 반도체장치를, 그리고 나아가 이와 같은 제조방법 또는 검사방법에 있어서 이용되는 지그를 제공하는 것을 그 목적으로 하는 것이다.

상기의 과제는, 예를들어 대규모 집적회로를 1장의 반도체 웨이퍼에 복수 형성하는 공정과, 상기 웨이퍼를 상기 대규모 집적회로마다 절단분리하여 복수의 반도체장치로 하는 절단분리공정과, 상기 복수의 반도체장치의 불량여부를 판별하는 프로빙 검사공정과, 상기 제 1 검사공정에서 양품으로 판별된 반도체장치를 패킹구조체에 배치하는 공정과, 상기 반도체장치를 상기 패킹구조체에 배치한 상태에서 상기 반도체장치의 검사를 수행하는 검사공정과, 상기 검사공정 종료후, 상기 반도체장치를 상기 패킹구조체로부터 떼어내는 공정을 갖춘 반도체장치의 제조방법에 의해 해결된다.

도 1 은 미리 조립한 각 패킹구조체 구성재의 사시도이다.

도 2 는 종래 반도체장치의 개략도로서, 종래 반도체장치의 제조방법 중, 특히 본 발명의 제 1 실시예에 관한 반도체장치 제조공정의 개략을 나타내는 순서도이다.

도 3 은 종래 반도체장치 제조방법의 개략(일부)을 나타내는 순서도이다.

도 4 는 KGD의 개관형태예를 나타내는 사시도이다.

도 5 는 본 발명의 한 실시예인 반도체장치의 제조방법에 있어서의 검사공정개략을 나타내는 순서도이다.

도 6 은 제조방법 중의 공정에 있어서의 반도체장치의 형태도이다.

도 7 은 본 발명의 제 1 실시예를 나타내는 반도체장치의 사시도이다.

도 8 은 패킹구조체의 한 예를 나타내는 분해사시도이다.

도 9 는 패킹구조체의 콘택터 이면사시도이다.

도 10 은 콘택터(5)의 주요부 확대사시도이다.

도 11 은 미리 조립한 상기의 각 패킹구조체 구성재에 대하여 반도체장치(1b)를 장착하는 상태를 나타내는 사시도이다.

도 12 는 반도체장치를 패킹구조체로 일체화시킨 상태의 사시도이다.

도 13 은 패킹구조체의 사시도이다.

도 14 는 프린트 기판에 소켓을 장착하고, 소켓에 상기 패킹구조체를 장착한 상태의 측면부분 단면도이다.

도 15 는 스프링 프로브에 판스프링 구조를 사용한 예의 단면도이다.

도 16 은 반도체장치를 패킹구조체에 장착하고, 패킹구조체를 소켓에 장착한 상태의 주요부재 단면도이다.

〈도면의 주요부분에 대한 부호의 설명〉

1a : 반도체 웨이퍼 1b : 반도체장치

1b1 : 표면보호막 1b2 : 간격

1c : 패드 3 : 베이스

3a : 힌지 4 : 트레이

4b : 트레이 커버 5 : 콘택터

5a : 미세 프로브부 5b : 미세배선

5c : 2차전극 5d : 스페이서

6 : 프린트 기판 6a : 콘택트 프로브

8 : 탄성체 9 : 뚜껑

10 : 소켓

이하, 본 발명의 실시예에 대하여 첨부한 도면을 참조하면서 상세하게 설명하기로 한다.

우선, 첨부한 도 5는 본 발명의 한 실시예가 되는 반도체장치의 제조방법에 있어서의 검사공정개략을 나타내는 순서도이다. 도 5에 나타낸 바와 같이, 본 발명의 반도체장치의 제조방법에서는 다음의 각 공정을 이하의 순서로 실시한다.

(1) 전공정

(2) 프로빙 검사공정

(3) 다이싱 공정

(4) 패킹구조체 채우기 공정

(5) 번인공정

(5-1) 소켓채우기 공정

(5-2) 번인공정

(5-3) 소켓에서 빼내기 공정

(6) 반송공정

(7) 선별검사공정

(7-1) 소켓채우기 공정

(7-2) 선별검사공정

(7-3) 소켓에서 빼내기 공정

(8) 패킹구조체에서 빼내기 공정

또한, 상기 제조방법에 있어서의 각 공정의 상세한 사항에 대하여, 각 공정별로 다음과 같이 설명하기로 한다. 또한, 도 6은 상기 제조방법 중의 공정에 있어서의 웨이퍼 및 반도체장치의 형태를 나타내고 있다.

(1) 전(前)공정

여기서 말하는 전공정은, 반도체 웨이퍼(1a) 상에 다수의 회로소자를 집적하여 형성한 LSI(대규모 집적회로)의 반도체장치(1b)를 다수 일괄하여 형성하는 공정으로, 기존의 확산장치, 사진 식각(蝕刻)장치, 에피택셜(epitaxial) 성장장치 등을 갖춘 웨이퍼 프로세스장치에 의해 구성된다. 이 공정은, 실제로는 실로 방대한 공정의 총칭이다. 본 발명의 성질상 여기서 이 공정들을 상술하는 것은 적절치 못하기 때문에 대부분을 생략하기로 하고, 본 공정의 결과 얻어지는 웨이퍼(1a) 혹은 반도체장치(1b)의 최종형태에 대하여 설명하기로 한다.

도 7은 본 발명의 제 1 실시예를 나타내는 반도체장치의 사시도이다. 본 실시예에 있어서, 반도체장치(1b)의 표면에는 패드(1c)군이 형성되어 있다. 각 패드(1c)군의 한변의 길이는 수십에서 백수십 ㎛ 정도, 두께는 1㎛ 정도로, 재질은 통상 Al, Cu 등이 이용된다. 또한, 반도체장치(1b)의 표면에는 패드(1c)를 피해 표면보호막(1b1)이 형성되어 있다. 표면보호막(1b1)에는 주로 수지가 이용되고, 두께는 수 ㎛ 정도로 제어된다. 여기서, 표면보호막(1b1)은, 반도체장치(1b)의 주면 외주부에 간격(1b2)을 남기고 형성되어 있다. 간격(1b2)은, 통상 수십 내지 300㎛ 정도로 제어된다. 즉, 본 발명에 있어서는, 웨이퍼(1a) 내의 다수의 반도체장치(1b)를 배치하는데 있어, 하기(2)의 다이싱공정 실시 후에 상기의 간격(1b2)이 확보되도록 고려해야 한다. 이렇게 하는 것은, 후술하는 본 발명의 미세프로브를 패드(1c)군에 접촉시킬 때, 동시에 간격(1b2) 부분에 스페이서를 접촉시키기 위한 영역을 설치하는 것을 의미하고, 그 결과 반도체장치(1b)를 기계적으로 보호함과 동시에 그 전기적 특성을 해치지 않으면서 검사를 실시하는 데에 있어 효과적으로 작용한다. 단, 간격(1b2)을 확보하는 것은 바로 반도체장치(1b)의 웨이퍼(1a) 상의 배치간격을 확대하는 것이다. 따라서, 그 결과 1웨이퍼(1a) 당 반도체장치 배치수(결과적으로 취득수)를 줄이는 결과로 이어지게 된다. 따라서, 본 발명을 실시함에 있어, 본 발명을 보다 효과적이고 효율적으로 운용하기 위하여 상기 실시예를 실시하는 것은 바람직하지만, 본 전공정 실시상의 제약 및 그 밖의 요인들로 인해 이를 달성하기가 어려운 경우에는, 상기의 조치를 반드시 강구할 필요는 없다. 또한, 간격(1b2)은, 상기한 바와 같이 스페이서를 접촉시키기 위한 영역이기 때문에, 도 7에 나타낸 형태에만 구애받을 필요는 없으며, 예를들어 반도체장치(1b) 표면의 일부분 혹은 복수의 부분에 표면보호막(1b1)이 설치되지 않은 영역을 확보함으로써 실시하여도 좋다.

(2) 프로빙 검사공정

즉, 상기(1)의 공정에서 형성한 반도체 웨이퍼(1a) 상의 다수의 LSI의 양·불량을, 소정의 프로브 구조체 및 시스템을 이용하여 주로 반도체장치의 패드(1c)에 프로브를 접촉시킴으로써, 각 반도체장치(1b) 단위로 이른바 초기의 판별을 수행하는 공정이다.

(3) 다이싱 공정

즉, 상기(1)의 공정에서 형성한 LSI를 칩상의 각 반도체장치(1b) 단위로 절단하는 공정이다. 이 공정은 통상 다이서(dicing saw) 등을 이용하여 이루어진다. 그 결과, 칩상으로 절단된 반도체장치(1b)는 도 7에 나타낸 형태를 띤다. 그리고, 본 발명에 의하면 상기(2)의 절단공정에 이어 이하에 상술하는 각 공정을 수행하는 것이다.

(4) 패킹구조체 채우기 공정

이 공정은, 상기(2)의 다이싱공정에서 절단, 분리한 복수의 반도체장치(1b)를, 그 후의 번인 혹은 선별검사의 각 공정에 있어서, 소정수(N) 만큼 마치 실리콘 웨이퍼인 상태로 취급하는 것과 마찬가지로, 일체적으로 취급할 수 있게 하기 위한 공정이다. 즉, 소정수(N)의 LSI칩(1b)을 고정도로 재배치함과 동시에, 이들의 상대위치를 구속하는 것이다. 또한, 상기 소정수(N)란, 2이상의 자연수이며, 동시에 1장의 실리콘 웨이퍼(1a)로부터 잘려나가는 LSI칩(1b)의 수 보다도 적다. 단, 일반적으로는 N은 4 내지 64 정도의 수치가 이용된다.

또한, 이 공정의 구체적인 형태를, 도 8, 도 9, 도 10을 참조하면서 설명하기로 한다. 또한, 도 8은 상기 패킹구조체(복수의 반도체장치를 일체화하기 위한 지그)의 한 예의 분해사시도를 나타내고, 또한 도 9는 후술하겠지만, 상기 패킹구조체의 콘택터 이면(도 8에 나타낸 것과 반대면) 사시도를 나타내고 있다.

우선, 도 8에 있어서, 본 패킹구조체는 크게 나누어 베이스(3), 콘택터(5), 트레이(4), 탄성체(8), 뚜껑(9), 트레이커버(4b)의 각 구성재로 되어 있다. 이들 각 구성재는 각각 다음과 같은 것이다.

(1) 베이스(3) 및 뚜껑(9)

(1-1) 재질

일반적으로, 금형성형되고, 후에 세부(細部)를 절삭가공한 열경화성 수지, 알루미늄, 각종 스테인리스강 등의 금속, 예를들어 질화알루미늄 등의 세라믹.

(1-2) 사용하는 목적

·양자간에 장착하는 피검사대상인 반도체장치(1b)에 대하여, 소정의 하중을 부여하였을 때의, 콘택터(5), 트레이(4)의 휘어짐 감소(보강).

·상기 각 구성재 및 반도체장치(1b)의 기계적 일체화를 위한 기구(예를들면, 나사구멍, 위치결정핀, 위치결정구멍)형성.

·상기 패킹구조체를 후의 각 공정에서 이용하는 검사시스템에 대하여, 예를 들면 진공흡착하여 위치결정 및 고정할 때의 진공흡착에 적합한 고정도 평면의 제공.

또한, 상기 베이스(3) 및 뚜껑(9)은 도 8에 나타낸 바와 같이, 양자의 일변길이를 힌지(3a)에 의해 접속시키고 패킹시에 상기 힌지(3a)를 지점으로 하여 뚜껑(9)을 개폐시키는 형태를 취하는 것이, 실제 사용상에 있어 간편성을 향상시킨다는 점에서 바람직하다.

(2) 트레이(4)

트레이(4)에는 일체화하는 소정의 반도체장치(1b) 수(N)(본 예에서는 16개)와 동일한 수의 개구부(4a)가 소정 간격을 두고 형성되어진다. 단, 도 8에서는 4개의 개구부(4a)를 형성한 4장의 트레이(4)를 가지고 상기 N을 달성하고 있다. 이 트레이(4)도 역시 상기 반도체장치(1b)와 동일한 재질의 Si 혹은 그 선팽창 계수가 근사한 금속이나 세라믹 등(예를들면, 질화알루미늄 등)에 의해 형성되어 있으며, 또한, 그 개구부(4a)는 상기 소정수(16개)의 반도체장치(1b)를 배치하여야 할 위치에, 또한 반도체장치(1b)의 규격에 적합한 크기로 형성되어 있다. 즉, 상기 공정(2)에서 절단분리한 반도체장치(1b)는 상기 트레이(4)의 개구부(4a)에 삽입함으로써, 상기 소정수(16개)만큼 고정도로 재배치 할 수 있게 된다.

(3) 콘택터(5)

콘택터(5)를 뒤집은 상태(혹은 그 안쪽측에서 하면을 본 상태)의 사시도가 도 9에 나타나 있으며, 또한 콘택터(5)의 주요부 확대도가 도 10(a), (b)에 나타나 있다. 또한, 도 10(a)는 도 8에 있어서의 콘택터(5)의 도시와 동일한 방향, 도 10(b)는 그 반대방향에서 사시한 것이다. 이 중 도 10(a)에서도 명확히 알 수 있듯이, 콘택터(5)는 그 표면에는 상기 트레이(4)의 개구부(4a)에 삽입하여 탑재된 각 칩의 전극패드(1c)에 대응하는(합치하는) 위치에 돌기모양의 미세 프로브부(5a)를 가진다. 또한, 상기 콘택터(5)는 상기 미세 프로브부(5a)를 가지는 면이 탑재하는 반도체장치의 LSI회로의 형성면 측을 향하도록 설치되어 진다.

한편, 도 10(b)에서도 명확히 알 수 있듯이, 상기 콘택터(5)의 상기 프로브부(5a)의 형성면 반대측 면에는 콘택터(5) 내를 관통하여 형성된 미세배선(5b)에 의해 상기 각 미세 프로브부(5a)와 전기적으로 도통된 2차전극(5c)이 배치되어 있다.

또한, 상기 콘택터(5)의 구조에 있어서는 서로 반대면에 위치하는 상기 미세 프로브부(5a)와 2차전극(5c)을 전기적으로 접속하기 위하여 상기 배선(5b)이 콘택터(5) 내를 관통할 필요가 있지만, 본 실시예에서는 콘택터(5) 본체에 관통구멍(쓰루우홀)을 뚫어 그 내부를 메탈라이즈하여 양면의 배선을 연결함으로써 달성되어 있다. 그렇지만, 이와같은 구조에 제한되는 것이 아니라, 그 밖의 상기 콘택터(5)양면에 걸치는 배선을 설치하여 이들 미세 프로브부(5a)와 2차전극(5c)을 전기적으로 접속할 수도 있다. 또한, 도 8에 있어서는, 콘택터(5)도 역시 트레이(4)와 마찬가지로 4곳의 미세 프로브부(5a)군을 가지는 구조를 4장 맞춤으로써 본 예에 있어서 패킹할 반도체장치(1b)의 N, 즉 16을 허용하고 있다.

상기 콘택터(5)는 역시 상기 트레이(4) 등과 마찬가지로 상기 반도체장치(1b)와 동일한 재질인 Si 혹은 그 선팽창계수가 근사한 금속이나 세라믹등(예를들면, 질화알루미늄 등)에 의해 형성되는 것이 바람직하다. 단, 미세 프로브부(5a)나 2차전극(5c), 나아가 배선(5b)에 대하여 현격한 정도(精度)를 구할 수 없는 경우에는, 상기 외에, 예를들면 유리에폭시, 세라믹, 혹은 폴리이미드 등의 유기박막 등을 이용하여 상기 콘택터(5)를 형성할 수도 있을 것이다.

또한, 상기한 바와 같이 콘택터(5) 및 트레이(4)를 복수장 아울러 원하는 반도체 장치의 패킹수(N)를 허용하는 것은, 예를들면 도 9에 나타낸 바와 같이 단일장에서 상기 N을 허용하는 경우에 비해 콘택터(5) 및 트레이(4) 그 자체의 제조수율을 향상시키는데 있어 효과적인 수단이다. 즉, 콘택터(5) 및 트레이(4)를 예를 들면 상기한 바와 같이 Si로 형성하고자 한 경우, 이들은 통상 Si 웨이퍼를 기재(소재)로 하여, 예를들면 에칭법 등으로 형성된다. 그 때, 기재가 되는 Si 웨이퍼는 예를들면 4인치, 6인치 등과 같은 기존 제품의 직경를 이용하는 것이 많기 때문에, 그와 같은 어느 한 소정의 면적내에서 취득할 수 있는 콘택터(5) 및 트레이(4)의 면적을 가능한 한 크게 하고자 한다면, 개개의 면적을 작게하여 최종적으로 다시 이들을 맞추는 편이 규정크기인 단일장을 취득하고자 한 경우에 비해 합리적이다. 또한, 기재가 되는 웨이퍼로부터 콘택터(5) 혹은 트레이(4)를 제조하고자 할 때는, 예를들면 기재가 되는 웨이퍼 내에 존재하는 결함 등의 영향에 의해, 통상적으로 이들의 제조수율이 반드시 100%가 된다고는 할 수 없다. 따라서, 상기한 바와 같이 콘택터(5) 및 트레이(4)를 작은 조각으로 취득하고 최종적으로 이들을 다시 맞추는 것은, 제조에 실패한 이들을 제외할 수 있다는 것으로 이어진다.

도 8에 있어서는 단일한 콘택터(5) 및 트레이(4) 내의 반도체장치(1b) 허용수를 4로 하여 나타내었는데, 이것은 우리들의 검토결과로부터 적절한 값이라 할 수 있다. 단, 물론 지배되는 필연성은 없으며 기재가 되는 웨이퍼의 사양이나 그밖의 주변조건에 의해 적절히 설정되어져야 한다.

(4) 탄성체(8)

탄성체(8)는 패킹되는 반도체장치(1b)의 절대두께 및 일괄하여 패킹되는 복수의 반도체장치(1b) 두께의 상대값에 불균일성이 생긴 경우, 패킹한 상태에 있어서 그것을 흡수하는 것을 목적으로 하여 설치되어 진다. 도 8에 있어서는 탄성체(8)를, 예를들면 Si 고무와 같은 고무탄성시트로 형성하고 동시에 복수의 반도체장치(1b) 단위로 분할된 예를 나타내었는데, 또한, 예를들면 코일스프링을 각 반도체장치(1b)마다 배치한 것이어도 좋다.

(5) 트레이 커버(4b)

(1-1) 재질

일반적으로 금형 성형되어 후에 세부를 절삭가공한 열경화성 수지, 알루미늄, 각종 스테인리스강 등의 금속, 예를들면 질화알루미늄 등의 세라믹. 단, 상기한 (1-1)의 베이스(3) 및 뚜껑(9)에 대하여 재질을 맞추는 것이 적당할 것이다.

(1-2) 사용하는 목적

·Si나 각종 세라믹 등의 취성(脆性)체 및 그 밖의 재질로 형성된 콘택터(5) 및 트레이(4)를, 패킹구조체의 사용상태에 있어서 기계적으로 보호한다. 즉, 반도체장치(1b)를 장착할 때의 동작오차에 의한 반도체장치(1b)나 그 밖의 주변 지그의 콘택터(5) 및 트레이(4)에 대한 직접적인 접촉방지 및 사용중 부득이하게 생겨나는 조각이나 쓰레기가 콘택터(5) 및 트레이(4)로 직접 부착하는 것을 방지.

·베이스(3), 나아가 패킹구조체 전체의 강성 향상.

이상 상기와 같이 형성된 패킹구조체에 대하여 검사하여야 할 소정수(N)(본 예에서는 16개)의 절단분리 후인 반도체장치(1b)를 다시 고정도로 배치하고 동일한 반도체장치(1b)를 포함하는 상기 패킹구조체를 기계적으로 일체화한다. 도 11은 미리 조립한 상기의 각 패킹구조체 구성재에 대하여 반도체장치(1b)를 장착하는 순간을 나타내는 사시도이다. 여기서는 일체화하는 반도체장치(1b)의 수(N)보다도 적은 4개의 반도체장치(1b) 만을 도시하고 있다. 반도체장치(1b)는 트레이 커버(4b) 및 트레이(4)의 개구부(4a) 내에 전용기계 혹은 수작업으로 장착된다. 물론 반도체장치(1b)의 LSI 형성면은, 이 때 콘택터(5)의 미세 프로브(5a)에 대항하는 방향을 취한다. 소정수(N) 만큼의 반도체장치(1b)를 장착한 후 뚜껑(9)을 닫음으로써 상기(3)의 패킹구조체 채우기 공정이 완료된다.

일체화한 상태의 상방향, 하방향 각각으로부터의 사시도를 도 12(a), (b)로 나타내었다. 도 12(a), (b)와 같이 반도체장치(1b)를 장착한 후에 본 패킹구조체를 일체화시킨 상태에 있어서 특히 설명할만한 것은, 반도체장치(1b) 상의 각 전극패드(1c)와 도통함과 동시에 상기 각 전극패드(1c)와 비교하여 크기 및 배치피치가 크게 확대된 2차전극(5c)이 상기 패킹구조체 표면에 노출되어 있다는 점이다. 즉, 본 패킹구조체는 그 후에 실시되는 번인이나 선별검사 공정에서 피검체로서의 기능상에 있어서는 상기 반도체 웨이퍼(1a)와 다름이 없다는 것을 나타내는 것이다. 그리고 이와 같은 패킹구조체를 이용함으로써 그 후의 번인이나 선별검사의 각 공정에 있어서 다음과 같은 효과를 얻을 수 있다.

① 특히, 일체화 구조체 내에 재배치되는 반도체장치(1b)를 내부에 수납하는 개구부(4a)(즉, 상기 소정수(N)의 개구부)나 수납된 반도체장치(1b)의 전극패드(1c)를 외부로 꺼내는 콘택터(5)를 적절한 수(예를들면, 10∼100개 정도의 범위)에 대응하여 설정할 수가 있다. 이로써, 그 후에 이루어지는 검사공정에서 사용되는 검사시스템의 처리능력에 적합한 수로 할 수 있게 되며, 또한 적절한 검사처리를 수행할 수 있게 된다. 예를들면, 한 예로써 현재의 검사공정에 있어서의 검사시스템의 처리능력이나 검사용 기판을 고려한 경우에는, 상기 소정수(N)를 예를 들면 32 혹은 64로 설정하는 것이 적당할 것이다.

② 특히, 패킹구조체의 외부(콘택터(5)의 표면)에 나타나 있는 2차전극(5c)(즉, 전극패드(1c)의 규격이나 피치에 비해 훨씬 크다)을 이용함으로써 피검사대상인 각 LSI칩(1b)과 검사시스템과의 전기적 도통 등의 작업을 용이하면서도 확실하게 수행할 수 있게 된다. 또한, 상기 콘택터(5)의 표면에 나타나는 2차전극(5c)은, 특히 0.5mm∼1.5mm인 범위의 피치로 형성하는 것이 바람직하며, 또한 각 2차전극(5c)의 면적은 0.1 내지 1㎟ 정도로 설정하는 것이 좋다. 상기 2차전극(5c)의 면적을 설정하는 데에는 주로 3가지 조건을 고려할 필요가 있다. 첫번째로는, 콘택터(5)와 후술하는 상기 패킹구조체를 장착하는 소켓과의, 서로 구성재질로부터 정해지는 선팽창계수차에 따르는 열적위치 어긋남이다. 후술하는 번인공정에서는 통상적으로 전체가 120 내지 150℃ 정도의 온도에 노출되어진다. 이 때, 상기의 선팽창계수차에 따라 상대적인 위치 어긋남이 생기기 때문에, 미리 그와 동일한 위치어긋남의 양을 고려하여 이를 허용할 수 있는 규격(즉 면적)을 확보해 둘 필요가 있다. 두번째는, 후술하는 핀의 기계적인 부착오차이다. 그리고, 세번째는 콘택터(5) 내에 형성되는 전기적인 용량이다. 후술하는 선별검사공정과 같은 고주파수(예를들면, 통상적으로 수백 MHz에서 수십 GHz)에서 클록을 반도체장치(1b)에 부여하는, 즉 콘택터(5)를 주로 하는 패킹구조체 내를 전송시키고, 이와 같은 반도체장치(1b)의 응답을 얻고자 하는 경우, 상기의 용량은 매우 중요한 설계요소가 된다. 그리고, 상기 2차전극의 면적은 상기 용량에 크게 영향을 미쳐 상기면적이 클수록 상기용량은 커지게 된다. 반대로 상기 용량은 클수록 상기의 고주파수 응답성은 저하된다. 따라서, 이것을 해결하기 위해서는 상기 2차전극(5c)의 면적은 가능한 한 작게 형성되어져야 한다. 이는 상기 두가지 사항과는 2차전극(5c)을 설계 및 형성하는데 있어 상반되는 사항이다. 일반적으로 상기 2차전극 면적의 설계 및 형성허용범위는 통상적으로 매우 작으며, 상기한 값 정도로 하는 것이 적절하다.

한편, 상기한 2차전극의 형성피치는 검사용으로서 일반적으로 사용되는 검사용 기판의 콘택트 프로브로는, 인간에 의한 작업성과 함께 그 신뢰성이 우수하며, 또한 그 실적도 이미 확립되어 있는 피치의 콘택트 프로브(예를들면, 좁은피치 : 0.5mm 정도, 넓은피치 : 1.5mm 정도)의 것이 많이 사용되고 있으며, 이와 같은 콘택트 프로브에 대하여 용이하면서도 확실하게 대응할 수 있게 하기 위하여 상기의 값으로 하는 것이다.

그 밖에 상기의 2차전극(5c)의 형성피치로서 특히 0.5mm∼1.5mm 정도의 피치로 하면 이하와 같은 효과도 얻을 수 있다. 여기서, 우선 본 일체화 구조체 내에 LSI칩을 가장 조밀하게 형성하는 것을 생각해 보자. 이것은 각 LSI칩의 간격을 가능한 한 좁게하여 형성하는 것을 말한다. 즉, 1칩분의 2차전극 영역이 1칩의 영역(≒면적)이하로 되지 않는 것을 의미한다. 예를들면, 현재의 DRAM의 현실적인 면적은 약 100㎟ 정도이며, 또한 검사를 위하여 프로빙할 전극패드수는 수십 내지 100개 정도이기 때문에, 상기의 목적에 대하여 2차전극에 허용되는 피치는(100㎟/100개) 1/2 = 1mm가 된다. 즉, 상기의 2차전극(5c)의 형성피치를 0.5mm∼1.5mm의 피치로 하는 것은 본 일체화 구조체를 가장 효율화시킬 수 있다고 하는 효과로 이어지는 것이다.

(5) 번인공정

상기 번인공정은 상기 LSI칩(1b)을 100∼150℃ 정도로 가열(열 스트레스를 부여)하면서, 동시에 그 전극패드(1c)를 통해 장착한 반도체장치(1b)에 전기적 스트레스를 부여하여 소정시간 방치하고, 이로써 반도체장치(1b)의 잠재불량을 가속선별·적출하는 신뢰성 검사공정이다. 본 번인공정에서는, 상기하고 또한 도 5에 순서도로 나타낸 바와 같이, 소켓채우기, 번인, 소켓에서 빼내기로 대별하여 3가지 공정(동작)을 실시한다.

(5-1) 소켓채우기 공정

상기 소켓채우기 공정은, 하기(5-2)에서 서술하는 번인공정의 사양에 합치시킨 프린트 기판에 미리 장착된 소켓에, 상기(4)의 패킹구조체를 장착하는(채우는) 공정이다. 도 13(a)는 상기(4)의 패킹구조체를 소켓(10) 하나에 장착하는 순간의 상태를 나타내는 사시도이고, 또한, 도 13(b)는, 상기 패킹구조체를 모든 소켓(10)에 장착한 후, 소켓(10)의 뚜껑을 닫아 소켓채우기 공정이 완료된 상태를 나타내는 사시도이다.

소켓(10)은, 번인을 위한 사양에 합치시킨 소정의 프린트 기판(6)에 장착되어 있다. 하나의 프린트 기판(6) 상에 장착되는 소켓(10)의 수는, 물론 각각의 사양에 따라 다르지만, 통상 2 내지 8개 정도로 설정된다. 소켓(10)은, 도 13(a)에서도 명확히 알 수 있듯이, 상기 패킹구조체를 장착한 후, 패킹구조체를 고정도로 위치결정하고, 동시에 패킹구조체, 나아가 그 내부의 콘택터에 대하여 소정의 누름하중이 부여되어지도록, 래치가 달린 뚜껑이 설치되어 있다.

도 14는, 프린트 기판(6)에 소켓(10)을 장착하고, 동시에 소켓(10)에 상기 패킹구조체를 장착한 상태에 있어서의, 이들의 측면부분 단면도이다. 이 상태에 있어서, 소켓(10)은 그 바닥면에 콘택트 프로브(6a)를 배치해 두며, 이들은 기계적으로 미리 소켓(10)에 설치되어 있다. 콘택트 프로브(6a)는, 그 일단이 프린트 기판(6)에 삽입되고, 땜납 등에 의하여 고정되어, 결과적으로 콘택트 프로브(6a)와 프린트 기판(6)이 전기적으로 접속되어 있다. 단, 이와 같은 땜납에 의한 고정은 필수적인 것이 아니라, 예를들면 프린트 기판(6) 표면의 각 콘택트 프로브(6a)에 합치하는 위치에 랜드를 설치하고, 그 랜드에 대하여 면접촉시키는 방식이라도 좋다. 콘택트 프로브(6a)의 타단은, 상기 패킹구조체 내부의 콘택터(5)의 각 2차전극(5c)과 접촉하여, 결과적으로 각 2차전극(5c)과 프린트 기판(6)이 전기적으로 접속되어 있다. 각 2차전극(5c)은 상기한 구조에 의하여 반도체장치(1b)의 각 패드(1c)에 접촉되어 있으며, 그 결과, 각 패드(1c)는 프린트 기판(6)과 전기적으로 접속되어 있다. 따라서, 이 상태에 있어서 번인 시스템과 반도체장치(1b)가 접속되어지게 되어, 이 상태로 하기의 번인공정으로 이행한다.

또한, 이 때의 반도체장치(1b)와 콘택터(5)의 상대위치관계에 있어서 달성되어져야 하는 상태를 도 16으로 설명하기로 한다. 도 16에서는, 도 7에 나타낸 바와 같은 본 발명의 반도체장치(1b)가 트레이(4)에 의해 위치결정되고, 그 결과 콘택터(5)와 패드(1c)가 접촉한 상태를 나타내고 있다. 본 실시예에 있어서, 반도체장치(1b)는 상기한 바와 같이 그 LSI 형성면 외주부에 표면보호막(1b1)이 형성되어 있지 않은 간격(1b2)을 가지고 있다. 그리고, 상기 반도체장치(1b)에 상대하는 콘택터(5)는, 상기 간격(1b2)에 합치하는 위치에 스페이서(5d)가 형성되어 있으며, 스페이서(5d)의 선단이 상기 반도체장치(1b)에 직접 접촉하고 있다. 그 결과, 반도체장치(1b)와 콘택터(5)의 주 평면과의 사이에는 스페이서(5d)의 높이와 표면보호막(1b2)의 높이(두께)의 차만큼 간격이 발생한다. 반도체장치(1b)의 외주부에 간격(1b2)을 확보하고, 동시에 동일 부분에 대하여 상기한 바와 같은 조치를 강구하는 것은 다음과 같은 의미를 가진다.

·반도체장치(1b)의 LSI 형성면(대략 표면보호막(1b2)의 형성영역과 일치)에 대하여 콘택터(5)가 직접 접촉하지 않기 때문에, 정밀한 LSI 형성면에 기계적인 압력하중을 부여하지 않고도 미세 프로브(5a)와 패드(1c)를 접촉시킬 수 있다.

·콘택터(5)의 주 평면과 반도체장치(1b)와의 사이에 일정한 공기층이 형성되기 때문에 패킹구조체로서의 전기적 용량을 줄일 수 있으며, 그 결과 고주파수에 대한 응답성이 향상된다.

·반도체장치(1b)를 패킹구조체에 장착하는(채워넣는) 공정에서 부득이하게 발생되는 조각들이나 미세한 쓰레기 등이 만에 하나 반도체장치(1b)와 콘택터(5)사이에 존재하여도, 이를 밀어부치는 일이 없어지기 때문에 콘택터(5)나 반도체장치(1b)의 기계적 손상을 방지할 수 있다.

·도 16에서 특히 나타내고 있는 바와 같이, 미세 프로브(5a)를 사이에 두고 2곳의 스페이서가 형성되어 있기 때문에, 양쪽 스페이서를 반도체 장치에 접촉시킨 순간, 반도체장치(1b)와 콘택터(5)와의 상대적 평행이 자동적으로 실현되며 그 결과 복수의 미세 프로브를 각각 균일한 하중으로 패드(1c)에 접촉시킬 수 있다.

상기 각 항목에서 명확히 알 수 있듯이, 본 실시예에서 설치한 반도체장치(1b)의 간격(1b2) 및 콘택터(5)의 스페이서(5d)는 도 16에 나타낸 바와 같은 하나의 형태에 한정되는 것이 아니라, 물론 다양한 반도체 장치의 형태나 검사조건에 의해 다양하게 실시형태를 생각할 수 있다.

(5-2) 번인공정

즉, 상기(3)의 공정에서 얻은 반도체장치(1b)에 대하여 전기적 혹은 열적스트레스를 동시에 장시간 부여하고, 이로써 제조된 반도체장치(1b) 내에 잠재하는 불량을 현재(顯在)화시키는 공정이다.

(5-3) 소켓에서 빼내기 공정

즉, 상기의 번인공정을 마친 후, 상기의 각 패킹구조체를 각 소켓(10)에서 빼내는 공정이다.

(6) 반송공정

즉, 번인공정을 거친 각 반도체장치(1b)를 다음 공정인 선별검사 공정으로 반송하는 공정이다. 이 때, 각 반도체장치(1b)는 상기 패킹구조체에 장착된 채로 반송되는 것이 중요하다.

(7) 선별검사 공정

(7-1) 소켓채우기 공정

상기 소켓채우기 공정은 하기(7-2)에서 설명하는 선별검사 공정의 사양에 합치시킨 프린트 기판에 미리 장착된 소켓에, 상기(4)의 패킹구조체를 장착하는(채워넣는)공정이다. 형태는 실질적으로 (5-1)과 마찬가지이다.

(7-2) 선별검사 공정

상기 선별검사 공정은, 예를 들면 25∼75℃ 정도의 온도하에서 이루어지는 최종적인 성능검사 공정으로, 통상 핸들러(handler)라 불리는 검사시스템을 이용하여 이루어진다. 또한, 상기 선별검사 공정에서는, 도시하지는 않았지만, 그 사용되는 프린트기판이나 검사시스템의 사양은 서로 다르지만 그 검사의 형태는 상기(5)의 번인공정과 동일하며, 즉, 반도체장치의 패드와 검사시스템 간의 전기적 도통을 확보함으로써 이루어진다. 따라서, 상기 선별검사 공정에 있어서도, 상기 도 13, 도 14에 나타낸 바와 같이 하여, 패킹구조체에 의해 재배치되어 일체화된 소정수(N)의 반도체 장치에 대하여 선별검사가 실시된다.

이와 같이 상기에 상세하게 설명한 반도체장치의 제조방법에 의하면, 반도체 웨이퍼로부터 절단분리된 다수의 LSI 칩을 소정수(N) 만큼 일체화하는 상기 패킹공정 후에는, 상기 선별검사 공정의 종료시점까지 LSI 칩은 일체화된 상태를 유지하고 있으며, 그 때문에 패킹구조체에 있어서의 배치위치(어드레스)에 의해 각 칩마다의 검사성적을 관리할 수 있게 되며, 또한, 반송시에도 그 일체화 구조체의 판상형태로부터, 종래의 웨이퍼 반송계와 기계적으로도 동일한 반송계에 의해 각 검사공정 간을 라인반송할 수 있게 된다.

그리고, 상기 선별검사 공정에서는 최종적으로 양품이라 판정된 반도체장치(1b) 만이 상기 패킹구조체로부터 그 일체화가 풀리는 단계에서 적출되며, 예를들면 신뢰성이 보증된 칩(KGD: Known Good Die)으로서 패키징되는 일 없이 출하되어지게 된다.

이와 같이 상기 반도체장치의 제조방법에서는 상기 종래기술에서 이미 설명한 개개의 소켓에 대한 채우기 공정, 빼내기 공정이 불필요하게 되며, 또한 그에 부수되는 비용발생을 방지할 수 있다.

이와 같이 본 발명의 패킹구조체에 의하면, 전(前) 공정에 의해 다수의 LSI를 형성한 반도체 웨이퍼(1a)로부터 각 반도체장치(1b) 단위로 절단한 후, 이를 소정수(N) 만큼 재배치하여 일체로 하고, 그 후의 공정에 있어서의 처리를 수행함으로써 종래기술이 되는 검사방법, 특히 LSI 칩을 1개씩 소켓에 장착하여 실시하는 방법 등에 비해, 검사시스템의 처리능력이 적합하여 적절한 수의 LSI 칩을, 전 처리 후의 반도체 웨이퍼를 그대로(단, 그 형상이나 반도체장치 수에 있어서는 서로 다르지만), 즉, 체계적으로 일괄하여 검사처리를 수행할 수 있게 되며, 이로써 다수의 반도체장치를 효율적으로 검사할 수 있음과 동시에, 기존 설비 등을 이용하는 경우에도 적절히 그 능력에 대응하여 효율적으로 반도체장치의 검사를 수행할 수 있는 뛰어난 검사시스템을 제공할 수 있다.

또한, 종래기술이 되는 검사방법, 특히 LSI 칩의 단체(單體)를 그대로 검사기판에 장착하는 방법이나, 웨이퍼 상태인 채로 검사를 실시하는 등의 방법과 비교하여도, 본 발명의 패킹구조체에 의하면, 반도체장치의 검사시에 복수의 반도체장치를 일체적으로 취급할 수 있게 됨과 동시에, 그 2차전극(웨이퍼상태나 반도체장치의 단체인 상태의 전극패드에 비해 크다)을 이용함으로써 검사시스템에 대한 전기적인 도통을 간단하면서도 확실하게 실현할 수 있기 때문에, 고가의 미세 프로브군 등을 사용하지 않아도 반도체 장치의 검사를 비교적 저렴하게 실현할 수 있게 된다.

또한, 상기 패킹구조체는, 상기에 상세하게 설명한 실시예에 한정되지 않고, 상기에 다양하게 설명한 효과와 이점을 누리는 것을 목적으로 하는 것이며, 따라서, 상기 베이스(3) 상에 배치되는 칩(1b)의 수나 간격 등은 콘택터(5) 표면의 2차전극(5c)의 규격이나 피치 및 그 수 등을 고려하여 상기 효과와 이점을 만족할 수 있도록 배치할 수 있는 것을 조건으로 결정되는 것이다.

또한, 상기 패킹구조체의 베이스(3) 상에 배치되는 반도체장치(1b)의 수는 상기 베이스(3)를 포함하는 상기 패킹구조체의 외형규격과 제약조건 및/또는 검사시스템의 처리능력을 최대한 활용할 수 있는 것을 조건으로 하여 결정되는 것이 바람직하다.

또한, 이상의 설명에서는, 상기 패킹구조체에 있어서의 콘택터(5) 이면에 형성되는 미세 프로브부(5a)는 그 내부에 배치되는 반도체장치(1b) 상의 전극패드(1c)와 접촉하는 예만을 나타내었지만, 이와 같은 구조는 피검체인 반도체장치(1b)와 검사시스템 간의 전기적인 도통을 목적으로 하는 것이며, 따라서, 반드시 상술한 바와 같은 공정에 제한되는 것이 아니라, 예를들면 반도체장치(1b) 상에 설치된 땜납볼 등에 대하여 접촉하는 것이라도 좋다.

또한, 이상의 설명에서는 상기 소켓에 있어서의 콘택트 프로브(6a)는 형상적으로 내부에 코일스프링을 가지는 비교적 고가의 구조를 나타내었지만, 예를 들면 판재를 구부려 형성하여 이루어지는 저렴한 판스프링 구조라도 좋다. 그 형태예를 도 15에 나타낸다.

(7-3) 소켓에서 빼내기 공정

즉, 상기 선별검사공정을 마친 후, 상기 각 패킹구조체를 각 소켓(10)에서 빼내는 공정이다.

(8) 패킹구조체에서 빼내기 공정

즉, 지금까지의 공정에서 반도체장치의 일체화에 이용한 패킹구조체로부터 각 반도체장치를 빼내는 공정이다. 반도체장치가 빼내어진 패킹구조체는 다시 상기공정(5)까지 되돌려져 다음 반도체장치를 검사하는 지그로서 제공된다.

이상으로 상세하게 설명한 바와 같이 본 발명에 의하면, 패킹구조체를 이용함으로써 웨이퍼로부터 절단분리한 후의 다수의 반도체장치를, 적절하게 소정수 재배치하여 일괄적이고 체계적으로 처리할 수 있게 하여, 이로써 그 후의 검사공정에 있어서의 취급성, 특히, 그 검사시스템 등에 대한 전기적인 접속의 확보를 소정수 만큼 일괄적으로 처리할 수 있게 하며, 이로써 반도체 장치의 제조방법에 있어서의 공정, 특히, 그 검사공정을 간략화하여 그 효율을 대폭적으로 향상시키고 또한 이로써 검사공정의 비용절감을 꾀함과 동시에, 반도체장치의 제조비용을 보다 저렴하게 할 수 있는 실용적으로도 매우 뛰어난 효과를 발휘할 수 있는 것이다.

Claims (9)

1. 대규모 집적회로를 1장의 반도체 웨이퍼에 복수 형성하는 공정과,

   상기 웨이퍼를 상기 대규모 집적회로마다 절단분리하여 복수의 반도체장치로 하는 절단분리공정과,

   상기 복수의 반도체장치에 대해 불량여부를 판별하는 프로빙 검사공정과,

   상기 제 1 검사공정으로부터 양품이라 판정된 복수의 반도체장치를 패킹구조체에 배치하여 일체화하는 공정과,

   상기 반도체장치를 상기 패킹구조체에 배치된 상태에서 상기 반도체장치의 검사를 수행하는 검사공정과,

   상기 검사공정 종료후, 상기 반도체장치상기 패킹구조체로부터 떼어내는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
2. 청구항 1에 있어서,

   상기 검사공정에는 복수의 검사가 포함되어 있으며, 그 중 하나가 상기 반도체장치의 잠재불량을 적출하는 번인(burn-in)인 것을 특징으로 하는 반도체장치의 제조방법.
3. 청구항 1에 있어서,

   상기 검사공정에는 복수의 검사가 포함되어 있으며, 그 중 하나가 상기 반도체장치의 실성능을 검사하기 위한 선별검사인 것을 특징으로 하는 반도체장치의 제조방법.
4. 청구항 1에 있어서,

   상기 검사공정은,

   상기 반도체장치의 잠재불량을 적출하는 번인검사와,

   상기 반도체장치의 실성능을 검사하기 위한 선별검사인 것을 특징으로 하는 반도체장치의 제조방법.
5. 청구항 1에 있어서,

   상기 패킹구조체로 일체화되는 상기 반도체장치의 수량은 2개 이상이며, 1회의 상기 절단분리공정으로 절단되는 반도체장치의 수량보다도 적은 선별검사인 것을 특징으로 하는 반도체장치의 제조방법.
6. 1장의 반도체 웨이퍼에 형성된 복수의 대규모 집적회로로부터 절단분리된 복수의 반도체장치를 고정하는 패킹구조체에 있어서,

   상기 패킹구조체는 Si을 주된 기재재질로 하여 형성되어 있으며, 반도체장치를 배치하기 위한 수납부가 복수 형성되어 있는 것을 특징으로 하는 패킹구조체.
7. 청구항 6에 있어서,

   상기 반도체장치에 대응하는 미세 프로브군 및 상기 미세 프로브군과 전기적으로 접속된 2차전극군이 형성된 부품을 갖춘 것을 특징으로 하는 패킹구조체.
8. 청구항 7에 있어서,

   상기 부품을, 금속 혹은 수지를 재질로 하는 주형 성형품으로 곤포(梱包)한 것을 특징으로 하는 패킹구조체.
9. 청구항 1에 있어서,

   상기 패킹구조체와 검사장치를 전기적으로 접속할 때에, 그 양자간에 코일스프링을 내장하는 콘택트 프로브 또는 금속의 판재를 구부려 가공하여 판스프링성을 부여한 구조의 프로브를 이용하는 반도체장치의 제조방법.