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KR20000067918A - 탄성 표면파 기능 소자 - Google Patents

탄성 표면파 기능 소자 Download PDF

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KR20000067918A
KR20000067918A KR1019997000376A KR19997000376A KR20000067918A KR 20000067918 A KR20000067918 A KR 20000067918A KR 1019997000376 A KR1019997000376 A KR 1019997000376A KR 19997000376 A KR19997000376 A KR 19997000376A KR 20000067918 A KR20000067918 A KR 20000067918A
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KR
South Korea
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surface acoustic
acoustic wave
electrode
semiconductor layer
grating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
KR1019997000376A
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English (en)
Inventor
야마노우찌，가즈히꼬
오다가와，히로유끼
사또，와스께
구제，나오히로
고또，히로마사
Original Assignee
야마모토 카즈모토
아사히 가세이 고교 가부시키가이샤
피터 무몰라
야마노우찌, 가즈히꼬
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from JP25077896A external-priority patent/JP3172101B2/ja
Application filed by 야마모토 카즈모토, 아사히 가세이 고교 가부시키가이샤, 피터 무몰라, 야마노우찌, 가즈히꼬 filed Critical 야마모토 카즈모토
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Abstract

탄성 표면파 기능 소자는 압전체 기판 또는 압전성 박막 기판 상에 반도체층을 구비하고, 상기 기판 상을 전파하는 탄성 표면파와 반도체층 중의 전자의 상호 작용을 이용하거나, 상기 반도체층을 탄성 표면파가 전파하는 전파로 상의 외측에 배치하고, 전파로 상부에 대해 직각 방향으로 복수의 그레이팅 전극을 구비하고, 게다가 반도체층이 활성층과 이 활성층에 격자 정합하는 완충층을 구비한다. 이 탄성 표면파 기능 소자를 이용하여 실용적인 저전압에서의 높은 증폭도가 얻어지는 탄성 표면파 증폭기나, 이제까지 없던 높은 효율을 갖는 탄성 표면파 콘벌버 등이 제공된다.

Description

탄성 표면파 기능 소자{SURFACE ACOUSTIC WAVE FUNCTIONAL DEVICE}
종래의 탄성 표면파와 반도체층 중의 전자와의 상호 작용을 응용한 기능 소자로서는 탄성 표면파의 전파로의 폭 전체에 걸쳐 상호 작용을 행하게 하는 구조의 탄성 표면파 기능 소자가 있다. 예를 들면, 탄성 표면파 기능 소자의 일례로서의 탄성 표면파 증폭기에 관해서는, 직접형 증폭기(도 2), 분리형 증폭기(도 3), 모로리식형 증폭기(도 4)의 3개의 구조가 제안되고 있다. 제1 직접형 증폭기는, CdS나 GaAs와 같은 압전성과 반도체성을 동시에 갖는 압전성 반도체 기판(11)을 이용하고, 그 위에 입력용 발형 전극(4), 출력용 발형 전극(5) 및 압전성 반도체 기판(11)에 직류 전계를 인가할 전극(8)을 설치하여, 탄성 표면파를 증폭시키는 구조의 증폭기이다. 그러나, 큰 압전성과 큰 전자 이동도를 동시에 갖는 압전성 반도체는 현재 시점에서 발견되지 않는다. 제2 분리형 증폭기는 큰 압전성을 갖는 압전체 기판(1) 위에 입력용 발형 전극(4), 출력용 발형 전극(5)을 설치함과 동시에, 전자 이동도가 큰 반도체(12)를 공극(13)을 통해 배치하고 있는 구조의 증폭기이다. 이런 형태의 증폭기에서는, 반도체와 압전체 기판의 표면의 평탄성과 공극의 크기가 증폭도에 큰영향을 준다. 실용에 견디는 증폭도를 얻기 위해서는, 공극을 가능한 한 작게 하고, 게다가 동작 영역에 걸쳐 일정하게 유지할 필요가 있고, 그 때문에 공업적인 생산은 매우 어렵다. 한편, 제3 모로리식형 증폭기는 압전체 기판(1)상에 입력용 발형 전극(4), 출력용 발형 전극(5)을 설치함과 동시에, 반도체(12)가 공극을 갖지 않고, 유전체층(14)을 통해 형성하고 있는 구조의 증폭기이다. 모노리식형 증폭기에 대해서는, 1970년대의 山之內 등의 연구에 의하면(K. Yamanouchi, et al., Proceedings of the IEEE, 75, p726(1975)), LiNbO3기판 상에 SiO를 코팅하고, 그 위에 InSb 박막 50nm을 증착한 구조로서, InSb의 전자 이동도로서 1600cm2/Vs가 얻어지고, 이 막을 사용한 탄성 표면파 증폭기에서는 1100V라고 하는 매우 높은 직류 전압을 인가하여, 중심 주파수 195㎒로 이득 40㏈이 얻어졌다. 그러나, InSb의 양호한 막질이 얻어지지 않기 때문에, 실제의 휴대 기기 등으로의 응용을 생각하면, 구동 전압이 너무 높고, 또한 저전압에서의 증폭도가 너무 작다고 하는 문제가 있었다.
다음에, 탄성 표면파와 반도체 중의 전자의 상호 작용을 이용한 또 다른 하나의 응용예로서 탄성 표면파 콘벌버를 예로 들 수 있다. 현재, 탄성 표면파 콘벌버는 스펙트럼 확산 통신의 CDMA(Code Division Multiple Access) 방식용 상관기(correlator)로서 상당히 주목받고 있다. 종래로부터, CDMA용 상관기로서 디지탈 LSI나 아날로그 LSI 등이 검토되어 왔지만, 모두 매우 소비 전력이 커, 저소비 전력화가 요구되는 휴대 기기 등으로의 응용에는 큰 장해로 되어 왔다. 그래서 원리적으로는 소비 전력이 영(0)인 탄성 표면파 콘벌버가 저소비 전력과, 동기가 불필요하다는 특징을 살려 실용화가 검토되기 시작하고 있다. 탄성 표면파 콘벌버의 연구로는, 예를 들면 K. Yamanouchi, S. Mitsui, K. Shibayama, IEEE MTT-S Intern. Microwave Symp. Digest, p31(1980)에서, InSb/LiNbO3계에서 -59㏈m의 콘볼루션 출력이 얻어지고 있었다.
그러나, 모노리식형 증폭기를 실제의 휴대 전화 등으로 응용 가능하게 하기 위해서는, 적어도 9V 이하라는 실용적인 저전압으로 양호한 증폭도를 얻음과 동시에, 그것을 용이한 공정으로 실현시킬 필요가 있다. 즉, 이제까지의 기술보다 2자리수 이상의 저전압화를 꾀할 필요가 있다. 또한, 탄성 표면파 콘벌버에 대해서도 더욱 큰 효율을 실현시켜야만 한다.
종래의 탄성 표면파 기능 소자의 구조에 있어서는, 탄성 표면파의 전기적 임피던스와 반도체 임피던스를 맞추기 위해, 이동도가 큰 InSb 등의 반도체를 이용할 경우, 반도체 박막의 막 두께를 상당히 얇게 할 필요가 있었다. 그러나, 얇은 막 두께에서는 반도체 박막의 결정성이 나쁘고, 전자의 이동도가 적게 되어, 특성이 양호한 기능 소자가 얻어지지 않았다. 또한, 콘벌버에서는 반도체층의 막 두께가 얇기 때문에, 막 두께 방향으로 출력을 추출하는 방법에서는 높은 효율을 얻을 수 없고, 또 반도체층의 막 두께를 두껍게 하면 시트 저항이 적게 되어, 탄성 표면파의 전계가 단락해 버린다는 문제가 있었다. 또한, 탄성 표면파의 전파로상에 반도체층을 형성하는 구조에서는, 탄성 표면파의 손실이 커져, 증폭도나 효율의 저하를 야기하고 있었다.
또한, 완충층의 존재, 접지 전극의 위치, 스트립 전극의 형상의 상호 작용에 대해서는 전혀 주목받지 못했다.
＜발명의 개시＞
따라서, 본 발명의 목적은 양호한 막질의 반도체 박막을 활성층으로서 갖고, 탄성 표면파와 반도체의 상호 작용이 충분히 일어나도록 반도체를 배치한, 공업적 제조가 용이한 탄성 표면파 기능 소자를 제공하는 것이다.
상기 과제를 해결하기 위해, 발명자 등이 예의 검토를 행한 결과, 압전체 기판과 활성층 사이에 이 활성층과 격자 정합하는 완충층을 삽입함으로써 활성층의 결정성을 향상시키고, 또한 반도체층을 전파로의 가로로 배치하여, 그레이팅 전극에 의해 탄성 표면파의 전계를 반도체층에 전하며, 반도체 중에서 상호 작용을 일으키게 하는 것을 가능하게 하여, 저전압 인가로 큰 증폭도 특성을 갖는 탄성 표면파 증폭기 및 매우 높은 효율을 갖는 탄성 표면파 콘벌버를 실현하였다.
본 발명에 있어서, 저전압 인가로서의 매우 큰 증폭 특성이나 매우 고효율의 콘볼루션 출력을 실현할 수 있었던 것은, 1) 반도체층을 성장시킬 때, 압전체 기판 상에 완충층을 삽입함으로써 매우 양호한 활성층을 형성할 수 있던 것과, 2) 압전체 기판의 전파로상에 반도체층이 존재하지 않기 때문에, 탄성 표면파의 손실을 최소한으로 억제할 수 있었던 것, 3) 전파로 상에 배치된 그레이팅 전극의 전극폭 및 전극 간격을 반사를 억제하도록 선택한 것, 4) 탄성 표면파 콘벌버의 경우에는 그레이팅 전극에서 교차하는 빗형 추출 전극을 형성하는 것으로 탄성 표면파와 전자의 상호 작용의 효율을 향상시킬 수 있던 것에 의한다. 여기서, 활성층이란 전파되어 온 탄성 표면파와 상호 작용하는 전자가 존재하는 층을 말한다.
이와 같이, 완충층을 삽입함으로써 막질이 향상한 반도체층(활성층)과, 그레이팅 전극, 추출 전극과의 상대적 위치 관계를 적절하게 선택하는 것으로 상술한 목적이 달성되었다.
즉, 1) 본 발명의 탄성 표면파 기능 소자는 압전체 기판상에, 입력 전극과, 출력 전극, 반도체층, 이 반도체층에 탄성 표면파를 전하는 그레이팅 전극을 구비하는 탄성 표면파 기능 소자에 있어서, 상기 반도체층은 상기 입력 전극으로부터 전파하는 탄성 표면파의 전파로 상의 외측에 위치하고, 상기 반도체층이 활성층과 상기 활성층에 격자 정합하는 완충층으로 이루어지며, 상기 전파로 위에는 상기 그레이팅 전극이 전파 방향에 대해 직각으로, 또 전파로의 폭보다 넓은 폭으로 배치되어 있는 것을 특징으로 한다.
2) 상술한 1)에서 상기 반도체층의 층 두께는 상기 복수의 그레이팅 전극의 단선을 막는데 충분한 두께이어도 좋다.
3) 상술한 2)에서 상기 반도체층의 막 두께는 50nm 이하이어도 좋다.
4) 상술한 1)에서 상기 그레이팅 전극의 한 단부가 상기 반도체층상에 형성되어 있어도 좋다.
5) 상술한 1) 내지 3)에서 상기 전파로를 이동하는 탄성 표면파의 파장 λ에 대해, 상기 그레이팅 전극의 폭 L이 L=λ/3n(n은 양의 정수)이고, 또 상기 그레이팅 전극 사이의 간격 S가 S=λ/3n(n은 양의 정수)인 복수의 그레이팅 전극을 갖고 있어도 좋다.
6) 상술한 5)에서 상기 그레이팅 전극의 폭 L이 λ/8≤L≤λ이고, 그레이팅 전극 사이의 간격 S가 λ/8≤S≤λ인 것이 바람직하다.
7) 상술한 5)에서 상기 그레이팅 전극의 폭 L이 λ/6이고, 그레이팅 전극 사이의 간격 S가 λ/6인 것이 바람직하다.
8) 상술한 1)에 기재된 탄성 표면파 기능 소자에 있어서, 상기 반도체층에 직류 전계를 인가하기 위한 전극을 더 구비하고 있어도 좋다.
9) 상술한 1)에 기재된 탄성 표면파 기능 소자에 있어서, 상기 출력 전극을 참조 신호용 입력 전극으로 하고, 상기 참조 신호용 입력 전극 및 상기 입력 전극으로부터 전파하는 2개의 입력 신호를 컨벌루션시키는 것을 특징으로 한다.
10) 상술한 9)에서 상기 그레이팅 전극에서 교차하고, 또 동일 전위로 되도록 배치한 빗형 추출 전극을 갖고 있어도 좋다.
11) 상술한 10)에서 상기 빗형 추출 전극이 반도체층 위에 형성되어 있어도 좋다.
12) 상술한 10)에서 상기 빗형 추출 전극이 반도체층 하부에 형성되어 있어도 좋다.
13) 상술한 9)에서 상기 반도체층 하부에 똑같은 추출 전극을 갖고 있어도 좋다.
14) 상술한 9)에서 상기 압전체 기판의 하부에 똑같은 접지 추출 전극을 갖고 있어도 좋다.
l5) 상술한 10)에서 전파로 상의 그레이팅 전극의 전극 주기와 반도체층의 상부 혹은 하부에서 교차하여 형성되어 있는 그레이팅 전극과 빗형 추출 전극의 전극 주기가 달라도 좋다.
16) 또한, 본 발명의 탄성 표면파 기능 소자는 압전체 기판 혹은 압전성 박막 기판상에, 반도체층과 이 반도체층의 탄성 표면파를 운반하는 복수의 그레이팅 전극을 구비하는 탄성 표면파 기능 소자에 있어서, 상기 반도체층은 탄성 표면파가 전파하는 전파로 상의 외측에 위치하고, 상기 반도체층상에 상기 복수의 그레이팅 전극이 전파 방향에 대해 직각으로 형성되며, 또 상기 복수의 그레이팅 전극의 부분에서 상기 전파로를 사이에 두고, 상기 반도체층과 대향하는 부분의 상부에 스트립 유전체막이 형성되고, 이 스트립 유전체막 위에 추출 전극이 형성되어 있는 것을 특징으로 한다.
17) 상술한 16)에서 상기 스트립 유전체막이 그레이팅 전극의 상부와 하부에 형성되어 있어도 좋다.
18) 상술한 17)에서 상기 그레이팅 전극의 하부에 형성된 스트립 유전체막 하부에 추출 전극이 형성되어 있어도 좋다.
l9) 상술한 16)에서 상기 반도체층의 하부에 똑같은 추출 전극이 형성되어 있어도 좋다.
20) 상술한 14)에서 상기 그레이팅 전극이 반도체층 하부에 형성되어 있어도 좋다.
21) 상술한 20)에서 상기 반도체층의 상부에 똑같은 추출 전극이 형성되어 있어도 좋다.
22) 상술한 16)에서 상기 그레이팅 전극의 폭 방향의 길이를 적당하게 조합하여 교대로 변화시킨 구조를 갖고 있고, 또 교대의 그레이팅 전극의 각각의 일단에 스트립 유전체막이 형성되어 있어도 좋다.
23) 상술한 16)에서 상기 그레이팅 전극에 교차하도록 빗형 추출 전극이 형성되고, 또 상기 빗형 추출 전극은 동일 전위로 되도록 접속되어 있어도 좋다.
24) 또한, 본 발명의 탄성 표면파 기능 소자는 압전체 기판 혹은 압전성 박막 기판 상에 반도체층과, 이 반도체층 탄성 표면파를 전하는 복수의 그레이팅 전극, 빗형 추출 전극을 구비하는 탄성 표면파 기능 소자에 있어서, 상기 반도체층은 탄성 표면파가 전파하는 전파로 상의 외측에 위치하고, 상기 복수의 그레이팅 전극은 전파 방향에 대해 직각으로 형성되며, 그 한 단부가 상기 반도체 위로 연재하여, 상기 복수의 그레이팅 전극의 상기 반도체층 위로 연재하는 부분에 교차하도록 상기 빗형 추출 전극이 동일 전위가 되도록 형성되고, 또 상기 복수의 그레이팅 전극 부분에서 상기 전파로보다 좁은 폭으로 교차하도록 빗형 접지 추출 전극이 상기 전파로 상의 외측에 형성되며, 이 접지 추출 전극이 공통 전극으로 접속되어 있는 것을 특징으로 한다.
25) 상술한 24)에서 상기 그레이팅 전극과 상기 빗형 추출 전극이 반도체층 하부에 형성되어 있어도 좋다.
26) 상술한 24)에서 상기 빗형 추출 전극이 반도체층 부분에서 전파로 상에 걸쳐 형성되어 있어도 좋다.
27) 상술한 24)에서 상기 복수의 그레이팅 전극을 반도체층의 상부 혹은 하부의 도중까지 형성하고, 상기 복수의 그레이팅 전극의 단부와의 사이에 갭을 갖는 똑같은 추출 전극이어도 된다.
28) 상술한 16)에서 전파로 상의 그레이팅 전극의 전극 주기와 반도체층 상부 또는 하부 혹은 접지 추출 전극 부분 혹은 스트립 유전체막 상부 또는 하부에 형성되어 있는 그레이팅 전극의 전극 주기가 다른 것을 특징으로 하는 탄성 표면파 기능 소자.
29) 상술한 16)에서 상기 그레이팅 전극의 폭 L이 λ/8≤L≤λ이고, 그레이팅 전극 사이의 간격 S가 λ/8≤S≤λ인 것이 바람직하다.
30) 상술한 16)에서 상기 그레이팅 전극과 빗형 추출 전극 혹은 빗형 접지 전극과의 교차 부분의 전극의 폭 L이 λ/16≤L≤λ/2이고, 전극 사이의 간격 S가 λ/16≤S≤λ/2인 것이 바람직하다.
31) 상술한 16)에서 상기 그레이팅 전극의 폭 L이 λ/6이고, 그레이팅 전극 사이의 간격 S가 λ/6인 것이 바람직하다.
32) 상술한 16)에서, 상기 반도체층이 활성층과 이 활성층에 격자 정합하는 완충층으로 되어 있어도 좋다.
33) 상술한 32)에서 탄성 표면파의 전파로의 폭 W과 반도체층의 폭 a와의 비가 탄성 표면파의 전기적 파동 임피던스와 반도체층의 전기적 파동 임피던스가 거의 동일해지도록 정해져 있는 것이 바람직하다.
34) 상술한 32)에 기재의 탄성 표면파 기능 소자에 있어서, 상기 전파로의 폭 W과 상기 반도체층의 폭 a와의 비가 W/a〉1인 것이 바람직하다.
35) 상술한 32)에 기재의 탄성 표면파 기능 소자에 있어서, 상기 전파로의 폭 W과 상기 반도체층의 폭 a와의 비가 W/a=8 ∼ 10인 것이 바람직하다.
36) 상술한 16) 내지 32) 중 어느 한 항에 기재된 탄성 표면파 기능 소자에 있어서, 반도체층으로서 Si, InAs, InSb, GaAs 및 InP로 이루어지는 군에서 선택되는 반도체를 이용해도 좋다.
37) 상술한 1) 내지 32) 중 어느 한 항에 있어서, 상기 압전체 기판으로서 LiNbO3단결정 기판, LiTaO3단결정 기판 및 KNbO3단결정 기판으로 이루어지는 군에서 선택되는 기판을 이용해도 좋다.
38) 상술한 1) 내지 32) 중 어느 한 항에 있어서, 상기 압전체 기판으로서, LiNbO3박막, LiTaO3박막, KNbO3박막, PZT 박막 및 PbTiO3박막으로 이루어지는 군으로부터 선택되는 박막을 형성한 압전성 박막 기판을 이용해도 좋다.
본 발명은, 압전체 기판을 전파하는 탄성 표면파와 반도체 중의 전자와의 상호 작용을 이용한 탄성 표면파 증폭기나 탄성 표면파 콘벌버(Convolver) 등의 탄성 표면파 기능 소자에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 탄성 표면파 기능 소자를 나타내는 개략 사시도.
도 2는 종래의 직접형 증폭기를 나타내는 개략 단면도.
도 3은 종래의 분리형 증폭기를 나타내는 개략 단면도.
도 4는 종래의 모노리식형 증폭기를 나타내는 개략 단면도.
도 5는 본 발명의 일 실시예에 따른 완충층과 활성층으로 이루어지는 반도체층과 그레이팅 전극을 구비한 탄성 표면파 기능 소자의 반도체층과 그레이팅 전극 부분을 확대하여 나타내는 개략 사시도.
도 6은 종래의 전파로 상에 반도체층이 존재하는 구조의 탄성 표면파 증폭기의 개략 사시도.
도 7은 본 발명의 일 실시예에 따른 완충층과 압전체 기판 사이에 유전체층을 삽입했을 경우의 탄성 표면파 기능 소자의 반도체층과 유전체층 및 그레이팅 전극부를 확대하여 나타내는 개략 사시도.
도 8은 본 발명의 일 실시예에 따른 3층의 완충층을 적층했을 경우의 탄성 표면파 기능 소자의 반도체층과 그레이팅 전극부를 확대하여 나타내는 개략 사시도.
도 9는 본 발명의 일 실시예에 따른 압전성 박막을 기판으로서 이용한 탄성 표면파 기능 소자의 개략 사시도.
도 10은 본 발명의 일 실시예에 따른 완충층의 하부에 똑같은 추출 전극을 갖는 구조의 탄성 표면파 기능 소자의 단면도.
도 11은 종래의 전파로 상에 반도체층이 존재하는 구조의 탄성 표면파 콘벌버의 개략 사시도.
도 12는 본 발명의 일 실시예에 따른 완충층의 하부에 그레이팅이 형성되어 있는 구조의 탄성 표면파 기능 소자의 개략 사시도.
도 13은 본 발명의 일 실시예에 따른 활성층상에 그레이팅 전극과 빗형 추출 전극이 교차하고 있는 구조의 탄성 표면파 기능 소자의 개략 사시도.
도 14는 본 발명의 일 실시예에 따른 반도체층과, 그레이팅 전극과, 그레이팅 전극에 교차하는 빗형 추출 전극과, 빗형 접지 추출 전극이 형성된 탄성 표면파 기능 소자의 개략 사시도.
도 15는 본 발명의 일 실시예에 따른 반도체층과, 그레이팅 전극과, 그레이팅 전극에 교차하는 빗형 추출 전극과, 빗형 접지 추출 전극이 형성되고, 교차 부분의 주기가 전파로 상의 주기와 다르도록 형성된 탄성 표면파 기능 소자의 개략 사시도.
도 16은 본 발명의 일 실시예에 따른 탄성 표면파 기능 소자의 그레이팅 전극과 빗형 추출 전극의 교차 부분 및 그레이팅 전극과 빗형 접지 추출 전극의 교차 부분의 확대도.
도 17은 본 발명의 일 실시예에 따른 탄성 표면 기능 소자로부터 실제로 얻어진 콘벌버 출력 파형을 나타내는 파형도.
도 18은 본 발명의 일 실시예에 따른 그레이팅 전극과 빗형 추출 전극의 교차 부분을 활성층상에서 전파로상에 걸쳐 형성된 탄성 표면파 기능 소자의 개략 사시도.
도 19는 본 발명의 일 실시예에 따른 활성층 상에 변형시킨 그레이팅 전극이 형성되고, 상기 그레이팅 전극에 교차하는 빗형 추출 전극과 빗형 접지 추출 전극이 형성된 탄성 표면파 기능 소자의 개략 사시도.
도 20은 본 발명의 일 실시예에 따른 활성층 상에 그레이팅 전극이 형성되며, 전파로 위에서 그레이팅 전극과 교차하도록 형성된 빗형 추출 전극을 구비한 탄성 표면파 기능 소자의 개략 사시도.
도 21a는 본 발명의 일 실시예에 따른 반도체층 상에 그레이팅 전극이 형성되고, 반도체층의 상대하는 그레이팅 전극 부분에 스트립 유전체막이 형성된 구조의 탄성 표면파 기능 소자의 개략 사시도.
도 21b는 도 21a의 X-X'에서의 단면도.
도 22는 본 발명의 일 실시예에 따른, 반도체층 상부에 그레이팅 전극과 그것에 교차하는 빗형 추출 전극이 형성되고, 반도체층에 상대하는 그레이팅 전극 부분에 스트립 유전체막이 형성된 구조의 탄성 표면파 기능 소자의 개략 사시도.
도 23은 본 발명의 일 실시예에 따른, 반도체층 하부에 그레이팅 전극의 폭방향의 길이를 적당한 조합으로 교대로 변화시켜서 형성되고, 또 교대의 그레이팅 전극의 각각의 일단에 스트립 유전체막이 형성된 구조의 탄성 표면파 기능 소자의 개략 사시도.
도 24는 본 발명의 일 실시예에 따른, 반도체층의 하부에 그레이팅 전극의 일단부와 갭을 갖도록 똑같은 추출 전극이 형성된 탄성 표면파 기능 소자의 개략 사시도.
＜발명을 실시하기 위한 최량의 형태＞
이하에 본 발명을 더욱 상세하게 설명한다. 도 1에 본 발명의 기본으로 되는 탄성 표면파 기능 소자를 나타낸다. 참조 부호 1은 압전체 기판, 참조 부호 2는 완충층, 참조 부호 3은 활성층, 참조 부호 4는 발형의 입력 전극, 참조 부호 5는 발형의 출력 전극, 참조 부호 6은 반도체에 직류 전계를 인가하기 위한 전극, 참조 부호 7은 그레이팅 전극이다.
본 발명에서의 압전체 기판은, 압전체 단결정 기판에도 기판상에 압전체 박막이 형성된 것이어도 좋다. 본 발명의 탄성 표면파 기능 소자에 있어서, 양호한 성능을 얻기 위해서는, 전기 기계 결합 상수보다 큰 압전체 기판을 사용하는 것이 바람직하다. 압전체 단결정 기판은 산화물계 압전체 기판이 바람직하고, 예를 들면 LiNbO3, LiTaO3, Li2B4O7이나 KNbO3등은 바람직하게 이용된다. 또한, 64도 Y컷트, 41도 Y컷트, 128도 Y컷트, Y컷트, X컷트 또는 Z컷트의 LiNbO3나 36도 Y컷트의 LiTaO3등의 기판 컷트면을 이용하는 것도 바람직하다. 압전성 박막 기판은 사파이어, Si나 GaAs 등의 단결정 기판 위에 압전성 박막이 형성된 것으로, 압전성 박막으로서, 예를 들면 ZnO, LiNbO3, LiTaO3, KNbO3, PZT, PbTiO3, BaTiO3, Li2B4O7등은 바람직하게 이용되는 박막 재료이다. 또한, 사파이어, Si나 GaAs 등의 단결정 기판과 상기 압전성 박막 사이에 SiO나 SiO2등의 유전체막이 삽입되어 있어도 좋다. 또한, 압전성 박막 기판으로서, 사파이어, Si나 GaAs 등의 단결정 기판 위에, 상기 압전성 박막 중 다른 종류의 박막이 교대로 중첩된 것과 같은 다층 적층막을 형성하고 있어도 좋다. 예를 들면, LiNbO3과 LiTaO3로 이루어지는 다층 적층막 등은 바람직한 예이다.
활성층은 탄성 표면파 기능 소자의 특성을 향상시키기 위해, 전자 이동도가 큰 것이 바람직하게 이용된다. 바람직한 예로서, GaAs, InSb, InAs, PbTe 등이 있다. 또한, 2원계 뿐만 아니라 그들을 조합한 3원 혼정이나 4원 혼정도 바람직하게 이용된다. 예를 들면, InxGa1-xAs, InxGa1-xSb, InAsySb1-y, GaASySb1-y등이 3원 혼정, InxGa1-xAsySb1-y등이 4원 혼정의 예이다. 활성층의 고전자 이동도를 얻기 위해, 활성층의 조성으로서, 예를 들면 InxGa1-xM(M은 As, Sb 등의 V족 반도체)의 x는 일반적으로는 0≤x≤1.0으로 고전자 이동도화가 가능하지만, 0.5≤x≤1.0이 바람직하고, 0.8≤x≤1.0이 보다 바람직한 범위이다. RAsySb1-y(R은 In, Ga 등의 III족 반도체)의 y는 0≤y≤1.0의 범위에서 고전자 이동도화가 가능하고, 0≤x≤0.5가 바람직하다.
또한, 활성층의 막 두께에 대해서는 활성층의 저캐리어 밀도를 실현하고, 탄성 표면파와 전자의 상호 작용을 효율 좋게 행하기 위해, 반도체층 상부에 그레이팅 전극을 형성할 경우 그레이팅 전극의 단선을 막기 위해, 활성층의 막 두께 h1은 5㎛ 이하인 것이 바람직하고, 보다 바람직하게는 1㎛ 이하가 좋으며, 더욱 바람직하게는 0.8㎛ 이하가 좋다. 또한, 활성층의 저항치는 10Ω 이상이 바람직하고, 보다 바람직하게는 50Ω 이상이며, 더욱 바람직하게는 100Ω 이상이다.
압전체 기판과 활성층은 그 결정 구조도 격자 상수도 전혀 다르다. 예를 들면, 압전체 기판인 LiNbO3는 삼방정계(Trigonal)이고, 활성층의 InSb는 섬아연광형(zinc blende)이다. 격자 상수도 25% 이상이나 다르다. 그러므로, 그대로 LiNbO3기판 상에 InSb를 성장시키려고 해도 결함이 다수 발생하여, 양호한 막질은 얻어지지 않는다. 그래서 본 발명에서는, InSb와 결정 구조가 동일하여 격자 상수도 비교적 가까운 화합물 반도체를 완충층으로서 이용하면 양호한 막질의 활성층이 실현되는 것을 발견하였다. 또한, 본 발명의 완충층은 고저항이고, 압전체 기판과의 계면에도 전류 누설층을 형성하지 않는다고 하는 특징도 갖고 있다. 또한, 본 발명의 완충층 중에서는 탄성 표면파의 전계는 거의 감쇠시키지 않는다고 하는 특징을 갖고 있다는 것이 발견되었다. 또한, 결정 공학적인 면에서 말하면, 본 발명의 완충층을 구성하고 있는 화합물 반도체는 매우 격자 완화가 빠르고, 얇은 막 두께로 상기 화합물 반도체 독자의 구조 및 격자 상수로 성장을 개시하며, 활성층의 핵 형성을 위한 기초층을 형성할 수 있는 것을 확인하고 있다.
본 발명에서의 완충층으로서, 예를 들면 AlSb, ZnTe나 CdTe 등의 2원계, AlGaSb, AlAsSb, AlInSb 등의 3원계, AlGaAsSb, AlInAsSb, AlInGaSb, AlInPSb나 AlGaPSb 등의 4원계가 바람직한 예이다. 또한, 상기 3원계 이상의 완충층의 조성을 결정할 때에, 활성층을 구성하고 있는 결정의 격자 상수와 동일하거나 혹은 가까운 값을 갖는 조성으로 조정함으로써, 활성층의 보다 큰 전자 이동도를 실현시킬 수 있다. 본 발명에서 격자 정합이라고 부르고 있는 것은, 결정 구조가 동일하여 격자 상수도 가깝다는 것을 나타낸다. 여기서, 격자 상수가 가깝다고 하는 것은, 활성층을 구성하는 결정의 격자 상수와 완충층을 구성하는 결정의 격자 상수와의 차이가 ±10% 이내, 보다 바람직하게는 ±7% 이내, 더욱 바람직하게는 ±5% 이내를 말한다. 또한, 상기 완충층의 막 두께는 탄성 표면파와 전자의 상호 작용을 보다 효율적으로 행하기 위해서 얇을수록 바람직하다. 즉, 완충층의 막 두께 h2는 5㎚≤h2≤3000㎚이 바람직하고, 10㎚≤h2≤2000㎚이 보다 바람직하며, 20㎚≤h2≤1000㎚이 더욱 바람직한 범위이다. 또한, 상기한 완충층은 활성층 내의 전자와 전기적으로 절연하고 있을 필요가 있다. 즉, 완충층의 저항은 활성층의 저항치 보다 적어도 5∼ 10배 이상 크고, 바람직하게는 100배 이상, 보다 바람직하게는 1000배 이상 크게하는 것이 좋다.
또한, 본 발명에서의 완충층은 2종 이상의 반도체 박막이 적층되어 있어도 좋고, 완충층이 2종 이상 적층하고 있을 경우는 활성층과 접하는 완충층만이 고저항이 되면 좋기 때문에, 상기한 완충층 이외에도 InSb나 GaAsSb와 같은 도전성 재료도 완충층으로서 이용할 수 있다. 또한, 상기한 완충층 중 2종의 완충층을 교대로 적층시켜 초격자 구조로 해도 좋다. 이 2종 혹은 2종 이상의 박막이 적층되어 있는 완충층 중에서 최상면의 층은 활성층의 격자 상수와 보다 가까운 값으로 하는 쪽이 활성층의 막 특성의 향상으로 이어진다. 또한, 상기한 완충층의 조건과 마찬가지로, 적층한 완충층의 막 두께는 그레이팅 전극의 단선을 막기 위해 얇을수록 바람직하다.
본 발명에서는 압전체 기판과 완충층 사이에 유전체층이 삽입되어 있어도 좋다. 이 유전체층은, 압전체 기판 및 그 위에 형성되는 반도체막의 보호의 목적으로 이용될 경우가 있다. 유전체층으로서는, 예를 들면, SiO, SiO2, 질화 실리콘, CeO2, CaF2, BaF2, SrF2, TiO2, Y2O3, ZrO2, MgO, Al2O3, Ta2O5등이 이용된다. 유전체층의 막 두께는 얇은 쪽이 좋고, 200㎚ 이하가 바람직하며, 100㎚ 이하가 보다 바람직하다.
본 발명의 스트립 유전체막은 상기 유전체층의 재료를 마찬가지로 사용할 수 있다. 또, 스트립 유전체막은 컨벌루션 출력을 효율 좋게 추출하기 위해 형성된다. 즉, 반도체층에서의 탄성 표면파와 전자의 상호 작용에 의한 컨벌루션 출력과, 전파로 상에서의 컨벌루션 출력을 그레이팅 전극을 통해 서로 더하는 것이 가능해진다.
압전체 기판 상의 발형 전극 및 전파로상의 그레이팅 전극의 재질에는 특히 제한은 없지만, 예를 들면 Al, Au, Pt, Cu, Al-Ti 합금, Al-Cu 합금, Al과 Ti의 다층 전극 등이 바람직하게 이용된다. 반도체층에 직류 전계를 인가하기 위한 전극에 사용되는 재료에 대해서는 특히 제한은 없지만, 예를 들면 Al, Au, Ni/Au, Ti/Au, Cu/Ni/Au, AuGe/Ni/Au 등이 바람직하게 이용된다.
전파로를 전파하는 탄성 표면파는, 통상 그레이팅 전극에 의해서 반사되지만, 이 반사를 가능한 한 작게 하는 것도 증폭도나 효율 향상으로 이어진다. 그래서, 본 발명의 그레이팅 전극은 탄성 표면파의 전계를 효율적으로 반도체층에 전할 뿐 아니라, 그 반사를 가능한 한 작게 하도록 전극 폭 및 전극간 폭으로 형성된다. 즉, 본 발명의 그레이팅 전극의 전극 폭 L 및 전극간 폭 S는 탄성 표면파의 파장λ에 대해, λ/8 이상 λ 이하로 하는 것이 바람직하다. 또한, 그레이팅 전극에서의 반사에 의한 탄성 표면파의 감쇠를 가능한 한 작게 하기 위해서는, λ/3n 혹은 λ/2n(n은 양의 정수)로 하는 것이 보다 바람직하다. n은 너무 커지면 전극의 미세 가공이 곤란하게 되기 때문에, 8 이하로 하는 것이 바람직하다. 또한, 반사에 의한 감쇠나 전극 가공 기술의 용이함 등을 고려하여 그레이팅 전극의 전극 폭 L 및 S는 λ/6로 하는 것이 보다 바람직하다. 또한, 반도체층 상부나 하부의 빗형 추출 전극이나 반도체층 이외의 부분의 빗형 접지 추출 전극이 그레이팅 전극과 교차하는 부분에서는, 상기 전극폭 및 전극 간격의 폭을 더 그 1/2 이하로 하는 것도 바람직하게 행해진다. 즉, 상기 그레이팅 전극과 상기 빗형 추출 전극 및 상기 빗형 접지 추출 전극과의 교차 부분에서의 전극 폭 L 및 전극간 폭 S는 각각 λ/16≤L≤λ/2, λ/16≤S≤λ/2인 것이 바람직하다. 예를 들면, 전파로 상의 그레이팅 전극 폭 및 전극간 폭을 λ/6로 하면, 반도체층 상에서 그레이팅 전극과 빗형 추출 전극이 교차하는 부분에서는, 전극 폭 및 전극간 폭은 λ/12로 된다. 또, 교차 부분의 배치에 대해서는, 빗형 추출 전극과 그레이팅 전극의 교차 부분은 반도체층의 상면에서 반도체 표면 전체에 걸쳐 교차시키는 것이 바람직하다. 또한, 빗형 접지 추출 전극과 그레이팅 전극의 교차 부분은 전파로 상 외에서 교차폭은 전파로의 폭보다 짧은 것이 바람직하고, 또 교차폭을 3λ로 하는 것이 보다 바람직하다. 탄성 표면파의 파장 λ는 λ=v/f(v는 탄성 표면파의 속도, f는 주파수)로 나타내고, 속도 v는 압전체 기판 재료의 각각에 대해서 공지이므로, 그레이팅 전극의 폭 및 전극 간격은 사용하는 주파수에 대응하여 원하는 값, 예를 들면λ/3n 혹은 λ/2n을 만족하도록 정할 수 있다.
본 발명의 그레이팅 전극은 반도체층의 상부 또는 하부에 형성할 수 있다. 반도체층의 결정성에서 생각하면, 반도체 박막은 성장함에 따라서 결정성이 향상하게 되는 경향이 있는, 즉 상부면으로 갈수록 전자 이동도가 높게 된다. 그러므로, 탄성 표면파와 전자의 상호 작용의 효율을 올리기 위해서는 반도체층 상부면에서 상호 작용시키는 쪽이 바람직하다.
본 발명에 있어서, 빗형 추출 전극 및 빗형 접지 추출 전극을 그레이팅 전극에 교차하여 형성함으로써, 컨벌루션 출력을 반도체층의 막 두께 방향이 아니라 횡 방향으로 추출하는 것이 가능해졌다. 이로써, 전자의 움직임은 그레이팅 전극에 의해서 형성되는 공핍층의 크기에 따라 횡 방향으로 흐르고, 반도체층의 저항을 저하시키는 일 없이, 막 두께를 크게 하는 효과가 실현되었다. 또한, 그레이팅 전극과 빗형 추출 전극 혹은 빗형 접지 추출 전극의 교차 위치나 교차 부분의 전극 주기를 최적화함으로써 콘벌버도 이제까지 없는 고효율을 달성하였다.
또한, 탄성 표면파의 전파로의 폭 W과 반도체 박막의 폭 a는 적당한 값으로 선택할 수 있지만, 반도체층부와 그레이팅 전극부의 토탈 저항값을 탄성 표면파의 표면 임피던스와 매칭시킴으로써 탄성 표면파와 전자의 상호 작용의 효율을 향상시킬 수 있다. 반도체층부와 그레이팅 전극부의 토탈 저항값은 전파로의 폭 W과 반도체층의 폭 a의 비 W/a에 의해 바꿀 수 있다. 보다 고효율을 얻기 위해서는, W/a를 1이상으로 하는 것이 바람직하고, 보다 바람직하게는 반도체층부와 그레이팅 전극부의 토탈의 저항값과 탄성 표면파의 임피던스를 매칭시키는 것이 바람직하다. 경험 상 W/a=8 ∼ 10 부근에서 매칭을 취하기 쉽다.
본 발명의 완충층이나 활성층 등의 성막은, 일반적으로 박막을 성장할 수 있는 방법이면 무엇이나 좋지만, 예를 들면 증착법이나 분자선 에피택시(MBE)법, 유기 금속 분자선 에피택시(MOMBE)법 및 유기 금속 기상 성장(MOCVD)법은 특히 바람직한 방법이다.
이하에 본 발명을 구체적인 실시예에 의해 진술하지만, 본 발명은 이들의 예만으로 한정되는 것은 아니다. 또한, 실제의 탄성 표면파 기능 소자의 디바이스화 시에는 일 방향성 전극의 이용에 의해, 탄성 표면파의 양 방향성에 의한 손실분은 경감할 수 있다.
(실시예 1)
압전체 기판(1)으로서 직경 3인치의 128도 Y컷트 LiNbO3단결정 기판을 이용하여, 상기 압전체 기판 상부에 MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 후, 활성층(3)인 InSb를 500㎚의 두께로 성장시켰다. 활성층의 전기적 특성을 실온에서 van der Pauw법에 의해 측정한 바, 캐리어 밀도 n0=1.7x1016/㎤, 전자 이동도 μ=33400㎠/Vs를 얻었다. 그 후, 포토 리소그래피 기술을 이용하여 완충층(2) 및 활성층(3)을 도 1에 도시한 바와 같이, 탄성 표면파의 전파로(폭을 W로 나타낸다) 외에만 존재하도록, 폭 a가 되도록 스트립형으로 에칭을 행하였다. 다음에 리프트 오프법에 의해, 탄성 표면파의 전파로 상부 및 활성층(3)에 걸치는 그레이팅 전극(7), 탄성 표면파의 발형 입력 전극(4), 발형 출력 전극(5) 및 활성층(3)에 직류 전계를 인가하기 위한 전극(6)을 형성하였다. 이 때, 그레이팅 전극(7)은 그레이팅 전극의 폭 L을 0.5㎛, 그레이팅 전극 사이의 간격 S를 0.5㎛로 하고, 전파로의 폭/반도체층의 폭(W/a)을 10(W=263㎛, a=26.3㎛)이 되도록 형성하였다. 이상의 공정을 거쳐 제작한 탄성 표면파 증폭기는 도 1에 도시하는 구조가 된다. 전파로상과 반도체층상의 그레이팅 전극 부분을 확대했을 때의 개략도를 도 5에 도시한다. 전극(6)에 3V의 전압을 인가할 때의, 주파수 1520㎒에서의 증폭 특성을 네트워크 분석기(Yokokawa Hewlett Packard 8510B)에 의해 측정한 바, 전계 인가 후의 이득과 전계 인가 전의 삽입 손실의 차를 증폭도로서 평가한 결과, 29㏈의 증폭이 얻어졌다. 또, 이 때의 L 및 S의 값은 각각 λ/6였다.
(비교예 1)
압전체 기판(1)으로서 직경 3인치의 128도 Y컷트 LiNbO3단결정 기판 상에, MBE법에 의해 InSb를 500㎚의 두께로 성장하였다. 이 InSb 박막의 전기 특성을 실온으로 측정한 바, 캐리어 밀도 n0=2.0x1016/㎤, 전자 이동도 μ=6500㎠/Vs를 얻었다. 그 후, 실시예 1과 마찬가지로 탄성 표면파 증폭기의 구조를 제작하고, 증폭도를 측정하였지만, 3V라는 저전압에서는 증폭이 보이지 않았다. 즉, 비교예 1에서는 완충층이 없기 때문에, InSb의 막질을 향상시킬 수 없고, 전자 이동도도 낮게 되었다. 즉, LiNbO3상에 직접 InSb를 성장하고 있기 때문에, LiNbO3기판으로부터의 Li나 O의 확산에 의해 InSb의 막질은 저하하였다. 더구나, 압전체 기판과 InSb의 계면에는 전류 누설층이 형성되고, 증폭 특성의 저하를 야기했다고 생각되었다. 실시예 1에서 이용한 AlGaAsSb 완충층에는 InSb와 결정 구조와 격자 상수를 가까이 하여 결정성을 향상시키는 효과와, LiNbO3기판으로부터의 Li나 O의 확산을 막는 효과도 있는 것을 알 수 있다.
(비교예 2)
압전체 기판(1)으로서 직경 3인치의 128도 Y컷트 LiNbO3단결정 기판을 이용하여, 실시예 1과 마찬가지의 성장 방법으로 동일 구조의 성장을 행한 후, 포토 리소그래피 기술을 이용하여 탄성 표면파의 전파로 상에 반도체층이 위치하도록, 완충층(2) 및 활성층(3)을 에칭하였다. 다음에 실시예 1과 마찬가지로, 리프트 오프법에 의해, 입력 전극(4), 출력 전극(5), 반도체층에 직류 전계를 인가하기 위한 전극(6)을 형성하였다. 도 6에 본 비교예의 개략도를 나타낸다. 이상의 공정을 거쳐 제작한 탄성 표면파 증폭기의 반도체층에 3V의 전압을 인가했을 때의, 주파수 1520㎒에서의 증폭 특성을 측정하였지만, 증폭은 나타나지 않았다. 본 비교예에서는, 탄성 표면파와 반도체 중의 전자의 상호 작용을 일으키게 하기 위해서는, 탄성 표면파는 완충층과 두껍게 형성된 활성층을 통해 행할 필요가 있다. 본 비교예의 활성층은 500㎚로 두텁게 상호 작용을 효율적으로 행할 수 없었다.
(실시예 2)
압전체 기판(1)으로서 직경 3인치의 128도 Y컷트 LiNbO3단결정 기판 상에, 스퍼터법에 의해 SiO2막(9)을 30㎚의 두께로 형성한 후, MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 후, 활성층(3)인 InSb를 500㎚의 두께로 성장하였다. 활성층의 전기 특성을 실시예 1과 마찬가지로 측정한 바, n0=1.8x1016/㎤, μ=31400㎠/Vs를 얻었다. 그 후, 실시예 1과 마찬가지의 공정을 이용하여 L=0.7㎛, S=0.7㎛, W/a=10(W=400㎛, a=40㎛)으로 한다. 도 1과 마찬가지의 구조의 탄성 표면파 증폭기를 제작하였다. 이 때의 L, S의 값은 각각 λ/6였다. 전파로 상과 그레이팅 전극 부분을 확대했을 때의 개략도를 도 7에 도시한다. 전극(6)에 5V의 전압을 인가했을 때의 주파수 1㎓에서의 증폭 특성을 측정한 바, 28.8㏈의 증폭을 얻을 수 있었다. 즉, 압전체 기판 상부에 SiO2막을 형성하여도 큰 증폭도가 얻어지는 것을 확인할 수 있었다.
(비교예 3)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3단결정 기판상에, 실시예 2와 마찬가지로 SiO2막을 30㎚의 두께로 형성한 후, MBE법으로 InSb막을 500㎚의 두께로 성장하였다. InSb막의 전기 특성은 μ=5900㎠/Vs였다. AlGaAsSb의 완충층을 삽입한 쪽이 비약적으로 전자 이동도가 향상하는 것을 확인할 수 있었다. 또한, 실시예 1과 마찬가지의 공정을 이용하여 탄성 표면파 증폭기를 제작하고, 실시예 2와 마찬가지로 증폭 특성을 측정하였지만, 증폭은 볼 수 없었다. 본 비교예에서는, SiO2층이 존재하기 때문에, 압전체 기판으로부터의 Li나 O 확산은 억제할 수 있지만, 아몰퍼스형 SiO2층상에 직접 InSb를 성장하였기 때문에, InSb의 막질이 나빠 실용적인 저전압으로 증폭도는 얻을 수 없었다. 실시예 2와의 비교로, AlGaAsSb의 완충층을 삽입한 쪽이 비약적으로 전자 이동도가 향상하는 것을 확인했다.
(실시예 3)
압전체 기판(1)으로서의 직경 3인치의 64도 Y컷트 LiNbO3단결정 기판 상부에, MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 후, 활성층(3)인 InSb를 500㎚의 두께로 성장하였다. 활성층의 전기 특성을 실시예 1과 마찬가지로 측정한 바, n0=1.7x1016/㎤, μ=33000㎠/Vs를 얻었다. 그 후, 실시예 1과 마찬가지의 공정을 이용하여, L=S=λ/6=0.75㎛, W/a=10(W=300㎛, a=30㎛)으로 한, 도 1과 마찬가지 구조의 탄성 표면파 증폭기를 제작하였다. 반도체의 양단에 형성된 직류 전계 인가용 전극에 3V의 전압을 인가한 바, 주파수 1㎓에서 35㏈의 증폭도가 얻어졌다. 즉, 압전체 기판의 재료를 최적으로 선택함으로서 보다 큰 증폭을 달성할 수 있다.
(실시예 4)
압전체 기판(1)으로서 직경 3인치의 128도 Y 컷트 LiNbO3단결정 기판 상부에, MBE법에 의해 제1 완충층(2A)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 데다가, InSb에 의한 200㎚ 두께의 제2 완충층(2B)과 Al0.5In0.5Sb에 의한 100㎚의 제3 완충층(2C)을 적층하고, 그 위에 활성층(3)인 InSb를 200㎚의 두께로 성장하였다. 활성층의 전기 특성을 실시예 1과 마찬가지로 측정한 바, n0=1.5x1016/㎤, μ=34800㎠/Vs를 얻었다. 그 후, 실시예 1과 마찬가지의 공정을 이용하여, L=S=λ/6=0.7㎛, W/a=8(W=400㎛, a=50㎛)로 한 도 1과 마찬가지 구조의 탄성 표면파 증폭기를 제작하였다. 본 실시예의 전파로와 그레이팅 전극부를 확대했을 때의 개략도를 도 8에 도시한다. 상기 탄성 표면파 증폭기의 증폭 특성을 측정하기 위해, 반도체의 양단에 형성된 직류 전계 인가용 전극에 5V의 전압을 인가한 바, 주파수 1㎓에서 33㏈의 증폭도가 얻어졌다.
(실시예 5)
직경 3인치의 사파이어 R면 기판 상(10)에, 레이저 박리법에 의해 압전성 박막(15)으로서 LiNbO3를 200㎚ 성장한 압전성 박막 기판을 제작하였다. 다음에, 이 압전성 박막 기판 상에, MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장한 후, 활성층(3)인 InSb를 500㎚의 두께로 성장하였다. 활성층의 전기적 특성을 실시예 1과 마찬가지로 측정한 바, n0=2.4x1016/㎤, μ=25300㎠/Vs를 얻었다. 그 후, 실시예 1과 마찬가지의 공정을 이용하여, L=0.8㎛, S=O.8㎛, W/a=8(W=480㎛, a=60㎛)로서 제작한 탄성 표면파 증폭기의 구조를 도 9에 나타낸다. 본 실시예의 탄성 표면파 증폭기의 증폭 특성을 측정하기 위해, 반도체의 양단에 형성된 직류 전계 인가용 전극에 5V의 전압을 인가한 바, 주파수 1㎓에서 19㏈의 증폭도가 얻어졌다. 또, 이 때의 L 및 S의 값은 λ/6였다.
(실시예 6)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3기판 상을 이용하여, 진공 증착법에 의해 Al의 반도체층 하부 추출 전극(16)을 400㎚의 두께로 형성한 후, 그 위에 MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 후, 활성층(3)인 InSb를 500㎚의 두께로 성장시켰다. 활성층의 전기적 특성을 실온으로 실시예 1과 마찬가지의 방법으로 측정한 바, 캐리어 밀도 n0=2.6x1016/㎤, 전자 이동도 μ=25400㎠/Vs를 얻었다. 그 후, 포토 리소그래피 기술을 이용하여, 완충층(2), 활성층(3)을 도 1과 마찬가지로, 탄성 표면파의 전파로 외에만 존재하도록, 스트립형으로 에칭하였다. 다음에, 노출한 Al 추출 전극을 습식 에칭으로 제거한 후, 리프트 오프법에 의해, 2개의 입력 전극(입력 전극과 참조 신호용 입력 전극), 탄성 표면파의 전파로 상부 및 활성층에 걸치는 그레이팅 전극(7)을 형성하였다. 그레이팅 전극(7)의 형상은 L=S=λ/6=1.4㎛, W/a=10(W=400㎛, a=40㎛)으로 하였다. 마지막으로, 압전체 기판의 이면에 접지 추출 전극(18)을 형성하였다. 이상의 공정을 거쳐 제작한 탄성 표면파 콘벌버의 단면 구조를 도 10에 도시한다. 본 실시예의 소자의 한쪽의 입력 전극(4)에 입력 신호(1mW)를 입력하고, 또 다른 한쪽의 입력 전극(4)으로부터 참조 신호(1mW)를 입력했을 경우에, 반도체 하부 추출 전극(16)에서 출력된 주파수 1㎓의 컨벌루션 특성을 오실로스코프에 의해 측정한 바, 비선형 신호인 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -39.5㏈이었다.
(실시예 7)
압전체 기판 상에 실시예 6과 마찬가지의 반도체층을 성장한 후, 실시예 6과 마찬가지의 방법으로 탄성 표면파 콘벌버를 제작하였다. 그레이팅 전극(7)의 형상은 L=S=λ/6=3.3㎛, W/a=10(W=400㎛, a=40㎛)으로 하였다. 본 실시예의 소자의 한쪽의 입력 전극(4)에 입력 신호(1mW)를 입력하고, 또 한편의 입력 전극(4)으로부터 참조 신호(1mW)를 입력했을 경우에, 반도체 하부 추출 전극(16)으로부터 출력된 주파수 400㎒의 컨벌루션 특성을 오실로스코프에 의해 측정한 바, 비선형 신호인 컨벌루션 출력이 얻어지고, 그 효율은 -39㏈m이었다. 실시예 6와 비교하면, 주파수에 관계 없이 양호한 컨벌루션 출력이 얻어지고 있는 것을 알 수 있다.
(비교예 4)
Al막을 증착한 128도 Y컷트 LiNbO3기판 상부에, MBE법에 의해 InSb를 500㎚의 두께로 성장시켰다. InSb막의 전기적 특성을 측정한 바, 전자 이동도 μ=6000㎠/Vs로 낮았다. 실시예 6과 마찬가지의 방법으로 탄성 표면파 콘벌버를 제작하고, 컨벌루션 특성을 평가하였지만, 컨벌루션 출력의 효율은 -51㏈m에 지나지 않았다. 즉, 반도체층이 InSb 단독층인 경우는 InSb의 결정성이 나빠, 탄성 표면파와 전자의 상호 작용을 효율적으로 행할 수 없었다.
(비교예 5)
실시예 6과 마찬가지로 하여 128도 Y컷트 LiNbO3기판 상부에, Al막을 증착 후, MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장시킨 후, 활성층(3)인 InSb를 500㎚의 두께로 성장시켰다. 활성층의 전기적 특성은 실시예 6과 동등한 결과를 얻었다. 다음에 리소그래피 기술을 이용해, 탄성 표면파의 전파로 상에 반도체층이 위치하도록 반도체층을 에칭하였다. 또한, 노출한 Al막을 에칭 후, 리프트 오프법에 의해, 2개의 입력 전극 및 반동 퇴장에 똑같은 추출 전극(17)을 형성하였다. 마지막으로, 압전체 기판(1)의 이면에 똑같은 접지 추출 전극(18)을 형성하였다. 본 비교예에서 제작한 탄성 표면파 콘벌버의 개략도를 도 11에 도시한다. 실시예 6과 마찬가지로 하여, 컨벌루션 특성을 측정하였지만, 컨벌루션 출력의 효율은 -54㏈m에 지나지 않았다. 즉, 전파로상에 반도체가 존재할 경우는, 탄성 표면파의 손실이 커, 탄성 표면파와 전자의 상호 작용을 효율적으로 행할 수 없었다.
(실시예 8)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3단결정 기판 상부에, 우선 Al막을 증착하고, 소정 위치에 그레이팅 전극(7)을 형성한 후, MBE법에 의해, 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 저온 성장하고, 그 후 활성층(3)으로서 InSb를 500㎚의 두께로 성장하였다. 활성층의 전기적 특성을 마찬가지의 방법으로 측정한 바, 전자 이동도 μ=2560O㎠/Vs가 얻어졌다. 다음에, 포토 리소그래피 기술을 이용하여, 완충층(2) 및 활성층(3)을 도 12에 도시한 바와 같이 스트립형으로 에칭하였다. 또한, 리프트 오프법에 의해, 2개의 입력 전극(4)과 반도체층상의 똑같은 추출 전극(17)을 형성하였다. L=S=λ/6=3.3㎛, W/a=10(W=400㎛, a=40㎛)으로 하였다. 마지막으로 압전체 기판의 이면에 똑같은 접지 추출 전극(18)을 형성하였다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, -40㏈m의 효율이 얻어졌다. 본 실시예에 이용한 그레이팅 전극의 폭 및 전극 사이의 폭은 λ/6였다.
(실시예 9)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3단결정 기판의 상부에, MBE법에 의해 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚, 더욱 활성층(3)으로서 InSb를 500㎚의 두께로 성장하였다. 활성층의 전기적 특성은 캐리어 밀도 n0=1.8x1016/㎤, 전자 이동도 μ=33000㎠/Vs였다. 다음에, 포토 리소그래피 기술에 의해 완충층(2)과 활성층(3)을 도 13에 도시한 바와 같이 스트립형으로 에칭하였다. 그 후, 리프트 오프법에 의해, 그레이팅 전극(7)과, 상기 그레이팅 전극(7)에 반도체층 상에서 교차하는 빗형 추출 전극(19), 2개의 입력 전극(4)을 형성하였다. 마지막으로 압전체 기판의 이면에 똑같은 접지 추출 전극(18)을 형성하였다. 본 실시예의 그레이팅 전극의 폭 L 및 전극 사이의 폭 S는 L=S=λ/6=4.0㎛이고, 또한 반도체상에서의 교차 부분은 L=S=λ/12=2.0㎛, 또한 W/a=10(W=400㎛, a=40㎛)으로 하였다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 빗형 추출 전극(19)과 압전체 기판의 이면의 접지 추출 전극(18) 사이에서 주파수 333㎒인 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -35㏈m였다. 즉, 빗형 추출 전극을 형성함으로써 반도체층 상부에서의 상호 작용이 강화되고, 실시예 7의 똑같은 추출 전극 보다 양호한 효율이 실현되었다. 또한, 본 실시예의 그레이팅 전극과 그레이팅 전극에서 교차한 빗형 추출 전극은, 모두 반도체층의 하부에 형성되어 있어도 좋다. 또한, 똑같은 접지 추출 전극이 반도체층 하부에 형성되어 있어도 좋다.
(실시예 10)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3기판 상에 실시예 9와 마찬가지의 방법으로, 전파로 상 외에 완충층(2)과 활성층(3)으로 이루어지는 반도체층(20)을 형성하였다. 활성층의 막 특성은 실시예 9와 동등하였다. 또한, 상기 반도체층상에 SiO2막(21)을 300㎚ 형성하였다. 다음에, 리프트 오프법에 의해, 상기 반도체층상에 그레이팅 전극(7)과 빗형 추출 전극(19)을 형성하고, 그래서 반도체층에 상대하는 그레이팅 전극 부분에 교차하도록, 더구나 전파로보다도 좁은 폭으로 빗형 접지 추출 전극(22)을 형성하였다. 본 실시예의 탄성 표면파 기능 소자의 개략도를 도 14에 도시한다. 다음에 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 빗형 추출 전극으로부터 매우 양호한 콘볼루션 출력이 얻어지고, 그 효율은 -32㏈m을 달성하였다. 본 실시예에서는, 전파로 상의 그레이팅 전극폭 L1과 전극 간격의 폭 Si가 2L1=S1=λ/4=5㎛에서 교차 부분의 그레이팅 전극폭 및 추출 전극폭과 그레이팅 전극과 추출 전극 사이의 폭이 λ/8로 형성되었다.
본 발명의 빗형 접지 추출 전극은 전파로의 폭보다도 넓은 폭으로 형성시키는 것도 가능하지만, 전파로의 폭보다도 좁게 하여 전파로 외에서 교차하여 형성시키는 쪽이 보다 바람직하다.
본 실시예에서는 반도체층과 그레이팅 전극간에 유전체층(21)을 삽입하였다. 이 유전체층(21)은 반도체층과 그레이팅 전극을 쇼트키 접합으로 하기 위해 삽입되어 있다. 다만, 그레이팅 전극의 증착 방법에 의해, 용이하게 쇼트키 접합을 형성할 수 있을 경우에는 이 유전체층(21)은 필요 없다.
(실시예 11)
실시예 10과 마찬가지의 방법으로 탄성 표면파 기능 소자를 형성하고, 전파로 상의 그레이팅 전극(7)의 폭 L2와 전극간 폭 S2를 L2=S2=λ/8로 형성하고, 반도체 상부와 반도체층에 상대하는 그레이팅 전극과 빗형 추출 전극(19) 및 접지 추출 전극(22)의 교차 부분에서는 전극폭 L3와 전극간 폭 S3은 L3=S3=λ/16으로 변화시켜서 형성하였다. 본 실시예에서의 λ는 40㎛였다. 본 실시예의 탄성 표면파 기능 소자의 전체 개략도를 도 15에, 교차 부분의 확대도를 도 16에 도시한다. 그레이팅 전극(7)과 접지 추출 전극(24)의 교차 부분은 전파로 폭 W보다 좁고, 또한 전파로 상 외에 교차폭 E는 3λ로 형성되었다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 빗형 추출 전극에서 주파수 200㎒인 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -30㏈m이라는 매우 높은 효율을 달성하였다. 도 17에 실제로 얻어진 컨벌루션 출력 파형을 나타낸다.
(실시예 12)
실시예 10과 마찬가지의 방법으로 탄성 표면파 기능 소자를 제작하고, 특히 도 18에 도시한 바와 같이 그레이팅 전극(7)과 빗형 추출 전극(19)의 교차 부분을 반도체 상부로부터 전파로 상에 걸쳐 형성하였다. 본 실시예에서, 그레이팅 전극의 폭과 추출 전극의 폭 및 전극 사이의 폭은 λ/8로 형성되었다. 본 실시예의 탄성 표면파 기능 소자의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 빗형 추출 전극으로부터 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -36㏈m이었다.
(실시예 13)
실시예 10과 마찬가지의 방법으로 탄성 표면파 기능 소자를 제작하고, 특히 도 19에 도시한 바와 같이, 그레이팅 전극과 추출 전극의 전극 피치를 변화시키지 않기 때문에, 반도체 부분을 2배의 길이로 하여, 변형시킨 그레이팅 전극(23)과 빗형 추출 전극(19) 및 빗형 접지 추출 전극(22)을 형성하였다. 본 실시예에서, 그레이팅 전극의 폭 L, 그레이팅 전극 사이의 폭, 빗형 추출 전극의 폭, 그레이팅 전극과 빗형 추출 전극 사이의 폭은 전부 λ/8로 형성되었다. 본 실시예의 탄성 표면파 기능 소자의 컨벌루션 특성을 실시예 7과 마찬가지의 방법으로 측정한 바, 빗형 추출 전극에서 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -39㏈m이었다. 본 실시예의 전극 구조를 이용하면, 그레이팅 전극과 빗형 추출 전극의 교차 부분의 미세 가공이 용이해진다.
(실시예 14)
실시예 10과 마찬가지로 하여 128도 Y컷트 LiNbO3단결정 기판(1) 상에, MBE법에 의해, 완충층(2)으로서 Al0.5Ga0.5AsSb를 50㎚의 두께로 성장하고, 더욱 그 위에 활성층(3)으로서 InSb를 500㎚의 두께로 성장하였다. InSb의 막 특성은 실시예 9와 동등이었다. 본 실시예에서는 도 20에 도시한 바와 같이, 소정 위치의 반도체층을 남겨 에칭한 후, 리프트 오프법에 의해 2개의 입력 전극(4), 반도체층상에 그레이팅 전극(7)과, 상기 그레이팅 전극(7)과 교차시키면서 전파로 상에까지 연장시킨 빗형 추출 전극(24)을 형성하였다. 마지막으로 압전체 기판의 이면에 똑같은 접지 추출 전극(18)을 형성하였다. 마찬가지로 하여, 본 실시예의 탄성 표면파 기능 소자의 컨벌루션 특성을 측정한 바, 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -40㏈m이었다.
(실시예 15)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3기판 상부에, MBE법에 의해, 반도체층(20)으로서 InSb를 500㎚ 성장하고, 전기적 특성을 측정한 바, 전자 이동도는 μ=6500㎠/Vs이었다. 또한, 상기 반도체층 상부에 SiO2막 등의 유전체층(21)과 스트립 유전체막(25B)을 30㎚의 두께로 형성하였다. 다음에, 포토 리소그래피 기술을 이용하여 InSb층을 전파로 상의 외측에만 존재하도록 에칭하였다. 또한, 리프트 오프법에 의해 도 21a에 도시한 바와 같이 그레이팅 전극(7)과 입력 전극(4)을 형성하였다. 그 후, 반도체층에 상대하는 그레이팅 전극의 부분에 스트립 유전체막(25A)을 형성하고, 더욱 상기 스트립 유전체막(25A) 상에 똑같은 추출 전극(26)을 형성하였다. 마지막으로, 압전체 기판의 이면의 스트립 유전체막에 상당하는 위치에 똑같은 접지 추출 전극(18)을 형성하였다. 본 실시예에서 형성한 그레이팅 전극의 폭 L 및 전극 사이의 폭 S는 L=S=λ/6=3.33㎛, 또한 전파로의 폭 W과 반도체의 폭 a는 W=400㎛, a=40㎛였다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 하여 측정한 바, 스트립 유전체막 상의 추출 전극에서 양호한 컨벌루션 출력이 얻어지며, 그 효율은 -39㏈m이었다. 즉, 그레이팅 전극이 전해진 탄성 표면파가 반도체층 상에서 상호 작용하고, 그 컨벌루션 출력 신호가 그레이팅 전극이 전해져 효율 좋게 유전체막을 통해 추출할 수 있는 것을 확인할 수 있었다.
본 실시예의 스트립 유전체막(25)은 반드시 샌드위치 구조로 할 필요는 없으며, 그레이팅 전극의 상부에만 형성시키기만 해도 좋다. 또한, 접지 추출 전극은 그레이팅 전극의 하부에 형성된 유전체막 하부에 형성되어도 좋다. 또한, 그레이팅 전극을 반도체층 하부에 형성하는 것도 가능하다. 또한, 유전체막상의 추출 전극 외에, 출력 전극을 반도체층의 상부나 하부에 설치하고, 출력을 서로 더하여 큰 효율을 달성하는 것도 가능하다.
(실시예 16)
실시예 15와 마찬가지의 방법으로 막 구조를 제작하고, 그리고 반도체층으로서 InSb층(20)을 전파로 상의 외측에만 존재하도록 에칭을 행하였다. 다음에 도 22에 도시한 바와 같이 2개의 입력 전극(4), 그레이팅 전극(7) 및 상기 그레이팅 전극(7)에 반도체층(20)상에서 교차하도록 배치한 빗형 추출 전극(19)을 리프트 오프법에 의해 형성하였다. 또한, 반도체층(20)에 상대하는 그레이팅 전극의 부분에 스트립 유전체막(25)을 형성하고, 상기 스트립 유전체막상에 똑같은 추출 전극(26)을 형성하였다. 마지막으로, 압전체 기판의 이면의 스트립 유전체막(25)에 상당하는 위치에 똑같은 접지 추출 전극(18)을 형성하였다. 본 실시예에서 형성한 그레이팅 전극의 폭 L 및 전극 사이의 폭 S는 L=S=λ/6=3.33㎛, 전파로의 폭 W과 반도체의 폭 a는 W=400㎛, a=40㎛였다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 하여 측정한 바, 스트립 유전체막상의 추출 전극(26)과 빗형 추출 전극(19)에서 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -37㏈m이었다. 본 실시예의 그레이팅 전극 및 빗형 추출 전극은 반도체층의 하부에 형성되어 있어도 좋다. 또한, 그레이팅 전극의 일단부가 스트립 유전체층에 샌드위치되어 있어도 좋다.
(실시예 17)
압전체 기판(1)으로서 128도 Y컷트 LiNbO3단결정 기판 상에, 우선 도 23에 도시한 바와 같이, 그레이팅 전극의 폭 방향의 길이를 적당하게 조합으로 교대로 변화시키고, 또 교대의 그레이팅 전극(7)을 형성하였다. 다음에, MBE법에 의해 InSb층(20)을 500㎚의 두께로 성장하고, 전자 이동도 μ=6000㎠/Vs의 막 특성을 얻었다. 다음에, InSb층의 불필요 부분을 포토 리소그래피 기술에 의해 에칭으로 제외하고, 또 그레이팅 전극 각각의 일단에 스트립 유전체막(25)을 실시예 15와 마찬가지로 형성하였다. 다음에, 리프트 오프법에 의해 2개의 입력 전극(4)과 반도체층 상부의 똑같은 추출 전극(17) 및 스트립 유전체막 상에 똑같은 추출 전극(26)을 형성하였다. 마지막으로, 압전체 기판의 이면의 스트립 유전체막에 상당하는 위치에 똑같은 접지 추출 전극(18)을 형성하였다. 본 실시예의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 2개의 스트립 유전체막상의 추출 전극 및 반도체층상의 추출 전극에서 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -38㏈m이었다. 본 실시예에서 형성한 그레이팅 전극의 폭 L 및 전극간 폭 S는 L=S=λ/6=3.3㎛이었다.
(실시예 18)
실시예 8과 마찬가지의 방법으로 탄성 표면파 기능 소자를 제작할 때, 특히 도 24에 도시한 바와 같이, 그레이팅 전극(7)을 반도체층(20)의 하부의 도중까지 형성하고, 상기 그레이팅 전극의 단부와의 사이에 갭 G를 갖도록 똑같은 추출 전극(27)을 형성하였다. 그레이팅 전극의 폭 L 및 그레이팅 전극 사이의 폭S는 L=S=λ/6이고, 갭 G=λ/4로 형성되었다. 본 실시예의 탄성 표면파 기능 소자의 컨벌루션 특성을 실시예 7과 마찬가지로 측정한 바, 추출 전극으로부터 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -40㏈m였다. 본 실시예의 똑같은 추출 전극을 이용하면, 그레이팅 전극과 추출 전극의 상호 작용 부분의 길이가 짧게 되지만, 교차 부분을 설치할 필요가 없어 미세 가공이 용이해진다.
(실시예 19)
압전체 기판으로서 36도 Y컷트의 LiTaO3단결정 기판을 이용하여, 실시예 11과 마찬가지로 하여 탄성 표면파 기능 소자를 제작하였다. 마찬가지로 하여, 컨벌루션 특성을 측정한 바, 빗형 추출 전극에서 양호한 컨벌루션 출력이 얻어지고, 그 효율은 -39㏈m였다.
이상, 실시예 중에서 달성된 탄성 표면파 콘벌버의 -40㏈m을 넘는 효율은 지금까지 없는 매우 높은 효율이고, 콘벌버의 여러가지 용도 전개를 가능하게 하는 것이다.
본 발명의 탄성 표면파 기능 소자에 있어서, 반도체층을 성장할 때, 압전체 기판 상에 본 발명의 완충층을 도입함으로써, 매우 양호한 막질의 활성층은 형성할 수 있었다. 또한, 탄성 표면파의 전파로 상의 외측에 반도체층을 배치함으로써 탄성 표면파의 손실을 최소한으로 할 수 있었다. 또한, 전파로 상에 형성된 그레이팅 전극의 전극폭이나 전극간 거리를 탄성 표면파의 반사를 억제하도록 선택할 수 있고, 더구나 상기 그레이팅 전극에서 교차하는 빗형 추출 전극이나 빗형 접지 추출 전극을 형성함으로써, 탄성 표면파와 전자의 상호 작용의 효율을 대폭 향상시킬 수 있었다.
본 발명의 탄성 표면파 기능 소자는, 반도체에 직류 전계 인가 전극을 설치한 탄성 표면파 증폭기에 응용하면, 실용적인 저전압으로 매우 높은 증폭도를 달성할 수 있다. 또한, 탄성 표면파 콘벌버에 응용하면, 지금까지 달성할 수 없었던 매우 높은 효율을 실현할 수 있다. 즉, 본 발명의 탄성 표면파 기능 소자는 지금까지의 이동체 통신의 휴대 기기에 이용되는 부품에 큰 변혁을 가져와 증폭기나 필터 및 그 주변 회로를 단일 소자로 치환하는 것을 가능하게 한다. 또한, 장래의 발전이 크게 기대되고 있는 스펙트럼 확산 통신에서의 CDMA용 상관기로서 본 발명의 탄성 표면파 콘벌버를 이용하면, 저소비 전력화와 고효율화를 동시에 달성할 수 있어 산업상의 유용성은 헤아릴 수 없다.

Claims (38)

  1. 압전체 기판 상에, 입력 전극과, 출력 전극과, 반도체층과, 이 반도체층으로 탄성 표면파를 전하는 그레이팅 전극을 구비하는 탄성 표면파 기능 소자에 있어서,
    상기 반도체층은 상기 입력 전극으로부터 전파하는 탄성 표면파의 전파로 상의 외측에 위치하고, 상기 반도체층이 활성층과 이 활성층에 격자 정합하는 완충층으로 이루어지며, 상기 전파로 상에는 상기 복수의 그레이팅 전극이 전파 방향에 대해 직각으로, 또 전파로의 폭보다 넓은 폭으로 배치되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  2. 제1항에 있어서, 상기 반도체층의 층 두께는 상기 복수의 그레이팅 전극의 단선을 방지하기에 충분히 얇은 것을 특징으로 하는 탄성 표면파 기능 소자.
  3. 제2항에 있어서, 상기 반도체층의 층 두께는 50㎚ 이하인 것을 특징으로 하는 탄성 표면파 기능 소자.
  4. 제1항에 있어서, 상기 그레이팅 전극의 일단부가 상기 반도체층 위에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전파로를 전파하는 탄성 표면파의 파장 λ에 대해, 상기 그레이팅 전극의 폭 L이 L=λ/3n(n은 양의 정수) 또는 L=λ/2n(n은 양의 정수)이고, 또 상기 그레이팅 전극 사이의 간격 S가 S=λ/3n(n은 양의 정수) 또는 S=λ/2n(n은 양의 정수)인 복수의 그레이팅 전극을 갖는 것을 특징으로 하는 탄성 표면파 기능 소자.
  6. 제5항에 있어서, 상기 그레이팅 전극의 폭 L이 λ/8≤L≤λ이고, 상기 그레이팅 전극 사이의 간격 S가 λ/8≤S≤λ인 것을 특징으로 하는 탄성 표면파 기능 소자.
  7. 제5항에 있어서, 상기 그레이팅 전극의 폭 L이 λ/6이고, 상기 그레이팅 전극 사이의 간격 S가 λ/6인 것을 특징으로 하는 탄성 표면파 기능 소자.
  8. 제1항에 있어서, 상기 반도체층에 직류 전계를 인가하기 위한 전극을 더 구비한 것을 특징으로 하는 탄성 표면파 기능 소자.
  9. 제1항에 있어서, 상기 출력 전극을 참조 신호용 입력 전극으로 하고, 상기 참조 신호용 입력 전극 및 상기 입력 전극으로부터 전파하는 2개의 입력 신호를 컨벌루션시키는 것을 특징으로 하는 탄성 표면파 기능 소자.
  10. 제9항에 있어서, 상기 그레이팅 전극에서 교차하고, 또 동일 전위로 되도록 배치한 빗형(櫛形) 추출 전극을 갖는 것을 특징으로 하는 탄성 표면파 기능 소자.
  11. 제10항에 있어서, 상기 빗형 추출 전극이 반도체층 위에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  12. 제10항에 있어서, 상기 빗형 추출 전극이 반도체층 아래에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  13. 제9항에 있어서, 상기 반도체층의 하부에 똑같은 모양의 추출 전극을 갖는 것을 특징으로 하는 탄성 표면파 기능 소자.
  14. 제9항에 있어서, 상기 압전체 기판의 하부에 똑같은 모양의 접지 추출 전극을 갖는 것을 특징으로 하는 탄성 표면파 기능 소자.
  15. 제10항에 있어서, 전파로 상의 그레이팅 전극의 전극 주기와 반도체층 위 혹은 아래에서 교차하여 형성되어 있는 그레이팅 전극과 빗형 추출 전극의 전극 주기가 다른 것을 특징으로 하는 탄성 표면파 기능 소자.
  16. 압전체 기판 혹은 압전성 박막 기판 상에, 반도체층과 이 반도체층으로 탄성 표면파를 전하는 복수의 그레이팅 전극을 구비하는 탄성 표면파 기능 소자에 있어서,
    상기 반도체층은 탄성 표면파가 전파하는 전파로 상의 외측에 위치하고, 상기 반도체층 위에 상기 복수의 그레이팅 전극이 전파 방향에 대해 직각으로 형성되며, 또상기 복수의 그레이팅 전극의 부분에서, 상기 전파로를 사이에 두고 상기 반도체층과 상대하는 부분의 상부에 스트립 유전체막이 형성되며, 상기 스트립 유전체막 상에 추출 전극이 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  17. 제16항에 있어서, 상기 스트립 유전체막이 그레이팅 전극의 상부와 하부에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  18. 제17항에 있어서, 상기 그레이팅 전극의 하부에 형성된 스트립 유전체막 아래에 추출 전극이 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  19. 제16항에 있어서, 상기 반도체층의 하부에 똑같은 모양의 추출 전극이 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  20. 제16항에 있어서, 상기 그레이팅 전극이 반도체층의 하부에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  21. 제20항에 있어서, 상기 반도체층의 상부에 똑같은 모양의 추출 전극이 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  22. 제16항에 있어서, 상기 그레이팅 전극의 폭 방향의 길이를 적당하게 조합하여 교대로 변화시킨 구조를 갖고 있고, 또 교대의 그레이팅 전극의 각각의 일단에 스트립 유전체막이 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  23. 제16항에 있어서, 상기 그레이팅 전극에 교차하도록 빗형 추출 전극이 형성되고, 또 상기 빗형 추출 전극은 동일 전위로 되도록 접속되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  24. 압전체 기판 혹은 압전성 박막 기판 상에, 반도체층과, 이 반도체층에 탄성 표면파를 전하는 복수의 그레이팅 전극과, 빗형 추출 전극을 구비하는 탄성 표면파 기능 소자에 있어서,
    상기 반도체층은 탄성 표면파가 전파하는 전파로 상의 외측에 위치하고, 상기 복수의 그레이팅 전극은 전파 방향에 대해 직각으로 형성되며, 그 일단부가 상기 반도체층의 상부로 연장하고, 상기 복수의 그레이팅 전극의 상기 반도체층 상으로 연장하는 부분에 교차하도록 상기 빗형 추출 전극이 동일 전위로 되도록 형성되며, 또 상기 복수의 그레이팅 전극의 부분에서 상기 전파로를 사이에 두고 상기 반도체층에 상대하는 상기 복수의 그레이팅 전극 부분에, 상기 전파로보다 좁은 폭으로 교차하도록 빗형 접지 추출 전극이 상기 전파로 상의 외측에 형성되고, 상기 빗형 접지 추출 전극이 공통 전극으로 접속되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  25. 제24항에 있어서, 상기 그레이팅 전극과 상기 빗형 추출 전극이 반도체층 아래에 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  26. 제24항에 있어서, 상기 빗형 추출 전극이 반도체층 부분으로부터 전파로 상에 걸쳐 형성되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  27. 제24항에 있어서, 상기 추출 전극은, 상기 복수의 그레이팅 전극을 상기 반도체층의 상부 혹은 하부의 도중까지 형성하고, 상기 복수의 그레이팅 전극의 단부들 사이에 갭을 갖는 똑같은 모양의 추출 전극인 것을 특징으로 하는 탄성 표면파 기능 소자.
  28. 제16항에 있어서, 전파로 상의 그레이팅 전극의 전극 주기와 반도체층 위 또는 아래, 혹은 접지 추출 전극 부분 혹은 스트립 유전체막 위 또는 아래에 형성되어 있는 그레이팅 전극의 전극 주기가 다른 것을 특징으로 하는 탄성 표면파 기능 소자.
  29. 제16항에 있어서, 상기 그레이팅 전극의 폭 L이 λ/8≤L≤λ이고, 상기 그레이팅 전극 사이의 간격 S가 λ/8≤S≤λ인 것을 특징으로 하는 탄성 표면파 기능 소자.
  30. 제16항에 있어서, 상기 그레이팅 전극과 빗형 추출 전극 혹은 빗형 접지 추출 전극과의 교차 부분의 전극의 폭 L이 λ/16≤L≤λ/2이고, 전극 사이의 간격 S가 λ/16≤S≤λ/2인 것을 특징으로 하는 탄성 표면파 기능 소자.
  31. 제16항에 있어서, 상기 그레이팅 전극의 폭 L이 λ/6이고, 상기 그레이팅 전극 사이의 간격 S가 λ/6인 것을 특징으로 하는 탄성 표면파 기능 소자.
  32. 제16항에 있어서, 상기 반도체층이 활성층과 이 활성층에 격자 정합하는 완충층으로 이루어지는 것을 특징으로 하는 탄성 표면파 기능 소자.
  33. 제1항 내지 제32항 중 어느 한 항에 있어서, 탄성 표면파의 전파로의 폭 W과 반도체층의 폭 a와의 비가 탄성 표면파의 전기적 파동 임피던스와 반도체층의 전기적 파동 임피던스가 거의 동일해지도록 결정되어 있는 것을 특징으로 하는 탄성 표면파 기능 소자.
  34. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 전파로의 폭 W과 상기 반도체층의 폭 a와의 비가 W/a〉1인 것을 특징으로 하는 탄성 표면파 기능 소자.
  35. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 전파로의 폭 W과 상기 반도체층의 폭 a와의 비가 W/a=8 ∼ 10인 것을 특징으로 하는 탄성 표면파 기능 소자.
  36. 제16항 내지 제32항 중 어느 한 항에 있어서, 반도체층으로서는 Si, InAs, InSb, GaAs 및 InP로 이루어지는 군에서 선택되는 반도체를 이용하는 것을 특징으로 하는 탄성 표면파 기능 소자.
  37. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 압전체 기판으로서는 LiNbO3단결정 기판 혹은 LiTaO3단결정 기판 및 KNbO3단결정 기판으로 이루어지는 군에서 선택되는 기판을 이용하는 것을 특징으로 하는 탄성 표면파 기능 소자.
  38. 제1항 내지 제32 항 중 어느 한 항에 있어서, 상기 압전체 기판으로서는 LiNbO3박막, LiTaO3박막, KNbO3박막, PZT 박막 및 PbTiO3박막으로 이루어지는 군에서 선택되는 박막을 형성한 압전성 박막 기판을 이용하는 것을 특징으로 하는 탄성 표면파 기능 소자.
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