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KR20000052096A - 밴드갭 전압기준회로 - Google Patents

밴드갭 전압기준회로 Download PDF

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KR20000052096A
KR20000052096A KR1019990002949A KR19990002949A KR20000052096A KR 20000052096 A KR20000052096 A KR 20000052096A KR 1019990002949 A KR1019990002949 A KR 1019990002949A KR 19990002949 A KR19990002949 A KR 19990002949A KR 20000052096 A KR20000052096 A KR 20000052096A
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KR
South Korea
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pmos transistor
nmos transistor
current
drain
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KR1019990002949A
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안성태
전용진
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to DE19958438A priority patent/DE19958438A1/de
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Abstract

전원전압의 변화 및 제조공정의 변화에 영향을 받지않고 일정한 기준전압을 발생하는 밴드갭 전압기준 회로가 개시된다. 정전압 공급 수단이 정전압을 공급하고, 제1전류 미러가 상기 정전압 공급 수단을 통해 흐르는 제1전류를 반사시켜 제2전류를 발생한다. 제2전류 미러는, 상기 정전압 공급 수단으로부터 출력되는 상기 정전압에 의해 제어되고, 상기 제2전류를 반사시켜 제3전류를 발생하여 출력노드로 출력한다. 전압기준 수단은 상기 출력노드에 기준전압을 제공하기 위해 상기 출력노드에 접속된다. 상기 전압기준 수단은 직렬 또는 병렬로 연결되는 적어도 하나의 피모스 트랜지스터와 적어도 하나의 엔모스 트랜지스터를 포함하며, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터의 문턱전압을 결정하기 위한 이온주입이 동시에 실시된다.

Description

밴드갭 전압기준 회로{Bandgap voltage reference circuit}
본 발명은 반도체 집적회로에 관한 것으로, 특히 밴드갭 전압기준 회로(Bandgap voltage reference circuit)에 관한 것이다.
반도체 집적회로에서는 일정한 기준전압을 발생하기 위해 밴드갭 전압기준 회로가 사용된다. 밴드갭 전압 기준 회로를 사용하는 반도체 집적회로의 정확한 동작은 밴드갭 전압기준 회로의 능력에 의존하며, 따라서 밴드갭 전압기준 회로는 안정되게 일정한 기준전압을 발생하는 것이 필요하다. 한편 밴드갭 전압기준 회로의 출력, 즉 기준전압의 변동(Fluctuation)에 영향을 미치는 요인들은 여러 가지가 있으며, 그중 온도 변화(Variation)가 공통된 요인이다.
상술한 것들은 당업계에서 통상의 지식을 가진자에게 널리 알려진 사실이며, 온도변화에 영향을 받지 않고 일정한 기준전압을 제공하는 대표적인 CMOS 밴드갭 전압기준 회로가 Allen/Holberg에 의한 "CMOS Analog Circuit Design", 페이지 596-599에 개시되어 있다. 또 다른 CMOS 밴드갭 전압기준 회로의 하나가 1986년 5월 13일에 D.A.KERTH에게 특허된 미국 특허번호 4,588,941에 개시되어 있다.
그러나 상기 종래의 밴드갭 전압기준 회로들에서는, 전원전압의 변화에 따라 기준전압이 변동될 수 있으며 또한 제조공정의 변화에 따라 기준전압이 변동될 수 있는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 전원전압의 변화 및 제조공정의 변화에 영향을 받지않고 일정한 기준전압을 발생하는 밴드갭 전압기준 회로를 제공하는 데 있다.
도 1은 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로의 회로도
도 2는 본 발명의 제2실시예에 따른 밴드갭 전압기준 회로의 회로도
도 3은 본 발명의 제3실시예에 따른 밴드갭 전압기준 회로의 회로도
도 4는 본 발명의 제4실시예에 따른 밴드갭 전압기준 회로의 회로도
도 5는 통상의 모스(MOS) 트랜지스터의 수직 단면도
도 6은 불순물 이온농도의 변화에 따라 피모스 트랜지스터의 문턱전압 및 엔모스 트랜지스터의 문턱전압의 변화를 나타내는 그래프
도 7은 피모스 트랜지스터의 문턱전압과 엔모스 트랜지스터의 문턱전압 간의 차이에 따른 △Vtn -- VCOM의 특성 그래프
도 8은 △Vtn에 대한 △Vtp의 비율 n에 따른 △Vtn -- VCOM의 특성 그래프
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 밴드갭 전압기준 회로는, 정전압 공급 수단; 상기 정전압 공급 수단을 통해 흐르는 제1전류를 반사시켜 제2전류를 발생하는 제1전류 미러; 상기 정전압 공급 수단으로부터 출력되는 정전압에 의해 제어되고, 상기 제2전류를 반사시켜 제3전류를 발생하여 출력노드로 출력하는 제2전류 미러를 구비하는 것을 특징으로 한다. 상기 본 발명에 따른 밴드갭 전압기준 회로는 상기 출력노드에 기준전압을 제공하기 위해 상기 출력노드에 접속되는 전압기준 수단을 더 구비하고, 상기 전압기준 수단은 적어도 하나의 피모스 트랜지스터와 적어도 하나의 엔모스 트랜지스터를 포함하며, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터의 문턱전압을 결정하기 위한 이온주입이 동시에 실시되는 것을 특징으로 한다.
또한 상기 본 발명에 따른 밴드갭 전압기준 회로는 상기 출력노드와 상기 전압기준 수단 사이에 접속되는 저항을 더 구비할 수 있다.
바람직한 실시예에 의하면, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 상기 출력노드와 접지전압 사이에 직렬 또는 병렬로 연결된다. 상기 정전압 공급 수단은 전원전압에 소오스가 연결되는 피모스 트랜지스터, 및 상기 피모스 트랜지스터의 드레인에 일단이 연결되고 상기 피모스 트랜지스터의 게이트에 타단이 연결되는 저항을 구비하고, 상기 피모스 트랜지스터의 드레인으로부터 상기 정전압이 출력된다. 상기 제1전류 미러는, 드레인이 상기 정전압 공급 수단에 연결되고 소오스가 접지전압에 연결되는 제1엔모스 트랜지스터, 및 드레인 및 게이트가 상기 제1엔모스 트랜지스터의 게이트와 상기 제2전류 미러에 공통 연결되고 소오스가 접지전압에 연결되는 제2엔모스 트랜지스터를 구비한다. 상기 제2전류 미러는, 전원전압에 소오스가 연결되고 상기 제1전류 미러에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제1피모스 트랜지스터, 및 전원전압에 소오스가 연결되고 상기 출력노드에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 전압기준 회로.
바람직한 다른 실시예에 의하면, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 전원전압과 상기 출력노드 사이에 직렬 또는 병렬로 연결된다. 상기 정전압 공급 수단은 접지전압에 소오스가 연결되는 엔모스 트랜지스터, 및 상기 엔모스 트랜지스터의 드레인에 일단이 연결되고 상기 엔모스 트랜지스터의 게이트에 타단이 연결되는 저항을 구비하고, 상기 엔모스 트랜지스터의 드레인으로부터 상기 정전압이 출력된다. 상기 제1전류 미러는, 드레인이 상기 정전압 공급 수단에 연결되고 소오스가 전원전압에 연결되는 제1피모스 트랜지스터, 및 드레인 및 게이트가 상기 제1피모스 트랜지스터의 게이트와 상기 제2전류 미러에 공통 연결되고 소오스가 전원전압에 연결되는 제2피모스 트랜지스터를 구비한다. 상기 제2전류 미러는, 접지전압에 소오스가 연결되고 상기 제1전류 미러에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제1엔모스 트랜지스터, 및 접지전압에 소오스가 연결되고 상기 출력노드에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제2엔모스 트랜지스터를 구비한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 1은 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로의 회로도이다.
도 1을 참조하면, 상기 제1실시예에 따른 밴드갭 전압기준 회로는, 정전압 공급 수단(10), 제1전류 미러(12), 제2전류 미러(14), 및 전압기준 수단(16)을 구비한다.
상기 정전압 공급 수단(10)은 전원전압(VDD)에 소오스가 연결되는 피모스 트랜지스터(M1), 및 상기 피모스 트랜지스터(M1)의 드레인에 일단이 연결되고 상기 피모스 트랜지스터(M1)의 게이트에 타단이 연결되는 저항(R1)을 구비하며, 상기 피모스 트랜지스터(M1)의 드레인으로부터 정전압(Vs)이 출력된다. 이에 따라 상기 정전압(Vs)은 전원전압(VDD)의 변화에도 불구하고 일정하게 유지된다.
상기 제1전류미러(12)는, 엔모스(NMOS) 트랜지스터(M3)와 엔모스 트랜지스터(M4)를 구비하며, 상기 정전압 공급 수단(10)을 통해 흐르는 전류(i1), 즉 상기 엔모스 트랜지스터(M3)를 통해 흐르는 전류(i3)와 상기 엔모스 트랜지스터(M4)를 통해 흐르는 전류(i4) 사이에 미러(Mirror) 동작을 제공한다. 다시말해 상기 제1전류미러(12)는 상기 전류(i3)를 반사(Mirroring)시켜 상기 전류(i4)를 발생한다. 상기 엔모스 트랜지스터(M3)의 드레인은 상기 저항(R1)의 타단에 연결되고 상기 엔모스 트랜지스터(M3)의 소오스는 접지전압(VSS)에 연결된다. 상기 엔모스 트랜지스터(M4)의 드레인 및 게이트는 상기 엔모스 트랜지스터(M3)의 게이트와 상기 제2전류 미러(14)에 공통 연결되고 소오스는 접지전압(VSS)에 연결된다.
상기 제2전류미러(14)는, 상기 정전압(Vs)에 의해 제어되는 피모스(PMOS) 트랜지스터(M2)와 피모스 트랜지스터(M5)를 구비하며, 상기 제1전류미러(12)의 상기 엔모스 트랜지스터(M4)를 통해 흐르는 전류(i4), 즉 상기 피모스 트랜지스터(M2)를 통해 흐르는 전류(i2)와 상기 피모스 트랜지스터(M5)를 통해 흐르는 전류(i5) 사이에 미러 동작을 제공한다. 다시말해 상기 제2전류미러(14)는 상기 전류(i2)를 반사시켜 상기 전류(i5)를 발생하여 출력노드(O)로 출력한다. 상기 피모스 트랜지스터(M2)의 소오스는 전원전압(VDD)에 연결되고 상기 피모스 트랜지스터(M2)의 게이트는 상기 정전압(Vs)에 연결되며 상기 피모스 트랜지스터(M2)의 드레인은 상기 제1전류 미러(12)의 상기 엔모스 트랜지스터(M4)의 드레인에 연결된다. 상기 피모스 트랜지스터(M5)의 소오스는 전원전압(VDD)에 연결되고 상기 피모스 트랜지스터(M5)의 게이트는 상기 정전압(Vs)에 연결되며 상기 피모스 트랜지스터(M5)의 드레인은 기준전압(VREF)이 출력되는 출력노드(O)에 연결된다.
상기 전압기준 수단(16)은 상기 출력노드(O)에 상기 기준전압(VREF)을 제공하기 위해 상기 출력노드(O)와 접지전압(VSS) 사이에 접속된다. 좀더 상세하게는, 상기 전압기준 수단(16)은 상기 출력노드(O)와 접지전압(VSS) 사이에 직렬로 연결되는 적어도 하나의 피모스 트랜지스터(MP)와 적어도 하나의 엔모스 트랜지스터(MN)를 구비한다. 상기 피모스 트랜지스터(MP)의 소오스는 상기 출력노드(O)에 연결되고, 상기 엔모스 트랜지스터(MN)의 드레인 및 게이트는 상기 피모스 트랜지스터(MP)의 드레인 및 게이트에 모두 공통 연결되며 상기 엔모스 트랜지스터(MN)의 소오스는 접지전압(VSS)에 연결된다.
그런데 제조공정의 변화에 따라 상기 전압기준 수단(16)의 상기 피모스 트랜지스터(MP) 및 상기 엔모스 트랜지스터(MN)의 문턱전압들이 변화될 수 있으며, 이로 인하여 상기 전압기준 수단(16)의 양단간의 전압(VCOM)이 변화될 수 있다. 따라서 상기 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로에서는, 제조공정의 변화에 따라 상기 전압기준 수단(16)의 양단간의 전압(VCOM)이 변화되는 것을 방지하기 위해, 제조공정시 상기 전압기준 수단(16)의 피모스 트랜지스터(MP) 및 엔모스 트랜지스터(MN)의 문턱전압들을 결정하기 위한 이온주입을 동시에 실시한다.
또한 상기 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로는, 상기 출력노드(O)와 상기 전압기준 수단(16) 사이에 접속되는 저항(R2)을 더 구비할 수 있다.
이하 상기 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)이 전원전압(VDD)의 변화에 영향을 받지 않음을 설명하겠다.
먼저 상기 피모스 트랜지스터들(M1,M2,M5) 및 엔모스 트랜지스터들(M3,M4)가 위크 인버젼(Weak Inversion) 영역에서 동작하고 이들의 채널길이 모듈레이션(Channel Length Modulation) 효과를 무시할 경우, 상기 각 트랜지스터들(M1 내지 M5)의 전류식은 다음과 같이 표현될 수 있다.
상기 피모스 트랜지스터(M1)의 전류식은 다음 수학식 1로 표현된다.
상기 피모스 트랜지스터(M2)의 전류식은 다음 수학식 2로 표현된다.
상기 엔모스 트랜지스터(M3)의 전류식은 다음 수학식 3로 표현된다.
상기 엔모스 트랜지스터(M4)의 전류식은 다음 수학식 4로 표현된다.
또한 상기 피모스 트랜지스터(M5)의 전류식은 다음 수학식 5로 표현된다.
상기 수학식 1 내지 5에서, S1 내지 S5는 상기 각 트랜지스터들(M1 내지 M5)의 폭(Width)/길이(Length) 비율을 나타낸다. ip는 피모스 트랜지스터의 제조공정에 따른 파라미터(Parameter)를 나타내고, in은 엔모스 트랜지스터의 제조공정에 따른 파라미터를 나타낸다. Vgs1 내지 Vgs5는 상기 각 트랜지스터들(M1 내지 M5)의 게이트와 소오스 사이의 전압을 나타낸다. np는 피모스 트랜지스터의 서브 쓰레스홀드 슬로우프(Subthreshold slope) 인자(Factor)를 나타내고, nn은 엔모스 트랜지스터의 서브 쓰레스홀드 슬로우프 인자를 나타낸다. 또한 q는 전하를 나타내고, k는 볼쯔만 상수(Boltzmann's constant)를 나타내며, T는 온도를 나타낸다.
또한 상기 저항(R1)의 양단 사이의 전압(VR1)은 다음 수학식 6으로 표현된다.
다음에 상기 수학식 1 및 수학식 2로부터 Vgs1 및 Vgs2를 구하여 상기 수학식 6에 대입하면, 상기 VR1은 다음 수학식 7로 표현된다.
또한 상기 전류(i1)과 상기 전류(i3)는 동일하고, 상기 전류(i2)와 상기 전류(i4)는 동일하며, 또한 상기 엔모스 트랜지스터(M3)와 상기 엔모스 트랜지스터(M4)가 전류미러를 형성하므로, 즉 Vgs3 = Vgs4이므로 다음 수학식 8이 성립된다.
다음에 상기 수학식 8을 상기 수학식 7에 대입하면, 상기 VR1은 다음 수학식 9로 표현된다.
한편 i1 = VR1/R1이므로 상기 수학식 9를 이에 대입하면, i1은 다음 수학식 10으로 표현된다.
또한 상기 수학식 8로부터 i2 = (S4/S3).i1이므로 이에 상기 수학식 10을 대입하면, i2는 다음 수학식 11로 표현된다.
또한 상기 피모스 트랜지스터(M2)와 상기 피모스 트랜지스터(M5)는 전류미러를 형성하므로, 즉 Vgs2 = Vgs5이므로 상기 수학식 2와 수학식 5로부터 다음 수학식 12가 성립된다.
다음에 상기 수학식 11을 상기 수학식 12에 대입하면, i5는 다음 수학식 13으로 표현된다.
상기 수학식 13을 살펴보면, i5는 전원전압(VDD)과 관련된 파라미터를 포함하고 있지 않으므로, 상기 S1 내지 S5, 즉 상기 각 트랜지스터들(M1 내지 M5)의 폭/길이 비율을 결정되면 i5는 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 갖게 된다.
한편 상기 기준전압(VREF)은 다음 수학식 14로 표현된다.
그런데 i5는 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 가지므로, VCOM이 일정하다고 한다면(그러나 상기 VCOM은 제조공정의 변화에 따라 변화될 수 있으며, 이에 대해서는 뒷 부분에서 상세히 설명하도록 하겠다.) VREF도 역시 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 유지하게 된다.
다음에 상기 피모스 트랜지스터들(M1,M2,M5) 및 엔모스 트랜지스터들(M3,M4)의 채널길이 모듈레이션 효과를 고려할 경우, i5와 전원전압(VDD) 사이의 관계를 살펴보면 다음과 같다.
전원전압(VDD)이 증가하면, 전류 i1은 상기 엔모스 트랜지스터(M3)의 드레인과 소오스 사이의 전압 Vds3의 증가에 따라 증가하게 된다. 전류 i1이 증가하게 되면, 상기 피모스 트랜지스터(M1)의 소오스와 게이트 사이의 전압 ｜Vgs1｜ 및 상기 저항(R1)의 양단 사이의 전압(VR1)이 증가된다. 그런데 상기 Vgs1은 i1의 로그(log) 함수이고 VR1은 i1의 1차 함수이므로 VR1의 증가량이 ｜Vgs1｜의 증가량보다 많아지게 되며, 이에 따라 상기 피모스 트랜지스터(M2)의 소오스와 게이트 사이의 전압 ｜Vgs2｜ 및 상기 피모스 트랜지스터(M5)의 소오스와 게이트 사이의 전압 ｜Vgs5｜가 감소되게 된다.
한편 전원전압(VDD)이 증가하면, 상기 피모스 트랜지스터(M5)의 소오스와 드레인 사이의 전압 Vds5가 증가되어 채널길이 모듈레이션 효과가 발생될 수 있다. 그러나 전원전압(VDD)이 증가하면 상술하였듯이 동시에 상기 ｜Vgs5｜가 감소되므로, 채널길이 모듈레이션 효과의 영향이 보상되며 이에 따라 i5가 전원전압의 변화에 둔감해 지게 된다. 즉 i5가 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 갖게 되며, 결국 VREF는 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 유지하게 된다.
이하 상기 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)이 제조공정의 변화에 영향을 받지 않음을 설명하겠다.
상기 전압기준 수단(16)의 피모스 트랜지스터(MP)와 엔모스 트랜지스터(MN)가 포화(Saturation) 영역에서 동작할 경우, 상기 각 트랜지스터들(MP, MN)의 전류식은 다음과 같이 표현될 수 있다.
상기 피모스 트랜지스터(MP)의 전류식은 다음 수학식 15로 표현된다.
여기에서,는 상기 피모스 트랜지스터(MP)의 트랜스콘덕턴스(Transconductance) 파라미터를 나타내고, Vdsp는 상기 피모스 트랜지스터(MP)의 드레인과 소오스 사이의 전압을 나타내며, Vtp는 상기 피모스 트랜지스터(MP)의 문턱전압을 나타낸다.
또한 상기 엔모스 트랜지스터(MN)의 전류식은 다음 수학식 16으로 표현된다.
여기에서,는 상기 엔모스 트랜지스터(MN)의 트랜스콘덕턴스(Transconductance) 파라미터를 나타내고, Vdsn은 상기 엔모스 트랜지스터(MN)의 드레인과 소오스 사이의 전압을 나타내며, Vtn은 상기 엔모스 트랜지스터(MN)의 문턱전압을 나타낸다.
한편 상기 전압기준 수단(16)의 양단간의 전압(VCOM)은 다음 수학식 17로 표현된다.
따라서 상기 수학식 15 및 수학식 16으로부터 각각 Vdsp와 Vdsn을 구하여 상기 수학식 17에 대입하면, VCOM은 다음 수학식 18로 표현된다.
여기에서 Vtn, Vtp,,은 모두 제조공정의 변화에 따라 그 값이 변화될 수 있으며, 특히 VCOM의 변화에 가장 큰 영향을 주는 것은 Vtn과 Vtp이다. 따라서 상술하였듯이 상기 본 발명의 제1실시예에 따른 밴드갭 전압기준 회로에서는, 제조공정의 변화에 따라 상기 피모스 트랜지스터(MP)의 문턱전압과 상기 엔모스 트랜지스터(MN)의 문턱전압의 합, 즉 Vtn + Vtp가 변화되는 것을 줄이기 위해, 제조공정시 상기 피모스 트랜지스터(MP) 및 엔모스 트랜지스터(MN)의 문턱전압들을 결정하기 위한 이온주입을 동시에 실시한다.
도 5는 통상의 모스(MOS) 트랜지스터의 수직 단면도를 나타내며, 이를 참조하여 좀더 상세히 설명하겠다.
모스 트랜지스터의 문턱전압은 제조공정의 여러 가지 파라미터에 의해 결정되지만, 문턱전압의 변화에 영향을 주는 가장 큰 요인은 모스 트랜지스터의 게이트 채널(53,56)에 대한 불순물 이온주입 농도이다. 일반적인 씨모스(CMOS) 제조공정에서는, Vtn 및 Vtp의 값들을 조절하기 위해 엔모스 트랜지스터의 게이트 채널(56)에 대한 불순물 이온주입과 피모스 트랜지스터의 게이트 채널(53)에 대한 불순물 이온주입이 독립적으로 실시된다. 이러한 경우에는 Vtn과 Vtp 사이에 상관관계가 성립되지 않는다.
반면에 엔모스 트랜지스터 및 피모스 트랜지스터의 문턱전압들을 결정하기 위한 이온주입, 즉 상기 엔모스 트랜지스터의 게이트 채널(56)과 상기 피모스 트랜지스터의 게이트 채널(53)에 대한 불순물 이온주입이 동시에 실시될 경우에는, 불순물 이온주입 농도의 변화에 따라 Vtn과 Vtp 사이에 상관관계가 형성된다.
예컨데 도 5에서 엔모스 트랜지스터의 게이트 채널(56)과 피모스 트랜지스터의 게이트 채널(53)에 보론(Boron)등과 같은 불순물 이온을 동시에 주입하면, 상기 엔모스 트랜지스터의 게이트 채널(56)의 억셉터(Acceptor) 농도는 증가하고 상기 피모스 트랜지스터의 게이트 채널(53)의 도너(Dornor) 농도는 감소하게 된다. 이에 따라 도 6에 도시된 바와 같이 엔모스 트랜지스터의 문턱전압(Vtn)은 증가하고 피모스 트랜지스터의 문턱전압(Vtp)는 감소된다. 이때 이온주입 농도의 변화로 인하여 문턱전압이 목표점(A)로부터 B로 변화될 경우에 엔모스 트랜지스터의 문턱전압은 Vn으로부터 Vn+△Vtn으로 증가되고 피모스 트랜지스터의 문턱전압은 Vp로부터 Vp-△Vtp로 감소되므로, 피모스 트랜지스터의 문턱전압과 엔모스 트랜지스터의 문턱전압의 합은 거의 일정한 값을 유지하게 된다. 이에 따라 VCOM역시 일정한 값을 유지하게 되며, 즉 VREF는 제조공정의 변화에 영향을 받지 않고 일정한 값을 유지하게 된다.
도 2는 본 발명의 제2실시예에 따른 밴드갭 전압기준 회로의 회로도이다.
도 2를 참조하면, 상기 제2실시예에 따른 밴드갭 전압기준 회로는, 전압기준 수단(26)을 제외하고 상기 제1실시예와 동일한 구성을 갖는다.
상기 전압기준 수단(26)은 상기 기준전압(VREF)이 출력되는 상기 출력노드(O)와 접지전압(VSS) 사이에 접속된다. 좀더 상세하게는, 상기 전압기준 수단(26)은 상기 출력노드(O)와 상기 접지전압(VSS) 사이에 병렬로 연결되는 적어도 하나의 피모스 트랜지스터(MP2)와 적어도 하나의 엔모스 트랜지스터(MN2)를 포함한다.
여기에서 상기 피모스 트랜지스터(MP2)의 소오스는 상기 출력노드(O)에 연결되고 상기 피모스 트랜지스터(MP2)의 게이트 및 드레인은 접지전압(VSS)에 공통 연결되며, 상기 엔모스 트랜지스터(MN2)의 드레인 및 게이트는 상기 출력노드(O)에 공통 연결되고 상기 엔모스 트랜지스터(MN2)의 소오스는 상기 접지전압(VSS)에 연결된다.
상기 제1실시예에서와 마찬가지로 상기 본 발명의 제2실시예에 따른 밴드갭 전압기준 회로에서는, 제조공정의 변화에 따라 상기 전압기준 수단(26)의 양단간의 전압(VCOM)이 변화되는 것을 방지하기 위해, 제조공정시 상기 전압기준 수단(26)의 피모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN2)의 문턱전압들을 결정하기 위한 이온주입을 동시에 실시한다.
한편 상기 제2실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)은 상기 제1실시예에서와 동일한 원리에 의하여 전원전압(VDD)의 변화에 영향을 받지 않고 일정한 값을 유지하게 되며, 여기에서 상세한 설명은 생략하겠다.
이하 상기 본 발명의 제2실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)이 제조공정의 변화에 영향을 받지 않음을 설명하겠다.
상기 전압기준 수단(26)의 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN2)가 포화(Saturation) 영역에서 동작할 경우, 상기 각 트랜지스터들(MP2, MN2)의 전류식은 다음과 같이 표현될 수 있다.
상기 피모스 트랜지스터(MP2)의 전류식은 다음 수학식 19로 표현된다.
여기에서,는 상기 피모스 트랜지스터(MP2)의 트랜스콘덕턴스 파라미터를 나타내고, VCOM은 상기 피모스 트랜지스터(MP2)의 드레인과 소오스 사이의 전압을 나타내며, Vtp는 상기 피모스 트랜지스터(MP2)의 문턱전압을 나타낸다.
또한 상기 엔모스 트랜지스터(MN2)의 전류식은 다음 수학식 20으로 표현된다.
여기에서,는 상기 엔모스 트랜지스터(MN2)의 트랜스콘덕턴스 파라미터를 나타내고, VCOM은 상기 엔모스 트랜지스터(MN2)의 드레인과 소오스 사이의 전압을 나타내며, Vtn은 상기 엔모스 트랜지스터(MN2)의 문턱전압을 나타낸다.
한편 상기 피모스 트랜지스터(M5)의 전류(i5)는 다음 수학식 21로 표현된다.
따라서 상기 수학식 19 및 수학식 20을 수학식 21에 대입하면, i5는 다음 수학식 22로 표현된다.
다음에 상기 수학식 22로부터 VCOM을 구하면 다음 수학식 23으로 표현될 수 있다.
여기에서 상기 엔모스 트랜지스터(MN2)의 문턱전압을 Vtn = Vn+△Vtn으로 표현하고 상기 피모스 트랜지스터(MP2)의 문턱전압을 ｜Vtp｜ = Vp-△Vtp로 표현하고, △Vtp/△Vtn = n의 관계가 성립할 때, VCOM은 다음 수학식 24로 표현될 수 있다.
Vn는 상기 엔모스 트랜지스터(MN2)의 문턱전압(Vtn)에 대한 목표치이고 △Vtn은 상기 엔모스 트랜지스터(MN2)의 게이트 채널에 주입된 불순물 이온농도의 변화에 따른 문턱전압(Vtn)의 변화량을 나타낸다. Vp는 상기 피모스 트랜지스터(MP2)의 문턱전압(｜Vtp｜)에 대한 목표치이고 △Vtp은 상기 피모스 트랜지스터(MP2)의 게이트 채널에 주입된 불순물 이온농도의 변화에 따른 문턱전압(｜Vtp｜)의 변화량을 나타낸다. 여기에서/= n이 되도록 상기 엔모스 트랜지스터(MN2)의 게이트 폭 및 게이트 길이와 상기 피모스 트랜지스터(MP2)의 게이트 폭 및 게이트 길이를 결정하면, VCOM은 다음 수학식 25로 표현될 수 있다.
도 7에 Vp와 Vn간의 차이에 따른 △Vtn -- VCOM의 특성 그래프가 도시되어 있으며, △Vtn = (Vp-Vn)/(1+n)일 때 VCOM은 최대값을 갖는다. 여기에서 Vp와 Vn가 동일해 지도록 불순물 이온 농도가 결정되면, VCOM은 다음 수학식 26으로 표현된다.
도 8에 △Vtn에 대한 △Vtp의 비율 n에 따른 △Vtn -- VCOM의 특성 그래프가 도시되어 있다.
결론적으로, 상기 제2실시예에 따른 밴드갭 전압기준 회로에서는, △Vtp/△Vtn = n일 때/= n이 되도록 상기 엔모스 트랜지스터(MN2)의 게이트 폭 및 게이트 길이와 상기 피모스 트랜지스터(MP2)의 게이트 폭 및 게이트 길이를 결정하고, 상기 엔모스 트랜지스터(MN2)의 문턱전압과 상기 피모스 트랜지스터(MP2)의 문턱전압이 동일해 지도록 불순물 이온 농도가 결정되면, 문턱전압의 변화에 대한 VCOM의 의존성이 개선된다. 즉 상기 기준전압(VREF)이 제조공정의 변화에 영향을 덜 받게 된다.
도 3은 본 발명의 제3실시예에 따른 밴드갭 전압기준 회로의 회로도이다.
도 3을 참조하면, 상기 제3실시예에 따른 밴드갭 전압기준 회로는, 상기 제1실시예와 마찬가지로 정전압 공급 수단(30), 제1전류 미러(32), 제2전류 미러(34), 및 전압기준 수단(36)을 구비한다. 상기 제3실시예에 따른 밴드갭 전압기준 회로는, 상기 제1실시예에서의 피모스 트랜지스터가 엔모스 트랜지스터로, 엔모스 트랜지스터가 피모스 트랜지스터로, 전원전압(VDD)이 접지전압(VSS)으로, 접지전압(VSS)이 전원전압(VDD)으로 변경된 형태를 갖는다.
상기 정전압 공급 수단(30)은 접지전압(VSS)에 소오스가 연결되는 엔모스 트랜지스터(M33), 및 상기 엔모스 트랜지스터(M33)의 드레인에 일단이 연결되고 상기 엔모스 트랜지스터(M33)의 게이트에 타단이 연결되는 저항(R31)을 구비하며, 상기 엔모스 트랜지스터(M33)의 드레인으로부터 정전압(Vs)이 출력된다. 이에 따라 상기 정전압(Vs)은 전원전압(VDD)의 변화에도 불구하고 일정하게 유지된다.
상기 제1전류미러(32)는, 피모스 트랜지스터(M31)와 피모스 트랜지스터(M32)를 구비하며, 상기 정전압 공급 수단(30)을 통해 흐르는 전류, 즉 상기 피모스 트랜지스터(M31)를 통해 흐르는 전류와 상기 피모스 트랜지스터(M32)를 통해 흐르는 전류 사이에 미러 동작을 제공한다. 다시말해 상기 제1전류미러(32)는 상기 피모스 트랜지스터(M31)를 통해 흐르는 전류를 반사시켜 상기 피모스 트랜지스터(M32)를 통해 흐르는 전류를 발생한다. 상기 피모스 트랜지스터(M31)의 드레인은 상기 저항(R31)의 타단에 연결되고 상기 피모스 트랜지스터(M31)의 소오스는 전원전압(VDD)에 연결된다. 상기 피모스 트랜지스터(M32)의 드레인 및 게이트는 상기 피모스 트랜지스터(M31)의 게이트와 상기 제2전류 미러(34)에 공통 연결되고 소오스는 전원전압(VDD)에 연결된다.
상기 제2전류미러(34)는, 상기 정전압(Vs)에 의해 제어되는 엔모스 트랜지스터(M34)와 엔모스 트랜지스터(M35)를 구비하며, 상기 제1전류미러(32)의 상기 피모스 트랜지스터(M32)를 통해 흐르는 전류, 즉 상기 엔모스 트랜지스터(M34)를 통해 흐르는 전류와 상기 엔모스 트랜지스터(M35)를 통해 흐르는 전류 사이에 미러 동작을 제공한다. 다시말해 상기 제2전류미러(34)는 상기 엔모스 트랜지스터(M34)를 통해 흐르는 전류를 반사시켜 상기 엔모스 트랜지스터(M35)를 통해 흐르는 전류를 발생하여 출력노드(O)로 출력한다. 상기 엔모스 트랜지스터(M34)의 소오스는 접지전압(VSS)에 연결되고 상기 엔모스 트랜지스터(M34)의 게이트는 상기 정전압(Vs)에 연결되며 상기 엔모스 트랜지스터(M34)의 드레인은 상기 제1전류 미러(32)의 상기 피모스 트랜지스터(M32)의 드레인에 연결된다. 상기 엔모스 트랜지스터(M35)의 소오스는 접지전압(VSS)에 연결되고 상기 엔모스 트랜지스터(M35)의 게이트는 상기 정전압(Vs)에 연결되며 상기 엔모스 트랜지스터(M35)의 드레인은 기준전압(VREF)이 출력되는 상기 출력노드(O)에 연결된다.
상기 전압기준 수단(36)은 상기 출력노드(O)에 상기 기준전압(VREF)을 제공하기 위해 상기 출력노드(O)와 전원전압(VDD) 사이에 접속된다. 좀더 상세하게는, 상기 전압기준 수단(36)은 상기 출력노드(O)와 전원전압(VDD) 사이에 직렬로 연결되는 적어도 하나의 피모스 트랜지스터(MP3)와 적어도 하나의 엔모스 트랜지스터(MN3)를 구비한다. 상기 엔모스 트랜지스터(MN3)의 소오스는 상기 출력노드(O)에 연결되고, 상기 엔모스 트랜지스터(MN3)의 드레인 및 게이트는 상기 피모스 트랜지스터(MP3)의 드레인 및 게이트에 모두 공통 연결되며, 상기 피모스 트랜지스터(MP3)의 소오스는 전원전압(VDD)에 연결된다.
또한 상기 제1실시예에서와 마찬가지로, 제조공정의 변화에 따라 상기 전압기준 수단(36)의 양단간의 전압(VCOM)이 변화되는 것을 방지하기 위해, 제조공정시 상기 전압기준 수단(36)의 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN3)의 문턱전압들을 결정하기 위한 이온주입을 동시에 실시한다. 또한 상기 본 발명의 제3실시예에 따른 밴드갭 전압기준 회로는, 상기 출력노드(O)와 상기 전압기준 수단(36) 사이에 접속되는 저항(R32)을 더 구비할 수 있다.
한편 상기 제3실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)은 상기 제1실시예에서와 동일한 원리에 의하여 전원전압(VDD)의 변화 및 제조공정의 변화에 영향을 받지 않고 일정한 값을 유지하게 되며, 여기에서 상세한 설명은 생략하겠다.
도 4는 본 발명의 제4실시예에 따른 밴드갭 전압기준 회로의 회로도이다.
도 4를 참조하면, 상기 제4실시예에 따른 밴드갭 전압기준 회로는, 전압기준 수단(46)을 제외하고 상기 제3실시예와 동일한 구성을 갖는다.
상기 전압기준 수단(46)은 기준전압(VREF)이 출력되는 출력노드(O)와 전원전압(VDD) 사이에 접속된다. 좀더 상세하게는, 상기 전압기준 수단(46)은 상기 출력노드(O)와 상기 전원전압(VDD) 사이에 병렬로 연결되는 적어도 하나의 피모스 트랜지스터(MP4)와 적어도 하나의 엔모스 트랜지스터(MN4)를 포함한다.
여기에서 상기 피모스 트랜지스터(MP4)의 소오스는 상기 전원전압(VDD)에 연결되고 상기 피모스 트랜지스터(MP4)의 게이트 및 드레인은 상기 출력노드(O)에 공통 연결되며, 상기 엔모스 트랜지스터(MN4)의 드레인 및 게이트는 상기 전원전압(VDD)에 공통 연결되고 상기 엔모스 트랜지스터(MN4)의 소오스는 상기 출력노드(O)에 연결된다.
또한 상기 제1실시예에서와 마찬가지로, 제조공정의 변화에 따라 상기 전압기준 수단(46)의 양단간의 전압(VCOM)이 변화되는 것을 방지하기 위해, 제조공정시 상기 전압기준 수단(46)의 피모스 트랜지스터(MP4) 및 엔모스 트랜지스터(MN4)의 문턱전압들을 결정하기 위한 이온주입을 동시에 실시한다.
한편 상기 제4실시예에 따른 밴드갭 전압기준 회로의 출력, 즉 상기 기준전압(VREF)은 상기 제2실시예에서와 동일한 원리에 의하여 전원전압(VDD)의 변화 및 제조공정의 변화에 영향을 받지 않고 일정한 값을 유지하게 되며, 여기에서 상세한 설명은 생략하겠다.
상술한 바와 같이 본 발명에 따른 밴드갭 전압기준 회로는 전원전압의 변화 및 제조공정의 변화에 영향을 받지않고 일정한 기준전압을 발생할 수 있는 장점이 있다.

Claims (12)

  1. 정전압 공급 수단;
    상기 정전압 공급 수단을 통해 흐르는 제1전류를 반사시켜 제2전류를 발생하는 제1전류 미러;
    상기 정전압 공급 수단으로부터 출력되는 정전압에 의해 제어되고, 상기 제2전류를 반사시켜 제3전류를 발생하여 출력노드로 출력하는 제2전류 미러; 및
    상기 출력노드에 기준전압을 제공하기 위해 상기 출력노드에 접속되는 전압기준 수단을 구비하고,
    상기 전압기준 수단은 적어도 하나의 피모스 트랜지스터와 적어도 하나의 엔모스 트랜지스터를 포함하며, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터의 문턱전압을 결정하기 위한 이온주입이 동시에 실시되는 것을 특징으로 하는 전압기준 회로.
  2. 제1항에 있어서, 상기 출력노드와 상기 전압기준 수단 사이에 접속되는 저항을 더 구비하는 것을 특징으로 하는 전압기준 회로.
  3. 제1항에 있어서, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 상기 출력노드와 접지전압 사이에 직렬로 연결되는 것을 특징으로 하는 전압기준 회로.
  4. 제1항에 있어서, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 상기 출력노드와 접지전압 사이에 병렬로 연결되는 것을 특징으로 하는 전압기준 회로.
  5. 제1항에 있어서, 상기 정전압 공급 수단은,
    전원전압에 소오스가 연결되는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터의 드레인에 일단이 연결되고 상기 피모스 트랜지스터의 게이트에 타단이 연결되는 저항을 구비하고,
    상기 피모스 트랜지스터의 드레인으로부터 상기 정전압이 출력되는 것을 특징으로 하는 전압기준 회로.
  6. 제1항에 있어서, 상기 제1전류 미러는,
    드레인이 상기 정전압 공급 수단에 연결되고 소오스가 접지전압에 연결되는 제1엔모스 트랜지스터; 및
    드레인 및 게이트가 상기 제1엔모스 트랜지스터의 게이트와 상기 제2전류 미러에 공통 연결되고 소오스가 접지전압에 연결되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 전압기준 회로.
  7. 제1항에 있어서, 상기 제2전류 미러는,
    전원전압에 소오스가 연결되고 상기 제1전류 미러에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제1피모스 트랜지스터; 및
    전원전압에 소오스가 연결되고 상기 출력노드에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 전압기준 회로.
  8. 제1항에 있어서, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 전원전압과 상기 출력노드 사이에 직렬로 연결되는 것을 특징으로 하는 전압기준 회로.
  9. 제1항에 있어서, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터는 전원전압과 상기 출력노드 사이에 병렬로 연결되는 것을 특징으로 하는 전압기준 회로.
  10. 제1항에 있어서, 상기 정전압 공급 수단은,
    접지전압에 소오스가 연결되는 엔모스 트랜지스터; 및
    상기 엔모스 트랜지스터의 드레인에 일단이 연결되고 상기 엔모스 트랜지스터의 게이트에 타단이 연결되는 저항을 구비하고,
    상기 엔모스 트랜지스터의 드레인으로부터 상기 정전압이 출력되는 것을 특징으로 하는 전압기준 회로.
  11. 제1항에 있어서, 상기 제1전류 미러는,
    드레인이 상기 정전압 공급 수단에 연결되고 소오스가 전원전압에 연결되는 제1피모스 트랜지스터; 및
    드레인 및 게이트가 상기 제1피모스 트랜지스터의 게이트와 상기 제2전류 미러에 공통 연결되고 소오스가 전원전압에 연결되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 전압기준 회로.
  12. 제1항에 있어서, 상기 제2전류 미러는,
    접지전압에 소오스가 연결되고 상기 제1전류 미러에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제1엔모스 트랜지스터; 및
    접지전압에 소오스가 연결되고 상기 출력노드에 드레인이 연결되며 상기 정전압 공급 수단에 게이트가 연결되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 전압기준 회로.
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