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KR20000045305A - 완전 공핍형 에스·오·아이 소자 및 그 제조방법 - Google Patents

완전 공핍형 에스·오·아이 소자 및 그 제조방법 Download PDF

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KR20000045305A
KR20000045305A KR1019980061863A KR19980061863A KR20000045305A KR 20000045305 A KR20000045305 A KR 20000045305A KR 1019980061863 A KR1019980061863 A KR 1019980061863A KR 19980061863 A KR19980061863 A KR 19980061863A KR 20000045305 A KR20000045305 A KR 20000045305A
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KR
South Korea
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layer
silicon
contact
oxide film
buried oxide
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Application number
KR1019980061863A
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Inventor
여인석
Original Assignee
김영환
현대전자산업 주식회사
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Publication date
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Abstract

본 발명은 동작 특성을 안정화시킬 수 있는 완전 공핍형 에스·오·아이 소자 및 그 제조방법에 관한 것이다. 본 발명의 완전 공핍형 에스·오·아이 소자는 실리콘 기판과, 상기 실리콘 기판 상에 형성된 매몰산화막 및 상기 매몰산화막 상에 형성된 실리콘층으로 이루어지는 에스·오·아이 웨이퍼; 상기 실리콘층 상에 형성된 게이트 전극과, 상기 게이트 전극의 하부에 채널 영역이 유기되도록 상기 실리콘층 내에 형성된 소오스/드레인 영역으로 이루어지는 모스팻; 상기 실리콘 기판의 일측 표면에 상기 매몰산화막과 콘택되도록 형성된 전도층; 및 상기 전도층과 상기 채널 영역이 전기적으로 연결되도록 상기 매몰산화막을 관통하여 형성된 전도성의 콘택층을 포함하여 이루어지며, 그 제조방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 일측 표면에 전도층을 형성하는 단계; 상기 전도층을 포함한 실리콘 기판의 일측 표면 상에 매몰산화막을 형성하는 단계; 상기 매몰산화막에 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상기 전도층과 전기적으로 연결되는 전도성의 콘택층을 형성하는 단계; 상기 콘택층을 포함한 매몰산화막 상에 실리콘층을 형성하는 단계; 상기 실리콘층 내에 소자분리막을 형성하는 단계; 상기 실리콘층 상에 게이트 전극을 형성하는 단계; 및 상기 실리콘층에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.

Description

완전 공핍형 에스·오·아이 소자 및 그 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 완전 공핍형 에스·오·아이(Fully Depleted SOI) 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 웨이퍼를 대신하여 에스·오·아이(SOI : Silicon On Insulator) 웨이퍼를 사용하는 반도체 집적 기술이 주목되고 있다.
SOI 웨이퍼는 전체를 지지하는 실리콘 기판과, 매몰산화막 및 소자가 형성되는 실리콘층이 적층되어 있어 구조이며, 이러한 SOI 웨이퍼에 집적된 소자는 완전한 소자 분리와 기생 용량의 감소 및 고속 동작을 용이하게 한다는 장점을 갖는다.
도 1은 종래 기술에 따른 SOI 웨이퍼를 이용한 완전 공핍형(Fully Depleted : 이하, FD) SOI 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
도시된 바와 같이, 실리콘 기판(1) 상에 매몰산화막(2) 및 실리콘층(3)이 적층되고, 상기 실리콘층(3)에 그의 활성영역을 한정하는 소자분리막(4)이 형성된다. 이때, 소자분리막(4)은 매몰산화막(2)과 접하도록 형성된다.
실리콘층(3)의 활성영역에 공지된 공정을 통해 게이트 산화막(5)이 개재된 게이트 전극(6)이 형성되고, 상기 게이트 전극(6) 양측의 실리콘층(3)에 상기 게이트 전극(6)을 마스크로하는 이온주입 공정에 의해 소오스/드레인 영역(7)이 형성된다.
상기와 같은 구조를 갖는 FD SOI 트랜지스터는 접합 영역, 즉, 소오스/드레인 영역이 매몰산화막과 접하도록 형성되는 것에 의해 공핍 영역이 제거됨으로써, 접합 캐패시턴스가 감소되고, 이에 따라, 반도체 소자의 고속화를 달성할 수 있게 된다.
그러나, 종래의 FD SOI 소자는 벌크 실리콘으로 이루어진 웨이퍼에 제작되는 일반적인 반도체 소자와는 달리, 게이트 전극 하부의 채널 영역이 실리콘 기판으로부터 플로팅(Floating)되기 때문에, 상기 채널 영역이 접지단과 연결되지 못하는 것으로 인하여, FD SOI 소자가 동작되는 동안 상기 채널 영역에 전하가 축적됨으로써, 이 결과로, 축적된 전하에 의해 소자의 동작 특성이 불안정해지는 문제점이 있었다.
한편, 상기한 문제를 해결하기 위해서는 별도의 수단을 통해 채널 영역과 접지단간을 연결시켜야 하는데, 이 방법을 메모리 소자에 적용할 경우에는 모든 셀에 접지단과의 연결을 위한 추가 면적이 제공되어야 하므로, 고집적화가 진행되는 추세에서 현실적으로 그 적용이 불가능하다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소자의 동작 특성을 안정화시킬 수 있는 FD SOI 소자를 제공하는데, 그 목적이 있다.
또한, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 추가 면적을 제공함이 없이 비교적 간단하게 채널 영역과 접지단간을 전기적으로 연결시킬 수 있는 FD SOI 소자의 제조방법을 제공하는데, 그 다른 목적이 있다.
도 1은 종래 기술에 따른 완전 공핍형 에스·오·아이 소자를 도시한 단면도.
도 2a 내지 도 2c 본 발명의 실시예에 따른 완전 공핍형 에스·오·아이 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 실리콘 기판 12 : 매몰층
13 : 산화막 14 : 콘택홀
15 : 콘택층 16 : 실리콘층
17 : 소자분리막 18 : 게이트 산화막
19 : 게이트 전극 20 : 소오스/드레인 영역
21 : 채널 영역 22 : P+불순물 영역
본 발명의 목적을 달성하기 위한 FD SOI 소자는, 실리콘 기판과, 상기 실리콘 기판 상에 형성된 매몰산화막 및 상기 매몰산화막 상에 형성된 실리콘층으로 이루어지는 에스·오·아이 웨이퍼; 상기 실리콘층 상에 형성된 게이트 전극과, 상기 게이트 전극의 하부에 채널 영역이 유기되도록 상기 실리콘층 내에 형성된 소오스/드레인 영역으로 이루어지는 모스팻; 상기 실리콘 기판의 일측 표면에 상기 매몰산화막과 콘택되도록 형성된 전도층; 및 상기 전도층과 상기 채널 영역이 전기적으로 연결되도록 상기 매몰산화막을 관통하여 형성된 전도성의 콘택층을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위한 FD SOI 소자의 제조방법은, 벌크 실리콘으로 이루어지는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 일측 표면에 전도층을 형성하는 단계; 상기 전도층을 포함한 실리콘 기판의 일측 표면 상에 소정 두께의 매몰산화막을 형성하는 단계; 상기 매몰산화막에 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상기 전도층과 전기적으로 연결되는 전도성의 콘택층을 형성하는 단계; 상기 콘택층을 포함한 매몰산화막 상에 실리콘층을 형성하는 단계; 상기 실리콘층 내에 그의 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 한정된 실리콘층의 활성영역 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로 하는 불순물의 이온주입을 통해 상기 실리콘층에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 채널 영역과 실리콘 기판을 전기적으로 연결시키기 때문에, 소자가 동작되는 동안에 상기 채널 영역에 전하가 축적되는 것을 방지할 수 있으며, 이에 따라, 소자의 동작 특성이 안정화시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 FD SOI 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 벌크 실리콘으로 이루어진 실리콘 기판(11)이 제공되고, 상기 실리콘 기판(11)의 일측 표면에 붕소(B), 또는 인(P) 이온을 1×1014도우즈/㎠ 이상의 도우즈량으로 이온주입하는 것에 의해 전도층(12)이 형성된다. 여기서, 전도층(12)은 소정 깊이 및 크기를 갖는 매립된 형태의 패턴으로 형성된다.
한편, 도시하지는 않았으나, 전도층(12)은 폴리실리콘 패턴으로 형성하는 것도 가능하다. 이 경우, 우선, 실리콘 기판 상에 폴리실리콘막을 증착하고, 상기 폴리실리콘막을 패터닝하여 폴리실리콘 패턴을 형성한 후에, 이어서, 폴리실리콘 패턴을 포함한 실리콘 기판의 일측 표면 상에 평탄화막을 증착하고, 이를 플로우시켜 표면 평탄화가 이루어지도록 한다.
계속해서, 전도층(12)이 형성된 실리콘 기판(11)의 일측 표면 상에 열산화 공정, 또는, 화학기상증착 공정에 의해 2,000∼5,000Å 두께로 매몰산화막(13)이 형성되고, 공지된 사진식각 공정에 의해 상기 매몰산화막(13)의 소정 부분에 상기 전도층(12)의 일부분을 노출시키는 콘택홀(14)이 형성된다. 이때, 콘택홀(14)은 두 개가 이격되어 배치되도록 형성된다.
도 2b를 참조하면, 콘택홀을 매립시키는 전도성의 콘택층(15)이 형성되고, 콘택층(15)을 포함한 매몰산화막(13) 상에 소자가 형성될 실리콘층(16)이 형성되어 SOI 웨이퍼가 제작된다.
여기서, 콘택층(15)은 선택적 에피텍셜 성장법(Selective Epitaxial Growth)에 의해 성장시킨 도핑된 단결정 실리콘이며, 경우에 따라서는, 비도핑된 단결정 실리콘을 성장시킨 후에 불순물을 이온주입하여 도핑된 실리콘으로 형성할 수도 있다.
실리콘층(16)은 벌크 실리콘으로 이루어진 또 하나의 실리콘 기판을 상기 매몰산화막(13) 상에 접합시킨 상태에서, 원하는 두께가 잔류되도록 연마 공정을 수행하는 것에 의해 형성된다.
도 2C를 참조하면, 상기 실리콘층(16) 내에 그의 활성영역을 한정하는 소자분리막(17)이 형성된다. 이때, 소자분리막(17)은 활성영역을 완전히 분리되도록 매몰산화막(13)과 접하여 형성된다. 상기 소자분리막(17)에 의하여 한정된 실리콘층(16)의 활성영역 상에 공지된 공정에 의해 게이트 산화막(18)이 개재된 게이트 전극(19)이 형성되고, 상기 게이트 전극(19)의 하부에 채널 영역(21)이 유기되도록 상기 게이트 전극(19)을 마스크로하는 불순물의 이온주입 공정에 의해 상기 게이트 전극(19) 양측의 실리콘층(16) 부분에 N+형 소오스/드레인 영역(20)이 형성된다.
이때, 소오스/드레인 영역(20)은 접합 캐패시턴스가 감소되도록 매몰산화막(13)과 접하여 형성된다. 또한, 콘택층(15)과 연결되는 소오스/드레인 영역(20) 부분에는 상기 소오스/드레인 영역과는 반대 도전형, 예컨데, P 타입 불순물이 이온주입되어 P+불순물 영역(22)이 형성된다. 이 P+불순물 영역(22)은 실리콘 기판(11)에 접지단을 연결시키는 방법과 더불어, 추가 면적을 제공하지 않고도 채널 영역(21)이 접지단과 연결되도록 하기 위한 여분의 공간을 구비시키는 것이며, P+불순물 영역(22)은 콘택층(15) 및 전도층(12)을 통해 채널 영역과 연결된다.
이후, 도시되지는 않았으나, 게이트 전극을 포함한 실리콘층 상부에 층간절연막을 형성하고, 공지된 후속 공정을 진행하여 FD SOI 소자를 제조한다.
상기와 같은 구조를 본 발명의 실시예에 따른 FD SOI 소자는, 채널 영역이 콘택층 및 전도층을 통해 실리콘 기판과 전기적으로 연결되므로, 소자의 동작시에 채널 영역에 전하가 축적되는 현상은 발생되지 않는다.
즉, 일반적인 반도체 소자에 있어서는, 채널 영역이 기판내에 형성되고, 기판은 접지단과 연결되어 있기 때문에, 소자의 동작시에, 기판과 연결되어 있는 접지단을 통해 상기 기판에 적절한 기판 바이어스를 가함으로써, 채널 영역에서 전하가 축적되는 현상이 방지된다. 따라서, 본 발명의 FD SOI 소자는 전도성의 콘택층과 전도층을 통해 채널 영역과 실리콘 기판이 전기적으로 연결되기 때문에, 기판에 접지단을 연결시키게 되면, 소자의 동작시에, 채널 영역에 전하가 축적되는 현상을 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 채널 영역이 전도성의 콘택층 및 전도층에 의해 접지단과 연결된 실리콘 기판과 전기적으로 연결되기 때문에, 소자의 동작시에, 채널 영역에 전하가 축적되는 현상을 방지할 수 있으며, 이에 따라, 소자의 동작 특성을 안정화시킬 수 있다.
또한, 채널 영역과 접지단간의 연결을 위하여, 소자 내부에 추가 면적을 제공할 필요가 없기 때문에, 소자의 고집적화에 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (27)

  1. 실리콘 기판과, 상기 실리콘 기판 상에 형성된 매몰산화막 및 상기 매몰산화막 상에 형성된 실리콘층으로 이루어지는 에스·오·아이 웨이퍼;
    상기 실리콘층 상에 형성된 게이트 전극과, 상기 게이트 전극의 하부에 채널 영역이 유기되도록 상기 실리콘층 내에 형성된 소오스/드레인 영역으로 이루어지는 모스팻;
    상기 실리콘 기판의 일측 표면에 상기 매몰산화막과 콘택되도록 형성된 전도층; 및
    상기 전도층과 상기 채널 영역이 전기적으로 연결되도록 상기 매몰산화막을 관통하여 형성된 전도성의 콘택층을 포함하여 이루어지는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  2. 제 1 항에 있어서, 상기 소오스/드레인 영역은 상기 매몰산화막과 콘택되도록 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  3. 제 1 항에 있어서, 상기 실리콘층에 그의 활성 영역을 한정하는 소자분리막이 형성되어 있는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  4. 제 3 항에 있어서, 상기 소자분리막은 상기 매몰산화막과 콘택되도록 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  5. 제 1 항에 있어서, 상기 전도층은 붕소(B) 이온, 또는, 인(P) 이온으로 이루어진 이온층인 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  6. 제 5 항에 있어서, 상기 전도층은 상기 실리콘 기판의 일측 표면에 매립된 형태로 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  7. 제 1 항에 있어서, 상기 전도층은 도핑된 폴리실리콘 패턴인 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  8. 제 7 항에 있어서, 상기 도핑된 폴리실리콘 패턴을 포함하여 상기 실리콘 기판 상에 표면 평탄화가 이루어진 평탄화막이 더 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  9. 제 1 항에 있어서, 상기 콘택층은 도핑된 단결정 실리콘인 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  10. 제 1 항에 있어서, 상기 콘택층은 상기 매몰산화막 내에 이격되어 두 개가 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  11. 제 1 항에 있어서, 상기 실리콘층에 소오스/드레인 영역과 접하고, 상기 소오스/드레인 영역과는 반대 도전형인 불순물 영역이 더 형성된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  12. 제 11 항에 있어서, 상기 불순물 영역은 상기 콘택층을 통해 상기 전도층과 연결된 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자.
  13. 벌크 실리콘으로 이루어지는 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판의 일측 표면에 전도층을 형성하는 단계;
    상기 전도층을 포함한 실리콘 기판의 일측 표면 상에 소정 두께의 매몰산화막을 형성하는 단계;
    상기 매몰산화막에 상기 전도층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 전도층과 전기적으로 연결되는 전도성의 콘택층을 형성하는 단계;
    상기 콘택층을 포함한 매몰산화막 상에 실리콘층을 형성하는 단계;
    상기 실리콘층 내에 그의 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 한정된 실리콘층의 활성영역 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 마스크로 하는 불순물의 이온주입을 통해 상기 실리콘층에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 전도층은 붕소(B) 또는, 인(P)을 이온주입하여 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  15. 제 13 항에 있어서, 상기 전도층은 상기 실리콘 기판의 일측 표면에 매립된 형태로 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  16. 제 13 항에 있어서, 상기 전도층은 상기 실리콘 기판의 일측 표면 상에 폴리실리콘 패턴으로 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 폴리실리콘 패턴을 형성한 후에, 표면 평탄화가 이루어지도록 상기 폴리실리콘 패턴을 포함한 실리콘 기판 상에 평탄화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  18. 제 13 항에 있어서, 상기 매몰산화막은 2,000∼5,000Å 두께로 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  19. 제 13 항에 있어서, 상기 매몰산화막은 열산화 공정으로 형성하거나, 또는, 화학기상증착법으로 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  20. 제 13 항에 있어서, 상기 콘택층은 선택적 에피텍셜 성장법으로 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  21. 제 20 항에 있어서, 상기 콘택층은 선택적 에피텍셜 성장법으로 형성시킨 도핑된 단결정 실리콘인 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  22. 제 20 항에 있어서, 상기 콘택층은 선택적 에피텍셜 성장법으로 비도핑된 실리콘을 형성한 후에, 불순물을 이온주입하여 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  23. 제 13 항에 있어서, 상기 콘택층은 이격해서 두 개를 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  24. 제 13 항에 있어서, 상기 소자분리막은 상기 매몰산화막과 콘택되도록 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  25. 제 13 항에 있어서, 상기 소오스/드레인 영역은 상기 매몰산화막과 콘택되도록 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  26. 제 13 항에 있어서, 상기 실리콘층에 상기 소오스/드레인 영역과 접하고, 상기 소오스/드레인 영역과는 반대 도전형의 불순물 영역을 더 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
  27. 제 16 항에 있어서, 상기 불순물 영역은 콘택층과 콘택되도록 형성하는 것을 특징으로 하는 완전 공핍형 에스·오·아이 소자의 제조방법.
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