KR20000013654A - Capacitor having an al2o3/aln mixed dielectric layer by using an atomic layer deposition and a manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 SIS 구조의 전극 형태를 지닌 고유전체 박막을 구비한 디램 캐패시터 및 그 제조 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a DRAM capacitor having a high dielectric thin film having an electrode form having an SIS structure, and a method of manufacturing the same.
본 발명의 반도체 장치는 원자층 증착(atomic layer deposition; ALD) 방식을 이용하여 알루미나/알루미늄 나이트라이드(Al2O3/AlN) 또는 알루미늄 나이트라이드/알루미늄 옥시 나이트라이드(AlN/AlON)의 복합 유전체 박막을 전극간 유전체 물질로 형성함으로써, 도전성 폴리실리콘을 캐패시터 전극으로 사용하더라도 전극과의 치환 등 화학적 반응을 일으킴이 없이 양호한 스텝 커버리지를 가지며 박막 내 잔류 알칼리 이온을 최소화한 고유전체 박막을 구비한 디램 캐패시터를 구현한다.The semiconductor device of the present invention is a composite dielectric of alumina / aluminum nitride (Al 2 O 3 / AlN) or aluminum nitride / aluminum oxy nitride (AlN / AlON) using atomic layer deposition (ALD). By forming the thin film with dielectric material between electrodes, DRAM with high dielectric film having good step coverage and minimizing residual alkali ions in the thin film without using chemical polysilicon as a capacitor electrode without causing chemical reaction such as substitution with electrode Implement a capacitor.
또한, 이와 같은 본 발명의 디램 전하 저장용 캐패시터는 양호한 산화력과 우수한 절연 특성을 지닌다.In addition, the DRAM charge storage capacitor of the present invention has good oxidizing power and excellent insulating properties.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 디램(DRAM)의 전하 저장용 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a charge storage capacitor of a highly integrated semiconductor DRAM (DRAM) and a method of manufacturing the same.
반도체 기판 상의 단위 면적당 제조되는 반도체 소자의 집적도가 증가함에 따라 데이터 저장용 전하 캐패시터(storage capacitor)가 점유할 수 있는 공간도 축소되고 있다. 따라서, 주어진 디자인 룰(design rule) 하의 허용된 공간 내에 대용량의 캐패시탄스를 갖는 전하 저장용 캐패시터를 제작하는 것이 필요하다.As the degree of integration of semiconductor devices manufactured per unit area on a semiconductor substrate increases, the space occupied by a storage capacitor for data storage is also decreasing. Thus, there is a need to fabricate capacitors for charge storage with large capacitances within the allowed space under a given design rule.
이렇듯, 허용된 공간 내에서 높은 캐패시탄스 값을 갖는 전하 저장 캐패시터를 제작하기 위하여, 반도체 업계에서는 전하 저장용 캐패시터의 유효 면적을 극대화시키는 방법, 또는 유전률이 큰 물질을 전극간 절연 물질로 사용하는 방법 등을 기본으로 하여 새로운 전하 저장 캐패시터를 개발하고 있다.As such, in order to manufacture a charge storage capacitor having a high capacitance value in an allowable space, the semiconductor industry uses a method of maximizing the effective area of a charge storage capacitor, or using a material having a high dielectric constant as an inter-electrode insulating material. New charge storage capacitors are being developed based on the method.
전하 저장용 캐패시터의 유효 면적을 극대화시키기 위한 한 기술로서, 파잔(Fazan) 등은 미합중국 특허 제5,278,091호에서 스택 구조의 하부 전극 상에 HSG (hemispherical grain) 실리콘 박막을 형성함으로써 전하 저장 캐패시터의 캐패시탄스를 증대시키는 기술을 개시하고 있다. 또한, 키타와(T. Kittawa) 등은 1992년도 International Conference on Solid State Devices and Materials 학회 논문 요약집 제90쪽 내지 제92쪽에서, 탄탈륨 산화막(Ta2O3)과 같은 고유전체막을 사용한 256M 비트 디램의 제조 방법에 관한 기술을 개시하고 있다.As one technique for maximizing the effective area of a charge storage capacitor, Fazan et al., In US Pat. No. 5,278,091, form a thin film of hespherical grain (HSG) on the bottom electrode of the stacked structure to form a capacitor of the charge storage capacitor. Disclosed is a technique for increasing the number of points. In addition, T. Kittawa et al., Pp. 90-92, published in the 1992 International Conference on Solid State Devices and Materials Journal, pp. 92-92, described the use of a 256M bit DRAM using a high dielectric film such as tantalum oxide (Ta 2 O 3 ). A technique relating to a manufacturing method is disclosed.
그러나, 탄탈륨 산화막 또는 BST(BaxSr1-xTiO3) 물질 등은 유전 상수가 크기 때문에 대용량의 캐패시터를 제조할 수 있을 것으로 기대되지만, 상기 고유전체막을 이용하여 디램 캐패시터를 제작하기 위해서는 극복해야 할 많은 공정 상의 문제점이 있다. 즉, 양호한 스텝 커버리지(step coverage)를 갖는 탄탈륨 산화막을 제조하기 위해서 표면 운동 영역(surface kinetic regime)의 범위인 저온(low temperature)에서 화학 기상 증착 방식(CVD; chemical vapor deposition)으로 박막을 형성하므로, 산소 결핍 문제 및 하이드로카본(hydrocarbon)의 박막 내 잔류 문제, 결정성 저하 등으로 인한 유전률 열화 현상, 절연 특성 불량 등의 문제점을 야기할 수 있다.However, the tantalum oxide film or BST (Ba x Sr 1-x TiO 3 ) material is expected to be able to manufacture a large capacity capacitor because of its high dielectric constant, but in order to fabricate a DRAM capacitor using the high dielectric film, it must be overcome. There are many process problems to do. That is, since a thin film is formed by chemical vapor deposition (CVD) at a low temperature, which is a range of the surface kinetic regime, in order to manufacture a tantalum oxide film having good step coverage, , A problem of oxygen depletion, a problem of residual carbon in the thin film, a deterioration of dielectric constant due to crystallinity, poor insulation properties, and the like.
이와 같은 탄탈륨 산화막의 누설 전류 및 유전률 열화 등의 문제점을 해결하기 위한 수단으로서, 자외선 오존(UV O3) 및 고온 건식 산소 어닐링(dry O2anneal) 등의 공정이 사용되고 있다. 즉, 건식 산소 어닐링을 통해 탄탈륨 산화막 하부에 생성되는 산화막은 탄탈륨 산화막의 절연 특성을 향상시키고, 그레인 경계면(grain boundary)의 절연성이 양호하지 못한 곳에서는 상대적으로 산소의 확산이 촉진되어 산화막이 한층 두껍게 형성되므로 누설 전류 문제를 치유할 수 있게 된다.As a means for solving the problems such as leakage current and dielectric constant deterioration of the tantalum oxide film, processes such as ultraviolet ozone (UV O 3 ) and high temperature dry oxygen annealing (dry O 2 anneal) are used. That is, the oxide film formed under the tantalum oxide film through dry oxygen annealing improves the insulating property of the tantalum oxide film, and the diffusion of oxygen is promoted relatively in the place where the grain boundary insulation is not good, resulting in a thicker oxide film. This allows the leakage current problem to be cured.
한편, BST 유전체는 우수한 절연 특성을 확보하기 위하여 쇼트키 장벽(Schottky barrier height)이 큰 금속 전극의 채용이 필요하다. 또한, 금속 전극과 폴리실리콘 사이에 오믹 접촉(ohmic contact)을 위한 층 및 전극과 폴리실리콘 사이의 화학적 반응을 방지하기 위한 장벽 금속(barrier metal)의 채용이 필수적이다.On the other hand, the BST dielectric needs to employ a metal electrode having a high Schottky barrier height in order to secure excellent insulation characteristics. It is also essential to employ a layer for ohmic contact between the metal electrode and polysilicon and a barrier metal to prevent chemical reaction between the electrode and polysilicon.
상기 BST 유전 물질은 캐패시터의 상하부 전극 형성을 위하여 MIM (metal insulator metal) 구조를 기본으로 하고 있으며, 전술한 탄탈륨 산화막은 MIS(metal insulator semiconductor) 또는 MIM 구조를 채택하고 있으므로, 상기 고유전 물질을 고집적 디램 공정에 적용하기 위해서는 기존의 실리콘산화막(SiO2) 및 ONO(oxide nitride oxide) 절연막에 적용하였던 폴리실리콘을 이용한 SIS (semiconductor insulator semiconductor) 구조를 적용할 수 없게 되는 공정상의 부담이 발생하게 된다.The BST dielectric material is based on a metal insulator metal (MIM) structure for forming upper and lower electrodes of a capacitor, and the above-described tantalum oxide film adopts a metal insulator semiconductor (MIS) or a MIM structure, and thus highly integrated the high dielectric material. In order to apply to the DRAM process, a process burden arises in that a SIS (semiconductor insulator semiconductor) structure using polysilicon, which has been applied to a conventional silicon oxide film (SiO 2 ) and an oxide nitride oxide (ONO) insulating film, cannot be applied.
캐패시터의 면적을 증가시키기 위한 한 수단으로써 당 업계에서는 캐패시터의 높이를 증대시키는 방법이 사용되고 있는데, 제1도를 참조하면 캐패시터의 반경이 축소될수록 캐패시터 높이 증가에 의한 면적 증가 비율이 증가하고, 같은 용량의 캐패시터를 제작하기 위하여 등가 산화막 두께(equivalent Tox)를 얇게 해야 함을 알 수 있다.As a means to increase the area of the capacitor, a method of increasing the height of the capacitor is used in the art. Referring to FIG. 1, as the radius of the capacitor decreases, the area increase rate due to the increase of the capacitor height increases, and the same capacity is used. It can be seen that the equivalent oxide thickness (equivalent T ox ) should be made thin in order to fabricate the capacitor.
따라서, 종래의 ONO 유전체막 보다 얇은 등가 산화막 두께(equivalent Tox)를 갖는 구조에 대해서도 양호한 절연 특성을 보이는 전하 저장 캐패시터의 개발이 필요하다.Therefore, there is a need for the development of a charge storage capacitor that exhibits good insulating properties even for a structure having an equivalent oxide film thickness (equivalent T ox ) that is thinner than a conventional ONO dielectric film.
또한, 종래의 반도체 디램 공정에 채용하고 있는 도전성 폴리실리콘을 하부 전극으로 계속 사용을 하더라도 전극간 유전체 물질과의 치환 등의 화학적 반응을 일으키지 않음은 물론, 양호한 스텝 커버리지 특성을 보이는 고유전률 박막을 구비한 캐패시터의 개발이 고집적 디램 제조를 위해서는 필요하다.In addition, even if the conductive polysilicon employed in the conventional semiconductor DRAM process continues to be used as the lower electrode, it does not cause a chemical reaction such as substitution with the dielectric material between the electrodes, and has a high dielectric constant thin film showing good step coverage characteristics. The development of a capacitor is necessary for the manufacture of highly integrated DRAMs.
따라서, 본 발명의 제1 목적은 고집적 반도체 디램 공정에 적용될 수 있는 전하 저장 캐패시터 및 그 제조 방법을 제공하는 데 있다.Accordingly, a first object of the present invention is to provide a charge storage capacitor and a method of manufacturing the same, which can be applied to a highly integrated semiconductor DRAM process.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 대용량의 캐패시탄스를 가지면서도 하부 전극으로 도전성 실리콘을 사용할 수 있는 양호한 특성을 보이는 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다.A second object of the present invention is to provide a highly integrated DRAM charge storage capacitor and a method of manufacturing the same, in addition to the first object, having a large capacitance and exhibiting good characteristics of using conductive silicon as a lower electrode.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 양호한 산화력과 우수한 절연 특성을 지니고, 박막 내 잔류 알칼리 이온을 최소화한, 고유전률의 유전체 박막을 구비한 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다.The third object of the present invention is, in addition to the first object, a highly integrated DRAM charge storage capacitor having a high dielectric constant dielectric thin film having good oxidizing power and excellent insulating properties and minimizing residual alkali ions in the thin film and a method of manufacturing the same. To provide.
본 발명의 제4 목적은 상기 제1 목적에 부가하여, 종래 스택형 전하 저장 캐패시터의 구조 변경 없이 후속 열처리 공정에서도 하부 전극 물질인 폴리실리콘과 반응이 없는 안정된 고유전률 유전체막을 구비한 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다.The fourth object of the present invention is, in addition to the first object, highly integrated DRAM charge storage having a stable high-k dielectric film that does not react with polysilicon, which is a lower electrode material, in a subsequent heat treatment process without changing the structure of a conventional stacked charge storage capacitor. The present invention provides a capacitor and a method of manufacturing the same.
제1도는 반도체 공정의 고집적화에 따른 디램 캐패시터의 구조적 영향을 나타낸 도면.1 is a diagram showing the structural influence of a DRAM capacitor according to the high integration of the semiconductor process.
제2a도 내지 제2c도는 본 발명의 제1 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도.2A to 2C are process flowcharts illustrating a method of forming a DRAM capacitor according to a first embodiment of the present invention.
제3도는 제2c도, 제5도 및 제6도의 점선원(180) 부위에 대한 확대도.3 is an enlarged view of the dotted circle 180 in FIGS. 2C, 5, and 6;
제4도는 본 발명의 제1 실시예에 따른 원자층 증착(ALD) 소스 가스 유입 순서를 나타낸 도면.4 is a diagram illustrating an atomic layer deposition (ALD) source gas inflow sequence according to a first embodiment of the present invention.
제5도는 본 발명의 제2 실시예에 따른 디램 캐패시터를 나타낸 단면도.5 is a cross-sectional view illustrating a DRAM capacitor according to a second exemplary embodiment of the present invention.
제6도는 본 발명의 제3 실시예에 따른 디램 캐패시터를 나타낸 단면도.6 is a cross-sectional view illustrating a DRAM capacitor according to a third embodiment of the present invention.
제7a도 내지 제7c도는 본 발명의 제4 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도.7A to 7C are process flowcharts illustrating a method of forming a DRAM capacitor according to a fourth embodiment of the present invention.
제8도는 본 발명의 제5 실시예에 따른 디램 캐패시터를 나타낸 단면도.8 is a cross-sectional view illustrating a DRAM capacitor according to a fifth embodiment of the present invention.
제9도는 본 발명의 제6 실시예에 따른 디램 캐패시터를 나타낸 단면도.9 is a cross-sectional view illustrating a DRAM capacitor according to a sixth embodiment of the present invention.
<도면 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판100: semiconductor substrate
101 : 실리콘 산화막101: silicon oxide film
102 : 저장 폴리실리콘 하부 전극102: storage polysilicon bottom electrode
103 : 알루미나(Al2O3) 박막103: alumina (Al 2 O 3 ) thin film
104, 200 : 알루미늄 나이트라이드(AlN) 박막104, 200: aluminum nitride (AlN) thin film
105, 202 : 플레이트 폴리실리콘 상부 전극105, 202: plate polysilicon top electrode
115, 125, 135 : Al2O3/AlN 복합 유전체막115, 125, 135: Al 2 O 3 / AlN composite dielectric film
201 : 알루미늄 옥시 나이트라이드(AlON)201: aluminum oxy nitride (AlON)
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 도전층을 형성하는 단계; 상기 도전층을 각 셀 단위로 한정되도록 패터닝하여 도전층 패턴을 형성하는 단계; 상기 패턴 형성된 도전층 상부에 원자층 증착(atomic layer deposition; ALD) 방식으로 알루미나(Al2O3)층과 알루미늄 나이트라이드(AlN)층의 복합 유전체막을 형성하는 단계; 상기 복합 유전체막 상부에 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 디램 캐패시터 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a conductive layer on a semiconductor substrate; Patterning the conductive layer to be limited to each cell unit to form a conductive layer pattern; Forming a composite dielectric film of an alumina (Al 2 O 3 ) layer and an aluminum nitride (AlN) layer on the patterned conductive layer by atomic layer deposition (ALD); It provides a DRAM capacitor manufacturing method comprising the step of forming a conductive layer on the composite dielectric film.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 형성된 스택 폴리실리콘 전극과; 상기 스택 폴리실리콘 전극 상부에 형성된 산화 알루미늄 층과 알루미늄 나이트라이드층의 복합 유전체막과; 상기 복합 유전체막 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨을 특징으로 하는 디램 캐패시터를 제공한다.In order to achieve another object of the present invention, the present invention is a stack polysilicon electrode formed on a semiconductor substrate; A composite dielectric film of an aluminum oxide layer and an aluminum nitride layer formed on the stacked polysilicon electrode; It provides a DRAM capacitor, characterized in that consisting of a plate polysilicon electrode formed on the composite dielectric film.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 전하 저장용 캐패시터를 갖는 디램 장치에 있어서, 반도체 기판 상에 형성된 스택 폴리실리콘 전극과; 상기 스택 폴리실리콘 전극 상부에 형성된 알루미나층과; 상기 알루미나층 상부에 형성된 알루미늄 옥시 나이트라이드(AlON)층과; 상기 알루미늄 옥시 나이트라이드층 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨을 특징으로 하는 디램 캐패시터를 제공한다.In order to achieve another object of the present invention, the present invention provides a DRAM device having a charge storage capacitor, comprising: a stacked polysilicon electrode formed on a semiconductor substrate; An alumina layer formed on the stacked polysilicon electrode; An aluminum oxy nitride (AlON) layer formed on the alumina layer; Provided is a DRAM capacitor comprising a plate polysilicon electrode formed on the aluminum oxy nitride layer.
이하, 본 발명에 따른 전하 저장용 디램 캐패시터 및 그 제조 방법의 양호한 실시예를 첨부하는 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of a charge capacitor DRAM capacitor and a method for manufacturing the same according to the present invention will be described in detail.
제2a도 내지 제2c도는 본 발명의 제1 실시예에 따른 디램 캐패시터의 제조 방법을 나타낸 공정 순서도 이다. 제2a도를 참조하면, 먼저 반도체 기판(100) 상에 실리콘 산화막(SiO2; 101)이 형성되어 있으며, 전하 저장용 캐패시터를 구성하는 하부 전극으로서 저장 폴리실리콘(storage polysilicon; 102)이 형성되어 있다. 그리고, 상기 저장 폴리실리콘(102) 및 절연막(101)의 상부에 알루미나(Al2O3; 103)막이 형성되어 있다.2A to 2C are process flowcharts illustrating a method of manufacturing a DRAM capacitor according to a first embodiment of the present invention. Referring to FIG. 2A, first, a silicon oxide film (SiO 2 ) 101 is formed on a semiconductor substrate 100, and storage polysilicon 102 is formed as a lower electrode constituting a charge storage capacitor. have. An alumina (Al 2 O 3 ; 103) film is formed on the storage polysilicon 102 and the insulating film 101.
바람직한 실시예로서, 상기 알루미나층(103)은 원자층 증착(atomic layer deposition; ALD) 방식으로 형성할 수 있다. 알루미나(103)를 디램 캐패시터의 유전막으로 사용하기 위해서는 스텝 커버리지가 양호하고 유전체 박막 내에 잔존하는 불순물이 적어야 한다. 그런데, 일반적으로 반도체 업계에서 통용되고 있는 스퍼터링(sputtering) 방식으로 상기 알루미나막(103)을 형성하는 경우, 유전체 박막 내에 잔존하는 불순물은 감소시킬 수 있으나, 스텝 커버리지가 불량하여 3차원 구조의 유전체 박막으로 사용하기에는 부적합하다.In a preferred embodiment, the alumina layer 103 may be formed by atomic layer deposition (ALD). In order to use the alumina 103 as the dielectric film of the DRAM capacitor, the step coverage should be good and the impurities remaining in the dielectric thin film should be small. However, when the alumina film 103 is formed by sputtering, which is generally used in the semiconductor industry, impurities remaining in the dielectric thin film may be reduced, but the step coverage is poor, and thus the three-dimensional dielectric thin film Not suitable for use.
또한, 상기 알루미나 박막(103)을 형성하기 위한 실시예로서, 화학기상 증착(chemical vapor deposition; CVD) 방식을 적용할 수 있으나 전술한 스퍼터링 방식과는 반대로 스텝 커버리지는 우수하지만 박막 내의 불순물을 제거하기 어려운 문제점이 있다.In addition, as an embodiment for forming the alumina thin film 103, a chemical vapor deposition (CVD) method may be applied, but in contrast to the sputtering method described above, the step coverage is excellent but to remove impurities in the thin film. There is a difficult problem.
따라서, 본 발명의 양호한 실시예로서 알루미나 박막(103)은 원자층 증착 방식(ALD)으로 형성할 수 있다. 이렇듯, 원자층 증착 방식으로 형성된 알루미나막은 비정질(amorphous) 상태이고, 스텝 커버리지는 100%에 근접할 정도로 매우 양호하다.Therefore, as a preferred embodiment of the present invention, the alumina thin film 103 may be formed by atomic layer deposition (ALD). As described above, the alumina film formed by the atomic layer deposition method is in an amorphous state, and the step coverage is very good, close to 100%.
제2b도는 원자층 증착 방식으로 형성된 알루미나막 상부에 알루미늄 나이트라이드층(104)을 형성하는 공정 단계를 나타낸 단면도로서, 상기 알루미나층(103)과 알루미늄 나이트라이드층(104)을 원자층 증착 방식으로 인 시추(in-situ)하게 반복적으로 형성함으로써 Al2O3/AlN 복합 유전체 박막(115)을 형성한다.2b is a cross-sectional view illustrating a process of forming an aluminum nitride layer 104 on an alumina film formed by an atomic layer deposition method. The alumina layer 103 and the aluminum nitride layer 104 are formed by an atomic layer deposition method. By repeatedly forming in-situ, the Al 2 O 3 / AlN composite dielectric thin film 115 is formed.
제2c도는 플레이트 폴리실리콘층(105)의 형성 공정을 도시한 것으로써, 원자층 증착 방식으로 형성된 Al2O3/AlN 복합 유전체 박막(115) 상부에 도우핑된 폴리실리콘을 증착함으로써 디램 캐패시터의 상부 전극(105)을 형성한다.FIG. 2C illustrates a process of forming the plate polysilicon layer 105, and deposits doped polysilicon on the Al 2 O 3 / AlN composite dielectric thin film 115 formed by atomic layer deposition. The upper electrode 105 is formed.
제3도는 제2c도의 점선원(180) 부위에 대한 확대도로서, 알루미나막(Al2O3; 103)과 알루미늄 나이트라이드막(AlN; 104)을 원자층 증착(ALD) 방식으로 일원자층(one atomic layer) 크기로 교대로 증착시킴으로써 형성된 Al2O3/AlN 복합 유전체 박막의 단면을 나타낸 확대도 이다.FIG. 3 is an enlarged view of the dotted circle 180 of FIG. 2C. The atomic layer of the alumina film (Al 2 O 3 ; 103) and the aluminum nitride film (AlN) 104 is atomically deposited (ALD). (one atomic layer) An enlarged view showing a cross section of an Al 2 O 3 / AlN composite dielectric thin film formed by alternating deposition in size.
본 발명에 따른 바람직한 실시예로서, 알루미나(103)막과 알루미늄 나이트라이드막(104)을 각각 1.1Å씩 원자층 증착(ALD) 방식으로 수회 반복하여 형성함으로써, 수십Å 두께의 Al2O3/AlN 복합 유전체 박막을 형성할 수 있다.According to a preferred embodiment of the present invention, the alumina 103 film and the aluminum nitride film 104 are repeatedly formed several times by the atomic layer deposition (ALD) method, each 1.1,, to form an Al 2 O 3 / An AlN composite dielectric thin film can be formed.
제4도는 본 발명의 양호한 실시예로서, 원자층 증착(atomic layer deposition; ALD) 방식으로 Al2O3/AlN 복합 유전체 박막을 형성하기 위한 소스 가스 유입 순서를 나타낸 도면이다. 제4도를 참조하여 Al2O3/AlN 복합 유전체 박막을 원자층 증착 방식으로 형성하기 위한 가스 펄싱(gas pulsing) 증착 순서를 설명하면 다음과 같다.4 is a diagram illustrating a source gas inflow sequence for forming an Al 2 O 3 / AlN composite dielectric thin film by atomic layer deposition (ALD) as a preferred embodiment of the present invention. Referring to FIG. 4, a gas pulsing deposition procedure for forming an Al 2 O 3 / AlN composite dielectric thin film by atomic layer deposition will be described.
즉, 챔버의 압력을 일정하게 유지하기 위하여 항상 유입되는 분위기 가스(503) 이외에, TMA(trimethyl aluminum) 소스(500)와 H2O 소스(501), NH3소스(502)는 일정 시간동안 가스 펄스 형태로 유입되고, 각각의 소스 가스 유입 중간에 퍼징(purge)용 불활성 가스(504)가 유입된다. 본 발명에 따른 바람직한 실시예로서, 분위기 가스 및 퍼징 가스로서 아르곤(Ar), 질소(N2), 또는 헬륨(He) 중의 어느 하나를 사용할 수 있다.That is, in addition to the atmospheric gas 503 that is always introduced to maintain a constant pressure in the chamber, the trimethyl aluminum (TMA) source 500, the H 2 O source 501, and the NH 3 source 502 are gas for a predetermined time. It is introduced in the form of a pulse, and an inert gas 504 for purging is introduced in the middle of each source gas inlet. As a preferred embodiment according to the present invention, any one of argon (Ar), nitrogen (N 2 ), or helium (He) may be used as the atmosphere gas and the purging gas.
제4도를 참조하면, TMA 소스→퍼징→H2O 소스→퍼징→TMA 소스→퍼징→NH3소스→퍼징의 8단계가 순차적으로 펄스 형태로 가스가 유입되는 과정이 단위 사이클로 정의되며, 증착되는 Al2O3/AlN 복합 유전체 박막의 두께는 가스 펄싱하는 단위 사이클의 반복 횟수에 의하여 정확히 조절될 수 있다.Referring to FIG. 4, the eight steps of TMA source → purge → H 2 O source → purge → TMA source → purge → NH 3 source → purge are sequentially defined as a unit cycle in which gas is introduced in pulse form. The thickness of the Al 2 O 3 / AlN composite dielectric thin film can be accurately controlled by the number of repetitions of the unit cycle of gas pulsing.
즉, 한번의 가스 펄싱 사이클을 종료할 때마다 Al2O3/AlN의 복합 유전체막은 2.2Å(1.1Å 두께의 Al2O3과 1.1Å 두께의 AlN)의 두께로 증착된다. 가스 펄싱 사이클을 반복하면 그 반복 횟수에 따라 복합 유전체 박막의 두께가 비례적으로 증가하게 되므로, 원하는 두께의 박막 증착이 가능하게 된다.That is, each time one gas pulsing cycle is completed, a composite dielectric film of Al 2 O 3 / AlN is deposited to a thickness of 2.2 kW (Al 2 O 3 with 1.1 kW thick and AlN with 1.1 kW thick). When the gas pulsing cycle is repeated, the thickness of the composite dielectric thin film increases proportionally according to the number of repetitions, and thus thin film deposition having a desired thickness is possible.
본 발명에 따른 바람직한 실시예로서, 원자층 증착 방식으로 Al2O3/AlN 복합 유전체 박막을 형성하기 위한 소스 가스로서 TMA(trimethyl aluminum) 소스 대신에 알루미늄 클로라이드(AlCl3) 소스를 사용할 수 있다. 이때에, 원자층 증착을 위한 가스 유입 단계는 알루미늄 클로라이드 소스→퍼징→H2O 소스→퍼징→알루미늄 클로라이드 소스→퍼징→NH3소스→퍼징의 8단계를 기본 단위로 하여 복합 유전체 박막을 형성하게 된다.As a preferred embodiment according to the present invention, an aluminum chloride (AlCl 3 ) source may be used instead of a trimethyl aluminum (TMA) source as a source gas for forming an Al 2 O 3 / AlN composite dielectric thin film by atomic layer deposition. At this time, the gas inflow step for atomic layer deposition is to form a composite dielectric thin film based on the eight steps of aluminum chloride source → purging → H 2 O source → purging → aluminum chloride source → purging → NH 3 source → purging as a basic unit do.
또한, TMA 소스를 이용하여 상기 복합 유전체 박막을 형성하는 경우 증착 온도는 300∼450℃에서 최적의 특성을 갖는 박막을 얻을 수 있으며, TMA 소스 대신에 알루미늄 클로라이드 소스를 사용하는 경우에는 450∼600℃의 증착 온도를 유지함으로써 양질의 복합 유전체 박막을 얻을 수 있다.In addition, when the composite dielectric thin film is formed by using a TMA source, a deposition temperature of 300-450 ° C. may be obtained, and a thin film having optimal characteristics may be obtained. When an aluminum chloride source is used instead of the TMA source, 450-600 ° C. By maintaining the deposition temperature of, a high quality composite dielectric thin film can be obtained.
한편, 본 발명의 제1 실시예에 따라 형성된 알루미나 박막은 비정질(amorphous) 상태이고, 스텝 커버리지는 100%에 가까운 값을 갖는다. 바람직한 실시예로서, 전술한 방법으로 형성된 알루미나를 산소 분위기에서 어닐링(annealing) 공정을 진행함으로써 박막의 밀도를 증가시킬 수 있다.Meanwhile, the alumina thin film formed according to the first embodiment of the present invention is in an amorphous state, and the step coverage has a value close to 100%. As a preferred embodiment, the density of the thin film may be increased by annealing the alumina formed by the above method in an oxygen atmosphere.
그 한 실시예로서, 본 발명의 제1 실시예에 따라 형성된 알루미나 박막을 800℃에서 산소 어닐링을 30분간 실시한 경우, 박막의 굴절률을 파장 633.0nm의 빛에 대하여 1.640에서 1.692로 증가시킬 수 있다. 따라서, 원자층 증착 방식으로 형성한 알루미나 박막을 후속 어닐링 공정의 최적화로 통하여 유전막 두께의 감소, 유전률 증가 및 등가 실리콘산화막 두께(Tox)의 최소화를 기할 수 있다.As an example, when the oxygen-annealed alumina thin film formed according to the first embodiment of the present invention is subjected to oxygen annealing at 800 ° C. for 30 minutes, the refractive index of the thin film may be increased from 1.640 to 1.692 with respect to light having a wavelength of 633.0 nm. Accordingly, the alumina thin film formed by the atomic layer deposition method may be optimized through subsequent annealing process to reduce the dielectric film thickness, increase the dielectric constant, and minimize the equivalent silicon oxide film thickness (Tox).
알루미나 박막은 유전률이 실리콘 산화막(SiO2)과 실리콘 질화막(SiN)의 복합 유전체막에 비하여 큰 반면에, 실리콘 산화막과 같은 파울러-노드하임(Fowler- Nordheim) 타입의 터널링 누설 전류 메카니즘에 기인한 절연막 항복(dielectric breakdown) 특성이 취약하여지기 쉽다. 따라서, 본 발명의 제1 실시예에 따른 Al2O3/AlN 복합 유전체 박막을 채용한 디램 캐패시터 장치는, 원자층 증착 방식으로 증착하기 쉽고 풀-프랭켈(Pool-Frenkel) 터널링 누설 전류 메카니즘을 보이는 알루미늄 나이트라이드(AlN) 물질을 알루미나(Al2O3)와 교대로 형성시킴으로써, 고전계에서의 절연막 항복 특성을 개선시킬 수 있다.Although the alumina thin film has a higher dielectric constant than the composite dielectric film of silicon oxide (SiO 2 ) and silicon nitride (SiN), it is an insulating film due to a Fowler-Nordheim type tunneling leakage current mechanism such as silicon oxide. Dielectric breakdown characteristics tend to be fragile. Accordingly, the DRAM capacitor device employing the Al 2 O 3 / AlN composite dielectric thin film according to the first embodiment of the present invention is easy to deposit by atomic layer deposition, and provides a pull-Frenkel tunneling leakage current mechanism. By forming a visible aluminum nitride (AlN) material alternately with alumina (Al 2 O 3) , it is possible to improve the insulating film breakdown characteristics in the high field.
제5도는 본 발명의 제2 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. 제5도를 참조하면, 반도체 기판(100) 상에 형성된 실리콘 산화막(101) 및 반도체 기판(100) 상부에 반구 모양의 그레인(hemispherical grain; 이하 "HSG"라 한다)을 갖는 하부 전극용 스택 저장 폴리실리콘 전극(102)이 형성되어 있다.5 is a cross-sectional view illustrating a DRAM capacitor according to a second exemplary embodiment of the present invention. Referring to FIG. 5, a stack storage for a lower electrode having a silicon oxide film 101 formed on a semiconductor substrate 100 and a hemispherical grain (hereinafter referred to as “HSG”) on the semiconductor substrate 100. The polysilicon electrode 102 is formed.
이어서, 상기 스택 저장 폴리실리콘 전극(102) 상부에 알루미나 박막과 알루미늄 나이트라이드 박막을 제4도에 나타낸 가스 펄싱 방식으로 원자층 증착을 컨트롤함으로써 반구 모양의 Al2O3/AlN 복합 유전체 박막을 형성하게 된다.Subsequently, a semi-spherical Al 2 O 3 / AlN composite dielectric thin film is formed by controlling atomic layer deposition on the stack storage polysilicon electrode 102 by gas pulsing method of the alumina thin film and the aluminum nitride thin film shown in FIG. Done.
제6도는 본 발명의 제3 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. 제6도를 참조하면, 반도체 기판(100) 상에 형성된 스택 폴리실리콘 하부 전극(102)은 표면적을 증대시키기 위하여 원통형(cylindrical) 모양을 하고 있으며, 상기 원통형 스택 폴리실리콘 하부 전극(102) 상부에 전술한 원자층 증착 방식으로 Al2O3/AlN의 복합 유전체 박막을 형성할 수 있다. 제5도 및 제6도의 점선원(180) 부위에 대한 확대도로서 제3도를 참조할 수 있다.6 is a cross-sectional view illustrating a DRAM capacitor according to a third exemplary embodiment of the present invention. Referring to FIG. 6, the stacked polysilicon lower electrode 102 formed on the semiconductor substrate 100 has a cylindrical shape to increase the surface area, and is formed on the cylindrical stacked polysilicon lower electrode 102. A composite dielectric thin film of Al 2 O 3 / AlN may be formed by the above-described atomic layer deposition method. 3 may be referred to as an enlarged view of the dotted circle 180 of FIGS. 5 and 6.
제7a도 내지 제7c도는 본 발명의 제4 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도이다. 제7a도를 참조하면, 반도체 기판(100) 상에 실리콘 산화막(101)이 형성되어 있으며, 전하 저장용 캐패시터를 구성하는 하부 전극으로서 저장 폴리실리콘(102)이 형성되어 있다. 그리고, 상기 저장 폴리실리콘(102) 및 절연막(101) 상부에 알루미늄 나이트라이드(200)가 형성되어 있다. 바람직한 실시예로서, 상기 알루미늄 나이트라이드층(200)은 원자층 증착 방식으로 형성할 수 있다.7A to 7C are flowcharts illustrating a method of forming a DRAM capacitor according to a fourth exemplary embodiment of the present invention. Referring to FIG. 7A, a silicon oxide film 101 is formed on the semiconductor substrate 100, and a storage polysilicon 102 is formed as a lower electrode constituting a charge storage capacitor. In addition, aluminum nitride 200 is formed on the storage polysilicon 102 and the insulating layer 101. In a preferred embodiment, the aluminum nitride layer 200 may be formed by atomic layer deposition.
제7b도를 참조하면, 원자층 증착 방식으로 증착된 알루미늄 나이트라이드층(200)을 산소(O2) 분위기 하에서 산화시킴으로써, 상기 알루미늄 나이트라이드 박막(200) 상부에 알루미늄 옥시 나이트라이드(AlON; 201)를 형성한다.Referring to FIG. 7B, by oxidizing the aluminum nitride layer 200 deposited by atomic layer deposition under an oxygen (O 2 ) atmosphere, aluminum oxy nitride (AlON) 201 is formed on the aluminum nitride thin film 200. ).
이와 같이, 원자층 증착 방식으로 형성된 알루미늄 나이트라이드(200) 상부에 알루미늄 옥시 나이트라이드(201)를 형성하여 AlN/AlON 복합 유전체 박막을 형성하여 디램 캐패시터의 전극간 유전 물질로 사용하게 되면, 풀-프랭켈 타입의 절연막 항복 메카니즘을 통해 항복 전압 특성을 개선할 수 있을 뿐 아니라, 알루미늄 나이트라이드층(200)의 산화 공정 단계에서 캐패시터 전극(102)과 알루미늄 나이트라이드(200) 사이에 존재하는 계면 결함(interface defect)을 치유할 수 있는 장점이 있다.As such, when the aluminum oxy nitride 201 is formed on the aluminum nitride 200 formed by the atomic layer deposition method, an AlN / AlON composite dielectric thin film is formed to be used as the inter-electrode dielectric material of the DRAM capacitor. In addition to improving breakdown voltage characteristics through a Frankel-type insulating layer breakdown mechanism, an interface defect existing between the capacitor electrode 102 and the aluminum nitride 200 during the oxidation process of the aluminum nitride layer 200 is provided. It has the advantage of healing interface defects.
제7c도를 참조하면, 산화 공정 단계를 거쳐 형성된 알루미늄 옥시 나이트라이드(201) 상부에 캐패시터 상부 전극으로서 플레이트 폴리실리콘(105)이 형성되어 있다.Referring to FIG. 7C, a plate polysilicon 105 is formed as a capacitor upper electrode on an aluminum oxy nitride 201 formed through an oxidation process step.
제8도는 본 발명의 제5 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. 제8도를 참조하면, 반도체 기판(100) 상에 형성된 실리콘 산화막(101) 및 반도체 기판 상에 형성된 HSG 저장 폴리실리콘 하부 전극(102)이 형성되어 있다. 이어서, 상기 HSG 저장 폴리실리콘 전극(102) 상부에 원자층 증착 방식으로 알루미늄 나이트라이드층(200)이 형성되고, 상기 알루미늄 나이트라이드 박막(200)을 산소 분위기 하에서 산화시킴으로서 반구형태를 갖는 알루미늄 옥시 나이트라이드(201)를 형성한다. 따라서, 본 발명의 제5 실시예에 따른 디램 캐패시터는 HSG 형태의 AlN/AlON 복합 유전체 박막을 구비한 전극간 유전체 물질을 포함하는 것을 특징으로 한다.8 is a cross-sectional view illustrating a DRAM capacitor according to a fifth exemplary embodiment of the present invention. Referring to FIG. 8, a silicon oxide film 101 formed on the semiconductor substrate 100 and an HSG storage polysilicon lower electrode 102 formed on the semiconductor substrate are formed. Subsequently, an aluminum nitride layer 200 is formed on the HSG storage polysilicon electrode 102 by an atomic layer deposition method, and the aluminum nitride thin film 200 is oxidized in an oxygen atmosphere to have a hemispherical aluminum oxynitride. Ride 201 is formed. Therefore, the DRAM capacitor according to the fifth embodiment of the present invention is characterized in that it comprises an inter-electrode dielectric material having an AlN / AlON composite thin film of HSG type.
제9도는 본 발명의 제6 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. 제9도를 참조하면, 반도체 기판(100) 상에 실리콘 절연막(101)이 형성되어 있고, 원통형 스택 저장 폴리실리콘 하부 전극(102)이 형성되어 있다. 이어서, 전하 저장용 캐패시터의 유전물질 단면적을 증대시키기 위해 고안된 원통형 스택 저장 폴리실리콘 전극(102)의 상부에, 본 발명의 제3 실시예에서 상술한 방식으로 AlN/AlON 복합 유전체막을 형성한다.9 is a cross-sectional view illustrating a DRAM capacitor according to a sixth embodiment of the present invention. 9, a silicon insulating film 101 is formed on a semiconductor substrate 100, and a cylindrical stack storage polysilicon lower electrode 102 is formed. Subsequently, an AlN / AlON composite dielectric film is formed on the cylindrical stack storage polysilicon electrode 102 designed to increase the dielectric material cross-sectional area of the charge storage capacitor in the manner described in the third embodiment of the present invention.
본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.
이상과 같이 본 발명에 따른 반도체 장치 및 그 제조 방법은 종래의 고유전체 박막을 사용한 디램 캐패시터가 지니는 공정상의 문제점을 해결한 발명으로서, 본 발명은 원자층 증착 방식을 이용하여 알루미나와 알루미늄 나이트라이드(Al2O3/AlN) 복합 유전체 박막 또는 알루미늄 나이트라이드와 알루미늄 옥시 나이트라이드(AlN/AlON) 복합 유전체 박막을 전극간 유전체 박막으로 형성함으로써, 종래의 반도체 디램 공정에 채용되고 있는 도전성 폴리실리콘을 하부 전극으로 계속 사용하더라도 전극간 유전체 물질과의 치환 등 화학적 반응을 일으키지 않음은 물론, 양호한 스텝 커버리지를 보이는 고유전체 박막을 구비한 디램 캐패시터를 구현하였다.As described above, a semiconductor device and a method of manufacturing the same according to the present invention solve the process problem of a DRAM capacitor using a conventional high dielectric thin film, and the present invention uses alumina and aluminum nitride using an atomic layer deposition method. The Al 2 O 3 / AlN) composite dielectric thin film or aluminum nitride and aluminum oxy nitride (AlN / AlON) composite dielectric thin film is formed as an inter-electrode dielectric thin film so that the conductive polysilicon employed in the conventional semiconductor DRAM process is lowered. Even if it continues to be used as an electrode, a DRAM capacitor having a high dielectric thin film showing good step coverage as well as not causing a chemical reaction such as substitution with a dielectric material between electrodes is realized.
또한, 양호한 산화력과 우수한 절연 특성을 지니고 박막 내 잔류 알칼리 이온을 최소화한 고유전률의 유전체 박막을 구비한 고집적 디램 전하 저장 용 캐패시터 및 그 제조 방법을 제공한다.In addition, the present invention provides a highly integrated DRAM charge storage capacitor having a high dielectric constant dielectric thin film having good oxidation power and excellent insulating properties and minimizing residual alkali ions in the thin film, and a method of manufacturing the same.
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