KR20000009220U

KR20000009220U - Reset Stabilizer for Digital Systems

Info

Publication number: KR20000009220U
Application number: KR2019980021127U
Authority: KR
Inventors: 김인철
Original assignee: 전주범; 대우전자 주식회사
Priority date: 1998-10-31
Filing date: 1998-10-31
Publication date: 2000-05-25

Abstract

본 고안은 디지탈 회로에 있어서 내부의 레지스터값을 초기화시키는 리셋 펄스를 안정화시켜 출력하기 위한 디지탈 시스템의 리셋 안정화 장치에 관한 것이다.The present invention relates to a reset system of a digital system for stabilizing and outputting a reset pulse for initializing an internal register value in a digital circuit.

이를 위한 본 고안은, 시스템 내부의 클럭들중 주기가 가장 큰 클럭인 클럭1을 반전시킨 후 반전된 클럭1의 클럭 개수를 카운트하여 기설정된 클럭 개수가 카운트되면 리셋 펄스를 일정하게 유지시킨 안정된 리셋 펄스를 출력함에 따라 시스템 초기 동작시 오동작을 방지하는 효과를 제공한다.In order to solve this problem, the present invention inverts clock 1, which is the clock having the largest period among the clocks in the system, and counts the number of clocks of the inverted clock 1 so that the reset pulse is kept constant when the predetermined number of clocks is counted. The pulse output provides the effect of preventing malfunctions during initial system operation.

Description

Reset Stabilizer for Digital Systems

본 고안은 디지탈 회로에 관한 것으로서, 특히 디지탈 회로에 있어서 내부의 레지스터값을 초기화시키는 리셋 펄스를 안정화시켜 출력하기 위한 디지탈 시스템의 리셋 안정화 장치에 관한 것이다.The present invention relates to a digital circuit, and more particularly, to a reset stabilization apparatus of a digital system for stabilizing and outputting a reset pulse for initializing an internal register value in a digital circuit.

리셋은 각 가정마다 구비하여 일반적으로 널리 쓰이고 있는 퍼스널 컴퓨터(PC), 디지탈 TV, 디지탈 VCR, 디지탈 오디오등과 같은 디지탈 방식에 의하여 동작하는 디지탈 시스템 회로에 있어서 기억 장치의 임의 장소에 기억되어 있는 값을 지우거나 또는 중앙 처리 장치를 비롯하여 시스템 전체를 초기 상태로 세트 시키는 동작을 말한다.Reset is a value stored in any place of a storage device in a digital system circuit operated by a digital system, such as a personal computer (PC), a digital TV, a digital VCR, a digital audio, etc., which is generally used in each home. It is an operation that erases or resets the entire system, including the central processing unit, to its initial state.

이러한 리셋 동작을 수행하고자 할 경우 사용자는 소정 위치에 장착된 리셋 스위치를 조작하여 리셋 동작을 수행시킨다.In order to perform such a reset operation, a user operates a reset switch mounted at a predetermined position to perform a reset operation.

즉, 리셋 동작을 수행하기 위하여 사용자에 의해 리셋 스위치가 조작되면 도 1에 도시된 바와 같은 리셋 펄스가 출력된다. 사용자의 스위칭 조작에 의해 리셋 펄스가 출력되기 때문에 리셋 펄스가 일정하게 출력되지 않고 사용자의 스위칭을 누른 시점에서 손의 떨림에 의하여 도 1에 도시된 바와 같은 리셋 펄스 파형 즉, 불안정한 파형이 출력되게 된다.That is, when the reset switch is operated by the user to perform the reset operation, a reset pulse as shown in FIG. 1 is output. Since the reset pulse is output by the switching operation of the user, the reset pulse is not constantly output, but the reset pulse waveform, that is, the unstable waveform, as shown in FIG. .

따라서, 시스템 내부의 클럭들중 주기가 가장 큰 클럭 1(CLK1), 주기가 클럭 1보다 가장 작은 클럭인 클럭2(CLK2)와 동기가 맞지 않게 되어 즉, 클럭1과 클럭2의 리셋 시점이 다르게 되므로 인하여 시스템 초기 동작에 있어서 오동작이 발생하게 되는 문제점이 있었다.Accordingly, the clocks of the internal clocks of the system are not synchronized with the clock 1 (CLK1) having the largest period and the clock 2 (CLK2) with the clock having the smallest period than the clock 1, that is, the reset timings of the clock 1 and the clock 2 are different. Therefore, there was a problem that a malfunction occurs in the initial operation of the system.

즉, 사용자의 리셋 스위칭 조작에 따른 리셋 펄스가 출력됨에 따라 시스템 내부의 클럭들중 가장 주기가 큰 클럭1(CLK1)은 도 1에 도시된 바와 같이 제 1 리셋점에서 리셋 동작이 수행되고, 가장 주기가 작은 클럭2(CLK2)는 제 2 리셋점에서 리셋 동작이 수행되어짐에 따라 클럭1(CLK1) 및 클럭1(CLK2)의 리셋 동작 시점이 다르게 되어 시스템의 초기 동작을 수행하는 데 오동작을 발생하였다.That is, as the reset pulse is output according to the user's reset switching operation, the clock 1 CLK1 having the largest period among the clocks in the system is reset at the first reset point as shown in FIG. Clock 2 CLK2, which has a small period, has a different reset time point for clock 1 CLK1 and CLK2 as the reset operation is performed at the second reset point, thereby causing a malfunction in performing the initial operation of the system. It was.

본 고안은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 고안의 목적은 리셋 펄스 출력시 시스템 클럭과 동기되어 안정된 리셋 펄스를 출력하여 리셋 동작을 정확하게 수행하므로써, 시스템의 오동작을 방지하기 위한 디지탈 시스템의 리셋 안정화 장치를 제공하는 데 있다.The present invention has been made to solve the above-mentioned problems, an object of the present invention is to output a stable reset pulse in synchronization with the system clock when the reset pulse output by performing a reset operation accurately, a digital system for preventing the malfunction of the system To provide a reset stabilization device.

전술한 목적을 달성하기 위한 본 고안은, 시스템 내부에서 주기가 가장 큰 클럭1과 주기가 가장 작은 클럭2와 동기되도록 리셋 펄스를 제공하는 디지탈 시스템의 리셋 안정화 장치에 있어서, 사용자의 리셋 스위칭 조작에 따른 리셋 스위칭 신호를 제공하는 리셋 스위치; 상기 클럭1에 대한 반전 클럭을 제공하는 인버터; 상기 리셋 스위치로부터 리셋 스위칭 신호가 제공되면 상기 인버터에서 제공되는 클럭의 개수를 카운트하여 제공하는 카운터; 상기 카운터에서 제공되는 상기 클럭1의 반전된 클럭의 개수가 소정 개수이면 리셋 펄스를 일정하게 유지시키는 비교기를 포함한다.The present invention for achieving the above object, in the reset stabilization apparatus of a digital system for providing a reset pulse to be synchronized with the clock 1 with the largest period and the clock 2 with the smallest period in the system, the reset switching operation of the user A reset switch for providing a reset switching signal accordingly; An inverter providing an inverted clock relative to the clock 1; A counter for counting and providing a number of clocks provided from the inverter when a reset switching signal is provided from the reset switch; And a comparator for keeping a reset pulse constant when the number of inverted clocks of the clock 1 provided by the counter is a predetermined number.

도 1은 일반적인 리셋 스위칭에 따른 파형도 및 클럭 파형도이고,1 is a waveform diagram and a clock waveform diagram according to a general reset switching,

도 2는 본 고안에 따른 안정된 리셋 펄스를 제공하기 위한 리셋 장치의 구성도이고,2 is a configuration diagram of a reset device for providing a stable reset pulse according to the present invention,

도 3은 본 고안에 따른 안정된 리셋 펄스 파형도이다.3 is a stable reset pulse waveform diagram according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 리셋 스위치 20 : 인버터10: reset switch 20: inverter

30 : 카운터 40 : 비교기30: counter 40: comparator

이하, 첨부된 도면을 참조하여 본 고안에 따른 바람직한 실시예의 동작을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.

도 2는 본 고안에 따른 디지탈 시스템의 리셋 안정화 장치의 구성을 나타낸 블록도로서, 사용자에 의해 조작되어지는 리셋 스위치(10), 시스템 내부의 클럭들중 주기가 가장 큰 클럭을 반전시켜 제공하는 인버터(20), 리셋 스위치(10)의 조작이 이루어지면 인버터(20)에서 제공되는 주기가 가장 큰 클럭의 반전된 클럭의 개수를 카운트하여 제공하는 카운터(30), 카운터(30)에서 제공되는 클럭의 개수가 기설정된 개수에 해당하면 리셋 펄스를 일정하게 유지시켜 제공하는 비교기(40)로 구성된다.2 is a block diagram showing the configuration of a reset stabilization apparatus of a digital system according to the present invention, the reset switch 10 operated by a user, an inverter inverting and providing a clock having the largest period among clocks in the system (20) When the operation of the reset switch 10 is made, the counter 30, the clock provided by the counter 30, which provides a count of the number of inverted clocks of the clock having the largest period provided by the inverter 20 If the number corresponds to a preset number, the comparator 40 maintains and provides a reset pulse.

이와 같이 구성되는 본 고안에 따른 디지탈 시스템의 리셋 안정화 장치의 구체적인 동작 설명을 도 3에 도시된 리셋 펄스 파형도 및 클럭 파형도를 참조하여 상세하게 설명한다.A detailed operation description of the reset stabilization apparatus of the digital system according to the present invention configured as described above will be described in detail with reference to the reset pulse waveform diagram and the clock waveform diagram shown in FIG. 3.

리셋 스위치(10)는 사용자의 리셋 스위칭 동작에 따른 리셋 스위칭 신호를 카운터(30)로 제공하도록 구성된다.The reset switch 10 is configured to provide a reset switching signal according to a user's reset switching operation to the counter 30.

카운터(30)는 인버터(20)에서 제공되는 클럭의 개수를 카운트하여 카운트한 값을 비교기(40)로 제공한다.The counter 30 counts the number of clocks provided by the inverter 20 and provides the counted value to the comparator 40.

이 때, 인버터(20)는 시스템 내부의 클럭들중 주기가 가장 큰 클럭 즉, 클럭1을 반전시켜 카운터(30)로 제공하도록 구성된다.In this case, the inverter 20 is configured to invert the clock having the largest period among clocks in the system, that is, clock 1, to provide the counter 30.

따라서, 카운터(30)는 인버터(20)에 의해 주기가 가장 큰 클럭인 클럭1이 반전되어 제공되면 반전된 클럭1의 클럭 개수 즉, 라이징(rising) 개수를 카운트하여 비교기(40)로 제공한다.Therefore, when the clock 30, which is the clock having the largest period, is provided by the inverter 20 inverted, the counter 30 counts the number of clocks of the inverted clock 1, that is, the rising number, and provides the counter 30 to the comparator 40. .

비교기(40)는 카운터(30)에서 제공되는 클럭 개수 즉, 반전된 클럭의 라이징 개수를 카운트하여 카운트한 결과에 따른 리셋 펄스를 리셋 회로로 출력하도록 구성된다.The comparator 40 is configured to output a reset pulse according to a counting result of counting the number of clocks provided from the counter 30, that is, the rising number of inverted clocks, to the reset circuit.

즉, 비교기(40)에는 안정된 리셋 펄스 출력에 따른 클럭의 카운트값이 기설정되어 있어 카운터(30)로부터 클럭1의 반전된 클럭의 클럭값이 카운트되어 제공되기 시작하면 하이 상태에서 로우 상태로 변환시켜 제공하다가 기설정된 클럭값이 카운터(30)에 의해 카운트되어 제공되면 다시 하이 상태로 변환시키고 하이 상태가 유지되는 리셋 펄스를 제공하게 된다.That is, the comparator 40 has a predetermined count value of the clock according to the stable reset pulse output. When the counter value of the inverted clock of the clock 1 is counted and provided from the counter 30, the comparator 40 switches from the high state to the low state. If the predetermined clock value is counted and provided by the counter 30, the predetermined clock value is converted to the high state again and a reset pulse is maintained.

예를 들어, 비교기(40)에 기설정된 클럭1의 반전된 클럭의 클럭 개수가 5라고 설정되었을 경우, 비교기(40)는 카운터(30)에서 클럭 개수가 카운트되기 시작하면 하이 상태에서 로우 상태로 변환시켜 제공하다가 기설정된 클럭 개수인 5에 대한 카운트값이 제공되면 다시 하이 상태로 변환시켜 일정하게 유지되는 리셋 펄스 즉, 도 3에 도시된 리셋 펄스를 리셋 회로로 제공하게 되는 것이다.For example, when the clock number of the inverted clock of the clock 1 preset in the comparator 40 is set to 5, the comparator 40 goes from the high state to the low state when the clock number starts counting in the counter 30. If a count value for 5, which is a predetermined number of clocks, is provided, the reset pulse is converted back to a high state to provide a reset pulse, that is, the reset pulse shown in FIG.

따라서, 클럭1과 클럭2는 도 3에 도시된 바와 같은 리셋 펄스에 따른 리셋점에서 동시에 리셋된 후 리셋 펄스가 일정하게 유지되어 출력되어 다시 리셋되지 않기 때문에 종래에서와 같이 시스템 초기 동작시 오동작이 발생하지 않게 되는 것이다.Therefore, since the clock 1 and the clock 2 are simultaneously reset at the reset point according to the reset pulse as shown in FIG. 3, the reset pulse is kept constant and outputted so that the malfunction is not performed again. It will not happen.

이상에서 설명한 바와 같이, 본 고안에 따른 안정된 리셋 펄스 출력 장치는 시스템 내부의 클럭들중 주기가 가장 큰 클럭인 클럭1을 반전시킨 후 반전된 클럭1의 클럭 개수를 카운트하여 기설정된 클럭 개수가 카운트되면 리셋 펄스를 일정하게 유지시킨 안정된 리셋 펄스를 출력함에 따라 시스템 초기 동작시 오동작을 방지하는 효과를 제공한다.As described above, the stable reset pulse output device according to the present invention inverts clock 1, which is the clock having the largest period among clocks in the system, and then counts the number of clocks of the inverted clock 1 to count the predetermined number of clocks. In this case, a stable reset pulse that maintains a constant reset pulse is output, thereby providing an effect of preventing malfunction during initial system operation.

Claims

In the reset stabilization device of a digital system that provides a reset pulse in synchronization with the clock 1 with the largest period and the clock 2 with the smallest period in the system,

A reset switch providing a reset switching signal according to a user's reset switching operation;

An inverter providing an inverted clock relative to the clock 1;

A counter for counting and providing a number of clocks provided from the inverter when a reset switching signal is provided from the reset switch;

And a comparator for keeping a reset pulse constant if the number of inverted clocks of the clock 1 provided by the counter is a predetermined number.