KR19990065744A - Bipolar transistor having a diode between a collector and an emitter and a manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 230000002265 prevention Effects 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 21
- 230000000903 blocking effect Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000760358 Enodes Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
콜렉터와 에미터 사이에 다이오드를 내장한 바이폴라 트랜지스터에서 발생되는 누설전류를 감소시킬 수 있는 바이폴라 트랜지스터와 그 제조방법에 관해 기재하고 있다. 본 발명에 따른 바이폴라 트랜지스터는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역, 상기 베이스영역과 소정 거리 이격되어 형성된 제2 도전형의 에노드영역, 및 상기 베이스영역 및 에노드영역 사이와 상기 베이스영역과 에노드영역 내부 일부에까지 확장되어 형성되고, 상기 베이스영역과 에노드영역과는 반대되는 도전형의 불순물이 고농도로 주입되어 형성된 누설전류방지영역을 구비한다.A bipolar transistor capable of reducing a leakage current generated in a bipolar transistor having a diode between a collector and an emitter, and a manufacturing method thereof. A bipolar transistor according to the present invention includes a collector region of a first conductivity type formed on a semiconductor substrate, a base region of a second conductivity type formed in the collector region, a first conductivity type emitter region formed in the base region, And a node region formed in the base region and extending to a part of the node region between the node region and the base region, And a leakage current prevention region formed by implanting impurities of the opposite conductivity type at a high concentration.
Description
본 발명은 바이폴라(bipolar) 트랜지스터 및 그 제조방법에 관한 것으로, 특히 콜렉터(collector)와 에미터(emitter) 사이에 다이오드를 내장한 트랜지스터에서 발생되는 누설전류를 감소시킬 수 있는 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor and a method of manufacturing the same, and more particularly, to a bipolar transistor capable of reducing a leakage current generated in a transistor including a diode between a collector and an emitter, .
바이폴라 트랜지스터는 일반적으로, 베이스 전류를 제어하여 작은 교류 신호를 증폭하는 증폭소자로 사용되거나, 소자를 온(on) 상태에서 오프(off) 상태로 또는 그 반대로 전환시켜 회로를 단락 또는 개방회로로 만들어주는 스위칭 소자로 사용된다.A bipolar transistor is typically used as an amplifying device that controls the base current to amplify a small ac signal, or it converts the device from on to off or vice versa to make the circuit short or open Is used as a switching element.
바이폴라 트랜지스터가 스위칭 소자로 사용되는 경우를 살펴보면, 트랜지스터의 베이스 전류가 0(제로) 또는 (-)가 되면 트랜지스터는 차단(cutoff) 상태, 즉오프 상태가 되어 회로를 개방 상태로 만들게 된다. 반대로, 베이스 전류가 (+)가 되면, 트랜지스터는 포화(saturation) 상태, 즉 온 상태가 되어 회로를 단락 상태로 만들게 된다. 즉, 베이스 전류가 (+)에서 (-) 사이를 변동하면 트랜지스터는 포화 상태에서 차단 상태로 또는 이와 반대방향으로 구동되고 그 온/오프 상태가 변화된다.When a bipolar transistor is used as a switching device, when the base current of the transistor becomes 0 (zero) or negative (-), the transistor becomes a cutoff state, that is, an OFF state, thereby turning the circuit into an open state. Conversely, when the base current becomes positive, the transistor becomes a saturation state, i.e., an ON state, thereby shorting the circuit. That is, when the base current fluctuates between (+) and (-), the transistor is driven from the saturated state to the blocking state or vice versa, and its on / off state is changed.
이러한 바이폴라 트랜지스터에 있어서의 스위칭 특성은 여러 가지 요인에 의해 영향을 받게 되는데, 이 중에서 트랜지스터가 과포화(oversaturation) 상태로 진입하여 축적된 캐리어는 스위칭 특성, 특히 포화상태에서 차단상태로 전환하는 턴-오프 특성을 저하시키는 요인이 된다. 이 축적된 캐리어를 감소시킴으로써 스위칭 특성을 향상시키는 한 방법으로, 최근 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 다이오드를 형성하는 방법이 제안된 바 있다.The switching characteristic of such a bipolar transistor is influenced by various factors. Of these, the transistor enters the oversaturation state and the accumulated carriers have a switching characteristic, in particular a turn-off state Which causes deterioration of characteristics. As a method of improving switching characteristics by reducing the accumulated carriers, a method of forming a diode between a collector and an emitter of a bipolar transistor has recently been proposed.
도 1은 NPN 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 다이오드를 형성한 종래의 구조를 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional structure in which a diode is formed between a collector and an emitter of an NPN bipolar transistor.
도면 참조부호 10 및 12는 고농도 및 저농도의 콜렉터영역을, 14는 베이스영역을, 16은 에미터영역을, 18은 에노드영역을, 20은 필드 리미팅 링(field limiting rig)을, 22는 채널스톱 영역을, 24는 절연막을, E는 에미터전극을, B는 베이스전극을, C는 콜렉터전극을 각각 나타낸다.Reference numerals 10 and 12 denote collector regions of a high concentration and a low concentration, 14 a base region, 16 an emitter region, 18 a node region, 20 a field limiting ring, 22 a channel 24 denotes an insulating film, E denotes an emitter electrode, B denotes a base electrode, and C denotes a collector electrode.
도 1을 참조하면, N형의 고농도(N+) 콜렉터영역(10) 및 저농도(N-) 콜렉터영역(12)을 바닥층으로하여 P형의 베이스영역(14)이 형성되어 있고, 상기 베이스영역(14) 내에 N형의 고농도(N+) 에미터영역(16)이 형성되어 있으며, 베이스영역(14)과 일정 거리 이격된 영역에는 콜렉터와 에미터 사이에 다이오드형성을 위한 에노드영역(18)이 형성되어 있다. 또한, 베이스영역(14)과 에노드영역(18)과 일정거리 이격된 영역에는 필드 리미팅 링(20)과, 소자분리를 위한 N+채널스톱 영역(22)이 형성되어 있다. 상기 에미터영역(16)과 에노드영역(18)은 에미터 전극(E)에 전기적으로 접속되어 있으며, 베이스영역(14)은 베이스전극(B)에, 고농도(N+) 콜렉터영역(10)은 콜렉터전극(C)에 각각 전기적으로 접속되어 있다.1, a P-type base region 14 is formed with N-type high concentration (N + ) collector region 10 and low concentration (N - ) collector region 12 as bottom layers, (N + ) emitter region 16 is formed in the base region 14 and a node region 18 for forming a diode is formed between the collector and the emitter in a region spaced apart from the base region 14 by a predetermined distance Is formed. A field limiting ring 20 and an N + channel stop region 22 for device isolation are formed in a region spaced apart from the base region 14 by a certain distance from the node region 18. [ The emitter region 16 and the nodal region 18 are electrically connected to the emitter electrode E and the base region 14 is connected to the base electrode B by a high concentration N + Are electrically connected to the collector electrode C, respectively.
상기한 종래의 NPN 바이폴라 트랜지스터에 의하면, 에미터영역(16)과 전기적으로 연결되는 에노드영역(18)이 형성되어 있다. 이에 따라, 베이스영역(14), 저농도 콜렉터영역(12) 및 에노드영역(18)이 각각 에미터-베이스-콜렉터에 대응되는 측면(lateral) P-N-P 트랜지스터가 기생적으로 형성된다. 기생적으로 형성된 이 PNP 트랜지스터는, NPN 트랜지스터가 과포화영역으로 진입하여 베이스영역(14) 내에 전하가 축적되면 이를 빼주는 역할을 한다. 즉, NPN 트랜지스터가 포화 상태가 되어 에미터접합과 콜렉터접합이 순방향(forward) 바이어스 됨에 따라서, 기생 PNP 트랜지스터가 동작하게 되고, 베이스영역(14) 내에 축적되는 전하는 기생 PNP 트랜지스터의 에미터(NPN 트랜지스터의 베이스영역(14)에 해당됨)로부터 콜렉터(에노드영역(18))로 빠져나가게 된다. 따라서, 스위칭 특성, 특히 포화상태에서 차단상태로 전환하는 턴-오프 특성이 향상된다.According to the conventional NPN bipolar transistor described above, an emitter region 16 and an emitter region 18 are formed. Thus, a lateral P-N-P transistor is parasitically formed in which the base region 14, the low concentration collector region 12 and the node region 18 correspond to the emitter-base-collector, respectively. This PNP transistor, which is formed parasitically, serves to subtract the charge stored in the base region 14 when the NPN transistor enters the supersaturated region. That is, as the NPN transistor becomes saturated and the emitter junction and the collector junction are forward biased, the parasitic PNP transistor is activated and the charge stored in the base region 14 is transferred to the emitter of the parasitic PNP transistor To the collector region (corresponding to the base region 14 of the transistor). Therefore, the switching characteristics, particularly the turn-off characteristic of switching from the saturated state to the blocking state, is improved.
그러나, 에노드영역(18)에 의해 형성된 상기 기생 PNP 트랜지스터는 누설전류를 증가시키는 요인으로 작용하는 문제점이 있다. 예를 들어, NPN 트랜지스터가 차단 상태로 동작하게 되면 에미터 접합과 콜렉터 접합이 모두 역방향으로 바이어스되는데, 이에 따라 기생 PNP 트랜지스터의 콜렉터와 에미터, 즉 에노드영역(18)과 베이스영역(14)에도 역전압이 인가된다. 이 역전압에 의해 기생 PNP 트랜지스터의 콜렉터에서 에미터쪽으로는 누설 전류가 흐르게 된다. 기생 PNP 트랜지스터에 의해 발생된 이 누설 전류는 NPN 트랜지스터의 에미터영역(16)으로부터 베이스영역역(14)으로 흐르는 누설 전류와 합쳐져, 전체 누설전류를 증가시키게 된다.However, there is a problem that the parasitic PNP transistor formed by the node region 18 acts as a factor for increasing the leakage current. For example, when the NPN transistor is operated in a cutoff state, both the emitter and collector junctions are biased in the opposite direction, thereby causing the collector and emitter of the parasitic PNP transistor, i.e., the node region 18 and the base region 14, The reverse voltage is applied. This reverse voltage causes leakage current to flow from the collector of the parasitic PNP transistor to the emitter side. This leakage current generated by the parasitic PNP transistor combines with the leakage current flowing from the emitter region 16 of the NPN transistor to the base region 14 to increase the total leakage current.
본 발명이 이루고자 하는 기술적 과제는, 콜렉터와 에미터 사이에 다이오드를 내장한 트랜지스터에서 발생되는 누설전류를 감소시킬 수 있는 바이폴라 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a bipolar transistor capable of reducing a leakage current generated in a transistor including a diode between a collector and an emitter.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 바이폴라 트랜지스터 제조에 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the bipolar transistor.
도 1은 NPN 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 다이오드를 형성한 종래의 구조를 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional structure in which a diode is formed between a collector and an emitter of an NPN bipolar transistor.
도 2는 본 발명의 일 실시예에 의한 바이폴라 트랜지스터를 도시한 단면도이다.2 is a cross-sectional view illustrating a bipolar transistor according to an embodiment of the present invention.
상기 과제를 이루기 위한 본 발명에 따른 바이폴라 트랜지스터는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역, 상기 베이스영역과 소정 거리 이격되어 형성된 제2 도전형의 에노드영역 및 상기 베이스영역 및 에노드영역 사이의 콜렉터영역 표면에 형성되고, 상기 베이스영역과 에노드영역과는 반대되는 도전형의 불순물이 주입되어 형성된 누설전류방지영역을 구비한다.According to an aspect of the present invention, there is provided a bipolar transistor including: a collector region of a first conductivity type formed in a semiconductor substrate; a base region of a second conductivity type formed in the collector region; A base region and a collector region formed between the base region and the collector region, the collector region being formed at a predetermined distance from the base region, And a leakage current prevention region formed by implanting impurities of the leakage current prevention region.
상기 누설전류방지영역은 상기 베이스영역과 에노드영역 내부 일부에까지 확장되어 형성되고, 상기 에미터와 동일한 농도로 형성되며, 상기 에미터와 동일한 접합깊이로 형성된 것이 바람직하다.It is preferable that the leakage current prevention region is formed so as to extend to the base region and a part of the node region and is formed at the same concentration as the emitter and has the same junction depth as the emitter.
상기 다른 과제를 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터 제조방법에 따르면, 반도체기판에 제1 도전형의 콜렉터영역을 형성하고, 상기 콜렉터영역 내에 제2 도전형의 불순물을 주입하여, 베이스영역 및 상기 베이스영역으로부터 일정거리 이격된 에노드영역을 형성한 다음, 상기 베이스영역과 상기 콜렉터 영역 내에 제1 도전형의 불순물을 주입하여, 상기 베이스영역 내에는 에미터영역을 형성하고, 상기 베이스영역과 에노드영역 사이의 콜렉터영역 표면에는 누설전류방지영역을 형성한다.According to another aspect of the present invention, there is provided a method of manufacturing a bipolar transistor including: forming a collector region of a first conductivity type on a semiconductor substrate; implanting impurities of a second conductivity type into the collector region; Forming an emitter region spaced apart from the base region by a predetermined distance and then implanting an impurity of the first conductivity type into the base region and the collector region to form an emitter region in the base region, A leakage current prevention region is formed on the surface of the collector region between the node regions.
상기 에미터영역과 누설전류방지영역은 하나의 이온주입 마스크를 사용하여 동일한 농도와 동일한 접합 깊이로 형성하는 것이 바람직하다.It is preferable that the emitter region and the leakage current prevention region are formed with the same concentration and the same junction depth by using one ion implantation mask.
이와 같이, 베이스영역과 에노드영역 사이에 누설전류방지영역이 고농도로 형성되어, 기생 PNP 트랜지스터의 베이스영역 폭이 넓어지고 베이스 농도가 증가되므로, 기생 PNP 트랜지스터의 전류이득이 감소된다. 따라서, 기생 PNP 트랜지스터의 콜렉터와 에미터에 역전압이 인가더라도, 콜렉터로부터 에미터로 흐르는 전류가 감소되어, 누설전류가 증가되는 것이 방지된다.As described above, since the leakage current prevention region is formed at a high concentration between the base region and the node region, the base region width of the parasitic PNP transistor is widened and the base concentration is increased, so that the current gain of the parasitic PNP transistor is reduced. Therefore, even if a reverse voltage is applied to the collector and the emitter of the parasitic PNP transistor, the current flowing from the collector to the emitter is reduced, and the leakage current is prevented from increasing.
이하, 첨부 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 의한 바이폴라 트랜지스터를 도시한 단면도로서, NPN 바이폴라 트랜지스터를 예로 들어 설명한다.FIG. 2 is a cross-sectional view of a bipolar transistor according to an embodiment of the present invention, illustrating an NPN bipolar transistor as an example.
도 2에 도시된 바와 같이 본 발명의 바이폴라 트랜지스터에는, 고농도 제1 도전형, 예컨대 N형(N+)의 콜렉터영역(50) 및 저농도(N-) 콜렉터영역(52)을 바닥층으로하여 제2 도전형, 예컨대 P형의 베이스영역(54)이 형성되어 있으며, 상기 베이스영역(54) 내에는 고농도 제1 도전형(N+)의 에미터영역(56)이 형성되어 있다. 상기 베이스영역(54)과 일정 거리 이격된 영역에는, 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 다이오드를 형성하기 위한 에노드영역(58)이 형성되어 있으며, 상기 베이스영역(54)과 에노드영역(58)으로부터 일정거리 이격된 영역에는 필드 리미팅 링(60)과, 소자분리를 위한 N+채널스톱 영역(62)이 형성되어 있다. 상기 필드 리미팅 링(60)은 공지된 바와 같이, 브레이크다운 특성을 향상시키기 위해 형성되며, 환형(環形)으로 형성된 것이 바람직하다.As shown in FIG. 2, the bipolar transistor of the present invention includes a collector region 50 of a high concentration first conductivity type, such as an N type (N + ) and a collector region 52 of a low concentration (N - A base region 54 of a conductive type such as a P type is formed and an emitter region 56 of a high concentration first conductivity type (N + ) is formed in the base region 54. A node region 58 for forming a diode between the collector and the emitter of the bipolar transistor is formed in a region spaced apart from the base region 54 by a predetermined distance. 58, a field limiting ring 60 and an N + channel stop region 62 for device isolation are formed. The field limiting ring 60 is formed to improve breakdown characteristics, as is well known, and is preferably formed in an annular shape.
본 발명의 바이폴라 트랜지스터에는 또한, 베이스영역(54)과 에노드영역(58) 사이에 상기 베이스영역(54) 및 에노드영역(58)을 형성하고 있는 도전형과 반대되는 도전형, 예컨대 N형의 불순물로 된 누설전류방지영역(63)이 형성되어 있다. 상기 누설전류방지영역(63)은, 상기 에미터와 동일한 고농도로 형성되고, 동일 접합깊이로 형성된 것이 바람직하다. 상기 누설전류방지영역(63)은 또한 도시된 바와 같이, 상기 베이스영역(54)과 에미터영역(58) 내부까지 확장되어 형성된 것이 바람직하다.The bipolar transistor of the present invention may further include a conductive type opposite to the conductive type in which the base region 54 and the node region 58 are formed between the base region 54 and the node region 58, A leakage current prevention region 63 made of an impurity of the first conductivity type is formed. It is preferable that the leakage current prevention region 63 is formed at the same high concentration as the emitter and has the same junction depth. The leakage current prevention region 63 may also be extended to the inside of the base region 54 and the emitter region 58 as shown in FIG.
상기 반도체 기판 상에는 절연물, 예컨대 실리콘 산화물로 형성되고, 상기 베이스영역(54), 에미터영역(56) 및 에노드영역(58)을 부분적으로 노출시키는 콘택홀들이 형성된 절연층(64)이 형성되어 있으며, 상기 콘택홀들을 통해 에미터영역(56)과 에노드영역(58)은 에미터전극(E)에, 상기 베이스영역(54)은 베이스전극(B)에 각각 접속된다. 또한, 상기 고농도 콜렉터영역(50)은 반도체 기판 바닥면에 형성된 콜렉터전극(C)에 전기적으로 접속된다.An insulating layer 64 is formed on the semiconductor substrate and is formed of an insulating material such as silicon oxide and has contact holes for partially exposing the base region 54, the emitter region 56 and the node region 58 The emitter region 56 and the node region 58 are connected to the emitter electrode E through the contact holes and the base region 54 is connected to the base electrode B, respectively. In addition, the high-concentration collector region 50 is electrically connected to the collector electrode C formed on the bottom surface of the semiconductor substrate.
이와 같이, 저농도 콜렉터영역(52) 내에 수직으로 형성된 NPN 트랜지스터의 에미터영역(56)과 에미터 전극(E)을 통해 전기적으로 연결되는 에노드영역(58)이 형성되어 있다. 따라서, 베이스영역(54), 콜렉터영역(52) 및 에노드영역(58)이 각각 에미터-베이스-콜렉터에 대응되는 측면 PNP 트랜지스터가 기생적으로 형성된다. 또한, 상기 베이스영역(54)과 에노드영역(58) 내부 일부와, 이들 사이의 저농도 콜렉터영역(52) 표면에 고농도의 누설전류방지영역(63)이 형성되어 있다. 따라서, 기생 PNP 트랜지스터의 베이스영역 폭이 넓어지게 된다.In this manner, an emitter region 56 of the NPN transistor formed vertically in the low concentration collector region 52 is formed with an eNode region 58 electrically connected to the emitter region 56 through the emitter electrode E. Thus, the side PNP transistors whose base region 54, collector region 52 and node region 58 correspond respectively to the emitter-base-collector are parasitically formed. A high concentration leakage current prevention region 63 is formed in the base region 54, a part of the inside of the node region 58, and the surface of the low concentration collector region 52 therebetween. Therefore, the base region width of the parasitic PNP transistor is widened.
기생적으로 형성된 상기 PNP 트랜지스터는 종래에서와 마찬가지로, NPN 트랜지스터가 과포화영역으로 진입하여 베이스영역(54) 내에 전하가 축적되면 이를 빼주는 역할을 한다. 즉, 수직으로 형성된 NPN 트랜지스터가 포화 상태로 진입하여 에미터접합과 콜렉터접합이 순방향으로 바이어스되면, 측면으로 형성된 기생 PNP 트랜지스터가 동작하게 된다. 따라서, 과포화로 인한 전하는 NPN 트랜지스터의 베이스영역(54) 내에 축적되지 않고, 기생 PNP 트랜지스터의 에미터(NPN 트랜지스터의 베이스영역(54)에 해당됨)로부터 콜렉터(에노드영역(58))로 빠져나가게 된다. 이와 같이, 포화상태에서 과포화로 인해 축적되는 전하가 없으므로, 차단상태로 전환시 베이스영역으로부터 축적된 전하를 빼내는데 소요되는 시간인 축적지연시간이 줄어들게 된다. 따라서, 스위칭 특성, 특히 포화상태에서 차단상태로 전환하는 턴-오프 특성이 향상된다.The PNP transistor, which is formed parasitically, functions to remove an NPN transistor when the NPN transistor enters the supersaturated region and charges are accumulated in the base region 54, as in the prior art. That is, when the vertically formed NPN transistor enters the saturation state and the emitter junction and the collector junction are biased in the forward direction, the side-formed parasitic PNP transistor operates. Thus, the charge due to supersaturation does not accumulate in the base region 54 of the NPN transistor and escape from the emitter of the parasitic PNP transistor (corresponding to the base region 54 of the NPN transistor) to the collector (to the node region 58) do. In this way, since there is no charge accumulated due to supersaturation in the saturated state, the accumulation delay time, which is the time required to extract the accumulated charge from the base region when switching to the blocking state, is reduced. Therefore, the switching characteristics, particularly the turn-off characteristic of switching from the saturated state to the blocking state, is improved.
또한, 종래에서와는 달리, 누설전류방지영역(63)에 의해 상기 기생 PNP 트랜지스터의 전류이득이 감소된다. 이는, 상기 누설전류방지영역(63)에 의해 기생 PNP 트랜지스터의 베이스영역 폭이 넓어지고, 베이스영역의 농도가 증가되기 때문이다. 넓어진 베이스영역의 폭과, 증가된 베이스영역의 농도는 잘 알려진 바와 같이, 베이스영역에서 재결합(recombination)으로 소실되는 캐리어의 양을 증가시키므로, 기생 PNP 트랜지스터의 베이스영역을 통과하여 전송되는 캐리어의 양을 감소시킨다. 결과적으로, 기생 PNP 트랜지스터의 콜렉터(에노드영역(58))로부터 에미터(NPN 트랜지스터의 베이스영역(54))로 전송되는 캐리어의 양이 감소되므로, 전류이득이 감소된다.In addition, unlike the conventional case, the current gain of the parasitic PNP transistor is reduced by the leakage current prevention region 63. [ This is because the base region width of the parasitic PNP transistor is widened by the leakage current prevention region 63 and the concentration of the base region is increased. Since the width of the widened base region and the concentration of the increased base region increase the amount of carrier lost by recombination in the base region as is well known, the amount of carriers transferred through the base region of the parasitic PNP transistor . As a result, the amount of carriers transferred from the collector (node region 58) of the parasitic PNP transistor to the emitter (base region 54 of the NPN transistor) is reduced, thereby reducing the current gain.
따라서, 스위칭 소자로서 동작하는 바이폴라 트랜지스터가 차단영역에 진입하여 NPN 트랜지스터의 에미터영역과 베이스영역에 역방향 전압이 인가되는 경우, 기생 PNP 트랜지스터의 콜렉터와 에미터, 즉 에노드영역(58)과 베이스영역(54)에 역전압이 인가더라도, 종래에서와 같이 누설전류가 증가되는 것이 방지된다. 즉, 기생 PNP 트랜지스터의 전류이득이 감소된 상태이므로 콜렉터로부터 에미터로 흐르는 전류가 감소되어 전체 누설전류가 감소된다.Therefore, when a bipolar transistor operating as a switching element enters a blocking region and a reverse voltage is applied to the emitter region and the base region of the NPN transistor, the collector and emitter of the parasitic PNP transistor, Even if a reverse voltage is applied to the region 54, the leakage current is prevented from increasing as in the conventional case. That is, since the current gain of the parasitic PNP transistor is reduced, the current flowing from the collector to the emitter is reduced, and the total leakage current is reduced.
도 2를 참조하여 상기 바이폴라 트랜지스터의 제조방법을 살펴보기로 한다.A method of manufacturing the bipolar transistor will be described with reference to FIG.
먼저, 제1 도전형, 예컨대 N형의 불순물이 고농도 및 저농도로 각각 도우프된 콜렉터영역(50 및 52)이 형성된 반도체 기판 상에 절연막, 예컨대 산화막을 형성한 후 통상의 사진식각 공정을 적용하여 상기 산화막을 패터닝함으로써, 베이스영역과 에노드영역 및 필드 리미팅 링을 형성하기 위한 제1 마스크층(도시되지 않음)을 형성한다.First, an insulating film such as an oxide film is formed on a semiconductor substrate on which collector regions 50 and 52 doped with a first conductivity type, for example, an N type impurity are doped at a high concentration and a low concentration, respectively, By patterning the oxide film, a first mask layer (not shown) is formed for forming a node region and a field limiting ring in the base region.
상기 고농도 및 저농도의 콜렉터영역(50 및 52)은 잘 알려진 바와 같이, 확산 또는 에피택셜(epitaxial) 방법을 사용하여 형성할 수 있다. 예컨대 확산방법을 이용할 경우, 예컨대 인(Phosphorus)과 같은 N형의 불순물이 저농도로 도우프된 반도체 기판의 이면에 N형의 불순물을 고농도로 이온 주입한 후, 열처리를 실시하여 불순물이온이 확산되도록 함으로써 형성할 수 있다. 에피택셜 방법을 이용할 경우에는, N형의 불순물이 고농도로 도우프된 반도체 기판상에 저농도의 에피택셜층을 성장시킴으로써 형성할 수 있다.The high and low collector regions 50 and 52 may be formed using diffusion or epitaxial methods, as is well known. For example, when a diffusion method is used, an N-type impurity is ion-implanted at a high concentration on the back surface of a semiconductor substrate doped with an N-type impurity such as phosphorus at a low concentration, and then heat treatment is performed to diffuse the impurity ions . When the epitaxial method is used, it can be formed by growing a low-concentration epitaxial layer on a semiconductor substrate doped with an N-type impurity at a high concentration.
다음에, 상기 마스크층을 사용하여 상기 저농도(N_) 콜렉터영역(52) 내에, 예컨대 보론(Boron)과 같은 P형의 불순물을 이온 주입한 후 열처리함으로써 베이스영역(54), 상기 베이스영역(54)과 일정거리 이격된 다이오드의 에노드영역(58) 및 브레이크다운 전압을 향상시키기 위한 필드 리미팅 링(60)을 형성한다.Next, a P-type impurity such as boron is ion-implanted into the low concentration ( N_ ) collector region 52 using the mask layer, and then heat treatment is performed to form the base region 54, 54 and a field limiting ring 60 for improving the breakdown voltage and the node region 58 of the diode spaced apart by a certain distance.
계속해서, 에미터영역, 누설전류방지영역 및 채널스톱 영역 형성을 위한 제2 마스크층(도시되지 않음)을 형성하고, 이를 이용하여 상기 저농도(N_) 콜렉터영역(52) 내에, 예컨대 인(P)과 같은 N형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 에미터영역(56), 누설전류방지영역(63) 및 채널스톱 영역(62)을 형성한다. 상기 누설전류방지영역(63)은 베이스영역(54)과 에노드영역(58) 사이의 저농도 콜렉터영역(52) 표면에 형성하며, 바람직하게는 상기 베이스영역(54)과 에노드영역(58) 일부까지 확장되도록 형성한다. 상기 누설전류방지영역(63)은 또한, 동일한 농도와 동일한 접합 깊이로 형성되는 것이 바람직하다.Subsequently, a second mask layer (not shown) for forming an emitter region, a leakage current preventing region, and a channel stop region is formed and used in the low concentration ( N_ ) collector region 52, P) are ion-implanted at a high concentration and then heat-treated to form an emitter region 56, a leakage current prevention region 63, and a channel stop region 62. The leak current prevention region 63 is formed on the surface of the low concentration collector region 52 between the base region 54 and the node region 58 and is preferably formed on the base region 54 and the node region 58. [ So as to expand to some extent. The leakage current prevention region 63 is also preferably formed to have the same concentration and the same junction depth.
상기 제2 마스크층은 상기 제1 마스크층을 제거하지 않은 상태에서 열산화공정을 진행하여 형성하는 것이 바람직하다.The second mask layer is preferably formed by performing a thermal oxidation process without removing the first mask layer.
다음에, 베이스영역(54), 에미터영역(56), 에노드영역(63) 및 채널스토퍼(62)를 부분적으로 개구시키는 절연막(64)을 형성하고, 그 결과물 전면에 도전물, 예컨대 알루미늄을 증착한 다음 패터닝하여, 베이스영역(54)과 접속되는 베이스전극(B), 에미터영역(56) 및 에노드영역(58)과 접속되는 에미터전극(E)을 형성한다.Next, an insulating film 64 is formed to partially open the base region 54, the emitter region 56, the node region 63, and the channel stopper 62, and a conductive material such as aluminum A base electrode B connected to the base region 54, an emitter region 56 and an emitter electrode E connected to the node region 58 are formed.
상기 절연막(64)은 언급된 제2 마스크층 형성시와 마찬가지로, 이전단계에서 형성된 마스크층 즉, 제2 마스크층을 제거하지 않은 상태에서 열산화공정을 진행하여 형성하는 것이 바람직하다.The insulating layer 64 is preferably formed by performing a thermal oxidation process without removing the mask layer, that is, the second mask layer, formed in the previous step, as in the case of forming the second mask layer.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.
상술한 본 발명에 의한 바이폴라 트랜지스터 및 그 제조방법에 따르면, 베이스영역과 에노드영역 사이에 누설전류방지영역이 고농도로 형성되어, 기생 PNP 트랜지스터의 베이스영역 폭이 넓어지고 베이스 농도가 증가된다. 따라서, 기생 PNP 트랜지스터의 전류이득이 감소되므로, 기생 PNP 트랜지스터의 콜렉터와 에미터에 역전압이 인가더라도, 콜렉터로부터 에미터로 흐르는 전류가 감소되어, 누설전류가 증가되는 것이 방지된다.According to the above-described bipolar transistor and the method for fabricating the same, the leakage current prevention region is formed at a high concentration between the base region and the node region, so that the base region width of the parasitic PNP transistor is widened and the base concentration is increased. Therefore, since the current gain of the parasitic PNP transistor is reduced, even if a reverse voltage is applied to the collector and the emitter of the parasitic PNP transistor, the current flowing from the collector to the emitter is reduced and the leakage current is prevented from increasing.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001178A KR100480674B1 (en) | 1998-01-16 | 1998-01-16 | Bipolar transistor with a diode embedded between the collector and the emitter and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001178A KR100480674B1 (en) | 1998-01-16 | 1998-01-16 | Bipolar transistor with a diode embedded between the collector and the emitter and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990065744A true KR19990065744A (en) | 1999-08-05 |
| KR100480674B1 KR100480674B1 (en) | 2005-06-08 |
Family
ID=37302835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980001178A Expired - Fee Related KR100480674B1 (en) | 1998-01-16 | 1998-01-16 | Bipolar transistor with a diode embedded between the collector and the emitter and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480674B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393199B1 (en) * | 2001-01-15 | 2003-07-31 | 페어차일드코리아반도체 주식회사 | High voltage semiconductor device having high breakdown voltage and method for fabricating the same |
| KR100934216B1 (en) * | 2007-12-05 | 2009-12-29 | 한국전자통신연구원 | Short wavelength bipolar phototransistor and its manufacturing method |
| WO2010039207A3 (en) * | 2008-09-30 | 2010-07-01 | Northrop Grumman Systems Corporation | Semiconductor structure with an electric field stop layer for improved edge termination capability |
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-
1998
- 1998-01-16 KR KR1019980001178A patent/KR100480674B1/en not_active Expired - Fee Related
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|---|---|
| KR100480674B1 (en) | 2005-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980116 |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 19990414 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20030107 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19980116 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050223 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050324 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050325 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080303 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090302 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100223 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110223 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120227 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130125 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130125 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20131217 Start annual number: 10 End annual number: 10 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20160209 |