KR19990062437A - 클럭 지연 회로와 이를 이용한 발진 회로 및 위상 동기 회로 - Google Patents

Abstract

종래, 집적 회로 내부에서 외부 클럭 신호를 체배하는 클럭 생성 회로에서는, 클럭 신호 체배를 위해 사용되는 디지털 지연 라인의 1 지연 소자 시간 단위로 밖에는 지연 시간을 조정할 수 없었고, 또한 생성된 내부 클럭 신호의 지터 등이 문제로 되었다.

체배 클럭 신호를 생성하는 PLL에, 지연 시간이 서로 다른 복수개의 지연 소자를 병렬로 배치하여, 이 지연 소자로부터 1개의 지연 소자를 선택하도록 구성한 클럭 지연 회로(17)를 마련한 것이다.

Description

클럭 지연 회로와 이를 이용한 발진 회로 및 위상 동기 회로

본 발명은, 집적 회로 등에 장착되어, 외부 클럭 신호와 동기한 내부 클럭 신호를 생성할 때에 바람직하게 이용되는 클럭 지연 회로 및 이것을 이용한 발진 회로, 위상 동기 회로, 클럭 생성 회로에 관한 것으로, 특히 디스크리트 회로 소자나 트랜지스터 소자 등이 갖는 최소 지연 시간으로 제한되는 일 없이, 이 최소 지연 시간보다도 미세한 시간 간격으로 지연 시간을 설정할 수 있는 클럭 지연 회로 및 이것을 이용한 발진 회로, 위상 동기 회로, 클럭 생성 회로에 관한 것이다.

도 11은 신학기보 Vol. 97, No. 106 (1997년 6월)호의 제 29∼36페이지에 개시된 것과 마찬가지로, 집적 회로상에 바람직하게 형성할 수 있는 클럭 생성 회로를 도시하는 블럭도이다. 도면에 있어서, 참조번호 (12)는 기준 클럭 신호가 입력되어, 기준 클럭 신호를 체배한 주파수를 갖는 체배 클럭 신호를 출력하는 발진 회로이고, 참조번호 (13)은 상기 체배 클럭 신호를 지연시켜 상기 기준 클럭 신호와 위상이 동기된 위상 동기 클럭 신호를 출력하는 위상 동기 회로이다.

참조번호 (14)는 상기 체배 클럭 신호가 입력되어, 이것을 반전하는 루프 인버터이고, 참조번호 (16)은 루프 인버터(14)의 출력이 입력되어, 이 입력을 설정에 따른 시간만큼 지연시켜 출력하는 제 1 디지털 지연 라인 DDL(제 1 DDL)이며, 참조번호 (51)은 이 제 1 DDL(16)의 출력이 입력되어, 이 입력을 설정에 따른 시간만큼 지연시켜 상기 체배 클럭 신호로서 출력하는 지연 미소 조정 회로이다. 이하에서, 이들의 회로(14, 16 및 51)에 의해 형성되는 지연 루프를 체배용 지연 루프라고 부른다.

또한, 참조번호 (19)는 상기 체배 클럭 신호와 함께 기준 클럭 신호가 입력되어, 기준 클럭 신호의 위상과 체배 클럭 신호의 위상을 비교하여 기준 클럭 신호에 대한 체배 클럭 신호의 위상차를 나타내는 제 1 위상차 신호를 출력하는 제 1 위상 비교 회로이고, 참조번호 (20)은 제 1 위상차 신호가 입력되어, 위상차에 따른 제 1 지연량 설정 신호를 제 1 DDL(16) 및 지연 미소 조정 회로(51)에 출력하는 제 1 지연량 전환 회로이다. 발진 회로는 이상의 것을 갖는다.

참조번호 (24)는 복수개의 지연 소자가 직렬로 접속되어 이루어지고, 상기 체배 클럭 신호가 입력됨과 동시에 상기 위상 동기 클럭 신호를 출력하는 제 2 디지털 지연 라인 DDL(제 2 DDL)이고, 참조번호 (26)은 기준 클럭 신호 및 제 2 DDL(24)로부터의 위상 동기 클럭 신호가 입력되어, 2개의 클럭의 위상차에 따른 제 2 위상차 신호를 출력하는 제 2 위상 비교 회로이며, 참조번호 (27)은 제 2 위상 비교 회로(26)로부터의 위상차 신호에 따라 제 2 DDL(24)의 지연 시간을 설정하는 제 2 지연량 설정 신호를 생성하는 제 2 지연량 전환 회로이다. 위상 동기 회로는 이상의 것을 갖는다.

도 12는 지연 미소 조정 회로(51) 및 제 1 DDL(16)의 내부 구성을 나타내는 회로도이다. 도면에 있어서, 참조번호 (52)는 각각 제 1 DDL(16)을 구성하는 DDL 지연 소자이고, 참조번호 (53)은 DDL 지연 소자(52)와 동일한 지연 시간을 가짐과 동시에 제 1 DDL(16)의 출력이 입력되는 미소 조정 지연 소자이며, 참조번호 (54)는 제 1 DDL(16)의 출력 및 미소 조정 지연 소자(53)의 출력이 입력되어, 어느 한쪽을 선택하여 출력하는 출력 선택기이다. 또한, 제 2 DDL(24)은 제 1 DDL(16)과 마찬가지로 DDL 지연 소자(52)가 복수개 직렬로 접속된 구조를 갖는다.

다음에 그 동작에 대하여 설명한다.

루프 인버터(14)가 체배 클럭 신호의 하강 에지를 수신하면 소정의 지연 시간 후에 지연 미소 조정 회로(51)로부터 상승 에지가 출력되며, 반대로 루프 인버터(14)가 체배 클럭 신호의 상승 에지를 수신하면 소정의 지연 시간 후에 지연 미소 조정 회로(51)로부터 하강 에지가 출력된다. 이러한 동작을 반복함에 따라 체배용 지연 루프가 갖는 지연 시간마다 하이 레벨과 로우 레벨이 반복되는 클럭 신호가 생성되어, 이것이 체배 클럭 신호로서 출력된다. 따라서, 이 체배 클럭 신호는 상기 체배용 지연 루프에 의해 인가되는 지연 시간의 2배의 시간에 상당하는 주기를 갖는다.

이와 같이 루프 인버터(14), 제 1 DDL(16) 및 지연 미소 조정 회로(51)가 동작하고 있는 상태로, 기준 클럭 신호의 상승 에지를 수신하면, 제 1 위상 비교 회로(19)는 기준 클럭 신호와 체배 클럭 신호의 위상차를 비교하여, 그 위상차에 따른 제 1 위상차 신호를 출력한다. 이에 따라 제 1 지연량 전환 회로(20)는, 그 위상차가 감소하도록 제 1 DDL(16)의 지연 시간 및 지연 미소 조정 회로(51)의 지연 시간을 변경한다.

도 13은 이러한 동작에 의해 상기 종래의 발진 회로(12)에 있어서의 동작예를 도시하는 타이밍 차트이다. 도 13은 또한 체배 클럭 신호의 주파수가 기준 클럭 신호의 주파수의 4배로 되도록 설정한 경우의 예이다. 그리고, 동 도면에 도시하는 바와 같이, 기준 클럭 신호의 상승 에지로부터 그 펄스 폭에 상당하는 시간의 3/4 이후에 있어서, 출력 선택기(54)로의 선택 동작을 제 1 DDL(16)의 출력으로부터 미소 조정 지연 소자(53)의 출력으로 전환하도록 전환 신호가 지연 미소 조정 회로(51)의 출력 선택기(54)에 인가된다. 그렇게 하면, 그때까지의 지연 시간을 n×Δd로 하여, 각 지연 소자(52) 및 미소 조정 지연 소자(53)의 지연 시간을 Δd로 표기한 경우, 기준 클럭 신호의 펄스 폭에 상당하는 시간의 3/4 이후에 있어서의 체배용 지연 루프의 지연 시간은「(n+1)×Δd」로 변화한다.

이상과 같이, 종래의 발진 회로(12)에서는, DDL 지연 소자(52)와 동일한 지연 시간을 갖는 미소 조정 지연 소자(53)를 갖는 지연 미소 조정 회로를 마련하여, 미소 조정 지연 소자(53)의 선택기(54)의 선택 동작을 기준 클럭 신호의 1 주기의 동안에 전환함으로써, 기준 클럭 신호에 동기하고 또한 기준 클럭 신호의 주파수를 4배로 체배한 체배 클럭 신호를 얻을 수 있다.

계속하여, 이 체배 클럭 신호가 입력되는 위상 동기 회로(13)에서는, 제 2 DDL(24)이 체배 클럭 신호를 소정의 지연 시간만큼 지연시키고, 제 2 위상 비교 회로(26)가 그 지연된 체배 클럭 신호의 위상과 상기 기준 클럭 신호의 위상을 비교하여, 이들의 위상차에 따른 제 2 위상차 신호를 생성한다. 그리고, 제 2 지연량 전환 회로(27)는 제 2 위상차 신호가 나타내는 위상차가 감소하도록 제 2 DDL(24)의 지연 시간을 변경한다. 이렇게 하여, 위상 동기 회로(13)는 최종적으로 기준 클럭 신호와 위상이 동기된 위상 동기 클럭 신호를 출력한다.

이상과 같이, 종래의 클럭 생성 회로에서는, 발진 회로(12)에 의해 기준 클럭 신호를 4배로 체배한 체배 클럭 신호를 생성하고, 위상 동기 회로(13)가 체배 클럭 신호의 위상을 기준 클럭 신호 또는 해당 기준 클럭과 관련하는 그 밖의 다른 클럭 신호에 동기시킬 수 있으므로, 이에 따라 기준 클럭 신호의 4배의 주파수를 갖고, 또한 기준 클럭 신호 또는 그 밖의 다른 클럭 신호와 동기한 위상 동기 클럭 신호를 얻을 수 있다. 도 14는 이러한 종래의 클럭 생성 회로에 의해 얻어지는 각종 클럭 신호의 상호 타이밍 관계를 나타내는 타이밍 차트이다.

또한, 지연 미소 조정 회로(51)를 마련함과 동시에, 기준 클럭 신호의 1 주기 동안에 있어서 지연 미소 조정 회로(51)의 선택 동작을 제 1 DDL(16)의 출력으로부터 미소 조정 지연 소자(53)의 출력으로 전환함으로써, 단순히 제 1 DDL(16)을 이용하여 지연 루프에 의해 인가되는 지연 시간을 조정하고 있던 종래의 클럭 생성 회로에 비해서, 체배 클럭 신호와 기준 클럭 신호를 고도로 동기화시킬 수 있다. 예를 들면, 기준 클럭 신호를 4 체배하는 경우에 있어서 지연 소자(52, 53)의 지연 시간이 공통으로 Δd인 경우에는, 제 1 DDL(16)만의 지연 시간 조정으로는 지연 시간이 4×2×Δd = 8×Δd 만큼씩의 지연 시간 조정에 의해 동기화를 도모하지 않으면 안되었지만, 지연 미소 조정 회로(51)에 의한 지연 시간 조정을 조합시킨 경우에는 Δd 만큼씩의 지연 시간 조정에 의해 동기화를 도모할 수 있다.

종래의 클럭 생성 회로는 이상과 같이 구성되어 있기 때문에, 지연 미소 조정 회로(51)에 의한 동기화의 효과를 얻고자 한 경우에는, 체배용 지연 루프가 갖는 지연 시간 동안에 지연 미소 조정 회로(51)를 전환할 필요가 있고, 제 1 지연량 전환 회로(20) 등의 전환 제어계 회로의 전체의 동작 속도가 고속으로 된다. 반대로, 전환 제어계 회로의 전체의 동작 속도에 의해 상기 체배용 지연 루프의 최소 지연 시간이 제한되어, 체배용 지연 루프에 의해 얻어지는 체배 클럭 신호의 고주파화가 방해된다.

또한, 종래의 클럭 생성 회로에서는, 제 1 DDL(16) 및 지연 미소 조정 회로(51)에 의한 지연 시간 동안에 지연 미소 조정 회로(51)를 전환함으로써, 지연 미소 조정 회로(51)에 의한 동기화의 효과를 얻고 있기 때문에, 이 체배 클럭 신호의 클럭 펄스 폭은 해당 지연 미소 조정 회로(51)에 의한 미소 조정 시간, 즉 Δd분만큼 어긋나며, 주기로 말하면 2×Δd분만큼 어긋난다. 따라서, 체배 클럭 신호에는 대단히 큰 지터가 발생하게 된다.

이와 같은 문제는 위상 동기 회로(13)에 지연 미소 조정 회로(51)를 적용한 경우에도 마찬가지로 발생한다.

그러므로, 「A 1V DSP for Wireless Communication」 (Wai Lee외 : ISSCC97 Digest of Technical Papers, pp92∼93, Feb. 6, 1997)에 개시되어 있는 위상 동기 루프 회로(PLL 회로)를 이용하여 지연 시간을 미소 조정하는 것이 고려된다.

도 15는 상기 공보에 개시된 위상 동기 루프를 도시하는 블럭도이다. 도면에 있어서, 참조번호 (55)는 인에이블 신호에 의해 동작이 제어되어, 자신의 출력이 피드백 입력되는 NAND 회로이고, 참조번호 (56)은 각각 NAND 회로(55)의 출력에 접속된 콘덴서이며, 참조번호 (57)은 각각 콘덴서(56)의 다른쪽 단부를 하이 레벨 혹은 로우 레벨로 고정하는 인버터이다.

다음에 그 동작에 대하여 설명한다.

NAND 회로(55)의 출력이 하이 레벨의 상태로, 인에이블 신호가 하이 레벨로 제어되면, NAND 회로(55)의 출력이 로우 레벨로 변화된다. 그러면 이에 따라 NAND 회로(55)는 그 지연 시간 후에 다시 하이 레벨을 출력한다. 이 동작을 반복함으로써 해당 NAND 회로(55)는 그 자신의 지연 시간에 상당하는 펄스 폭을 갖는 클럭 신호를 출력한다.

이 상태에 있어서, 각 인버터(57)의 출력을 로우 레벨로 제어하면, NAND 회로(55)의 출력에 접속된 콘덴서(56)는 NAND 회로(55)의 출력이 하이 레벨로 되었을 때에 충전되고, 반대로 로우 레벨이 되었을 때에 방전된다. 그 때문에, NAND 회로(55)의 출력 레벨의 변화가 개시된 후에, 레벨이 NAND 회로(55)의 임계값 레벨에 도달하기까지의 시간이 변화하며, 이에 따라 상기 클럭 신호의 주기가 변화한다.

그리고, 이러한 기술을 상기 종래의 발진 회로(12)의 피드백 루프에 적용함으로써, 체배 클럭 신호의 발진 주파수를 미소하게 조정할 수 있다.

그러나, 이와 같이 NAND 회로(55)의 출력에 접속된 복수개의 콘덴서(56)의 각각의 한쪽의 단자의 레벨을 제어함으로써 NAND 회로(55)의 출력의 배선 용량을 조정하여 지연 시간을 조정한 경우, 콘덴서가 접속된 NAND 회로(55)의 출력에 있어서의 신호 레벨의 변화 속도가 저하하기 때문에, 피드백 루프에 노이즈가 혼입된 경우에 콘덴서가 접속된 NAND 회로 즉 지연 소자의 임계값 도달 타이밍이 변동되어, 발진 주파수가 불안정하게 되는 문제가 발생한다.

또한, 반대로 콘덴서에 의한 배선 용량의 조정 범위를 상기의 문제가 발생하지 않은 레벨로 제한한 경우에는, 그 조정 범위가 대단히 좁아져, 넓은 주파수 범위에 대응할 수 없다. 또한, 그와 같이 조정 범위를 좁힌 경우에는, 환경 온도의 변화나 제조 공정의 편차에 의해, 도 15에 도시하는 지연 회로에 의한 지연 시간을 적당한 범위에 고정하는 것이 어렵게 되어, 경우에 따라서는 지연 시간을 적당히 조정할 수 없게 되는 경우도 발생할 수 있다.

따라서, 이러한 기술로서는, 지연 라인으로서 디지털 지연 라인을 사용하였다고 하더라도, 그 장점을 살릴 수 없고, 체배 클럭 신호의 발진 주파수를 안정화시킬 수 없게 된다.

본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 디지털 지연 라인을 포함한 피드백 루프에 적용할 수 있으며, 발진 주파수 안정성을 손상시키는 일 없이 피드백 루프에 의해 생성되는 클럭 신호의 발진 주파수를 미소 조정하고 또한 기준 신호에 대한 위상을 미소 조정할 수 있는 클럭 지연 회로 및 이것을 이용한 발진 회로, 위상 동기 회로, 클럭 생성 회로를 얻는 데에 있다.

도 1은 본 발명의 실시예 1에 따른 집적 회로의 클럭 공급계의 구성을 나타내는 블럭도.

도 2는 본 발명의 실시예 1에 따른 클럭 생성 회로 및 그 주변 회로의 구성을 상세히 나타내는 블럭도.

도 3은 본 발명의 실시예 1에 따른 2개의 디지털 지연 라인의 내부 구성을 나타내는 블럭도.

도 4는 본 발명의 실시예 1에 따른 2개의 클럭 지연 회로의 내부 구성을 나타내는 블럭도.

도 5는 미소 지연 소자가 8단 병렬로 접속된 클럭 지연 회로에 있어서의 각 클럭 신호의 지연 시간 관계를 나타내는 타이밍 차트.

도 6은 본 발명의 실시예 1에 따른 루프 제어 회로의 내부 구성 및 주변 회로를 나타내는 블럭도.

도 7은 본 발명의 실시예 1에 따른 2개의 지연량 전환 회로의 내부 구성을 나타내는 블럭도.

도 8은 본 발명의 실시예 1에 따른 집적 회로에 있어서 외부 리셋 신호를 로우 레벨로 단정한 직후의 동작 순서를 도시하는 타이밍 차트.

도 9는 본 발명의 실시예 1에 따른 집적 회로에 있어서 체배 클럭 신호의 주기가 안정된 후의 동작 순서를 도시하는 타이밍 차트.

도 10은 본 발명의 실시예 1에 따른 집적 회로에 있어서 체배 클럭 신호의 4 주기가 외부 클럭 신호의 주기보다도 길어진 경우의 동작 순서를 도시하는 타이밍 차트.

도 11은 종래의 클럭 생성 회로를 도시하는 블럭도.

도 12는 종래의 지연 미소 조정 회로 및 제 1 DDL의 내부 구성을 나타내는 회로도.

도 13은 종래의 발진 회로에 있어서의 동작예를 도시하는 타이밍 차트.

도 14는 종래의 클럭 생성 회로에 의해 얻어지는 각종 클럭 신호의 상호 타이밍 관계를 나타내는 타이밍 차트.

도 15는 종래의 위상 동기 루프를 도시하는 블럭도.

도면의 주요부분에 대한 부호의 설명

16 : 제 1 DDL(발진 회로의 디지털 지연 라인)

17 : 제 1 클럭 지연 회로(발진 회로의 클럭 지연 회로)

19 : 제 1 위상 비교 회로(발진 회로의 위상 비교 회로)

20 : 제 1 지연량 전환 회로(발진 회로의 지연량 전환 회로)

24 : 제 2 DDL(위상 동기 회로의 디지털 지연 라인)

25 : 제 2 클럭 지연 회로(위상 동기 회로의 클럭 지연 회로)

26 : 제 2 위상 비교 회로(위상 동기 회로의 위상 비교 회로)

27 : 제 2 지연량 전환 회로(위상 동기 회로의 지연량 전환 회로)

28 : DDL 지연 소자(디지털 지연 라인의 지연 소자)

38 : 리미트 지연 소자

41∼48 : 미소 지연 소자(클럭 지연 회로의 지연 소자)

58 : 선택기

59 : 카운터

본 발명의 청구항 1에 따른 클럭 지연 회로는, 입력된 동일한 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 갖고, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 것이다.

본 발명의 청구항 2에 따른 발진 회로는, 자신이 출력하는 클럭 신호가 피드백되는 지연 루프로서, 피드백된 상기 클럭 신호에 근거하는 신호 또는 피드백된 상기 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 포함하여, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 클럭 지연 회로를 갖는 지연 루프와, 상기 지연 루프의 출력에 근거하는 신호의 위상과 인가되는 기준 클럭 신호의 위상을 비교하여, 이들 신호간의 위상차를 나타내는 위상차 신호를 출력하는 위상 비교 회로와, 상기 위상 비교 회로로부터의 위상차 신호에 따라 상기 위상차를 감소시키도록 상기 클럭 지연 회로의 선택기에 그 선택을 전환시키는 지연량 전환 회로를 포함한 것이다.

본 발명의 청구항 3에 따른 위상 동기 회로는, 입력된 동일한 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 포함하여, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 클럭 지연 회로를 갖는 지연 수단과, 상기 지연 수단의 출력 또는 상기 지연 수단의 출력에 근거하는 신호의 위상과 인가되는 기준 클럭 신호의 위상을 비교하여, 이들 신호간의 위상차를 나타내는 위상차 신호를 출력하는 위상 비교 회로와, 상기 위상 비교 회로로부터의 위상차 신호에 따라 상기 위상차를 감소시키도록 상기 클럭 지연 회로의 상기 선택기에 그 선택을 전환시키는 지연량 전환 회로를 포함한 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

이하, 본 발명의 일 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 집적 회로의 클럭 공급계의 구성을 나타내는 블럭도이다. 이 집적 회로는 CMOS 반도체 프로세스에 의해 형성된 것이다. 도 1에 있어서, 참조번호 (1)은 발진 회로 및 위상 동기 회로로 기준 클럭 신호로서 보내어지는 외부 클럭 신호가 입력되는 클럭 입력 단자이며, 참조번호 (2)는 클럭 입력 단자(1)에 인가된 외부 클럭 신호를 체배하여, 그 외부 클럭 신호의 주파수의 정수배의 주파수의 내부 클럭 신호를 출력하는 클럭 생성 회로이며, 참조번호 (3)은 클럭 생성 회로(2)로부터의 내부 클럭 신호의 위상을 반전시켜 반전 내부 클럭 신호를 입력된 내부 클럭 신호와 함께 출력하는 2상 클럭 생성 회로이며, 참조번호 (4, 5)는 각각 이 2상 클럭 생성 회로(3)로부터 출력되는 2개의 클럭 신호를 반전 증폭하는 전단(preceding) 반전 증폭 버퍼이며, 참조번호 (10)은 각각 집적 회로의 내부 회로이며, 참조번호 (7, 8)은 전단 반전 증폭 버퍼(4, 5)의 출력을 또한 반전 증폭하여 각 내부 회로(10)로 분배되는 클럭 신호를 공급하는 후단 반전 증폭 버퍼이다.

또한, 참조번호 (6, 9)는 각각 전단 반전 증폭 버퍼(4, 5)의 출력을 또한 반전 증폭하여, 내부 회로(10)에 분배되는 클럭 신호와 동 주기, 동 위상을 갖는 피드백 클럭 신호를 클럭 생성 회로(2)로 출력하는 반전 증폭 버퍼이고, 참조번호 (11)은 외부 리셋 신호가 입력되는 리셋 입력 단자이다.

도 2는 본 발명의 실시예 1에 따른 클럭 생성 회로(2)의 구성을 상세하게 나타내는 블럭도이다. 도면에 있어서, 참조번호 (12)는 클럭 입력 단자(1)를 거쳐서 입력된 외부 클럭 신호를 체배하여, 입력 주파수의 정수배의 주파수를 갖는 체배 클럭 신호를 출력하는 발진 회로이며, 참조번호 (13)은 상기 외부 클럭 신호와 상기 피드백 클럭 신호가 동기하도록, 발진 회로(12)로부터의 체배 클럭 신호를 소정 시간만큼 지연시켜 지연된 체배 클럭 신호를 2상 클럭 생성 회로(3)로의 내부 클럭 신호로서 출력하는 위상 동기 회로이다.

참조번호 (14)는 상기 체배 클럭 신호가 입력되어, 이것을 반전하는 루프 인버터이고, 참조번호 (15)는 루프 인버터(14)의 출력이 입력되어, 이 입력 신호를 일정 시간만큼 지연시켜 출력하는 고정 지연 회로이며, 참조번호 (16)은 고정 지연 회로(15)의 출력이 입력되어, 이 입력을 설정에 따른 시간만큼 지연시켜 출력하는 제 1 디지털 지연 라인 DDL(제 1 DDL)이며, 참조번호 (17)은 이 제 1 DDL(16)의 출력이 입력되어, 이 입력을 설정에 따른 시간만큼 지연시켜 출력하는 제 1 클럭 지연 회로이며, 참조번호 (21)은 이 제 1 클럭 지연 회로(17)의 출력이 입력됨과 동시에 상기 체배 클럭 신호를 위상 동기 신호(13)로 출력하는 루프 제어 회로이다. 이하에서, 이들 회로에 의해 형성되는 지연 루프를 체배용 지연 루프라고 부른다.

참조번호 (18)은 클럭 입력 단자(1)에 입력된 외부 클럭 신호의 주파수를 2 분주하여 외부 클럭 신호의 2배의 주기를 갖는 2 분주 외부 클럭 신호를 출력하는 2 분주 회로이고, 참조번호 (100)은 제 1 클럭 지연 회로(17)의 출력 DL-OUT를 반전시키는 인버터이고, 참조번호 (19)는 그 2 분주 외부 클럭 신호의 위상과 인버터(100)로부터의 반전 신호 DL-OUT^*의 위상을 비교하여 2 분주 외부 클럭 신호에 대한 DL-OUT^*의 위상차를 나타내는 제 1 위상차 신호를 출력하는 제 1 위상 비교 회로이며, 참조번호 (20)은 제 1 위상 비교 회로(19)로부터의 제 1 위상차 신호에 따른 제 1 지연량 설정 신호를 제 1 DDL(16) 및 제 1 클럭 지연 회로(17)에 각각 출력하는 제 1 지연량 전환 회로이다.

참조번호 (22)는 제 1 위상 비교 회로(19)로부터 출력되는 제 1 위상차 신호를 감시하여, 이 제 1 위상차 신호가 소정의 기간 변화하지 않으면 로크 신호를 출력하는 로크 검출 회로이고, 참조번호 (23)은 리셋 입력 단자(11)에 인가된 외부 리셋 신호 및 루프 제어 회로(21)로부터의 강제 리셋 신호가 입력되어, 적어도 한쪽이 단정되면 로크 검출 회로(22) 및 제 1 지연량 전환 회로(20)에 대하여 내부 리셋 신호를 출력하는 논리합 회로이다.

참조번호 (24)는 로크 검출 회로(22)로부터의 로크 신호에 응답하여, 발진 회로(12)로부터의 체배 클럭 신호를 설정에 따른 시간만큼 지연시켜 출력하는 제 2 디지털 지연 라인 DDL(제 2 DDL)이고, 참조번호 (25)는 이 제 2 DDL(24)의 출력이 입력되어, 이 입력을 설정에 따른 시간만큼 지연시켜 위상 동기 클럭 신호로서 출력하는 제 2 클럭 지연 회로이며, 이 위상 동기 클럭 신호가 내부 클럭 신호로서 2상 클럭 생성 회로(3)에 공급된다.

참조번호 (26)은 반전 증폭 버퍼(6)로부터의 피드백 클럭 신호의 위상과 클럭 입력 단자(1)에 인가된 외부 클럭 신호의 위상을 비교하여 외부 클럭 신호에 대한 피드백 클럭 신호의 위상차를 나타내는 제 2 위상차 신호를 출력하는 제 2 위상 비교 회로이고, 참조번호 (27)은 이 제 2 위상차 신호가 나타내는 위상차에 따른 값을 가지는 제 2 지연량 설정 신호를 제 2 DDL(24) 및 제 2 클럭 지연 회로(25)에 출력하는 제 2 지연량 전환 회로이다.

도 3a는 본 발명의 실시예 1에 따른 2개의 디지털 지연 라인(16, 24)의 내부 구성을 나타내는 블럭도이다. 도면에 있어서, 참조번호 (28)은 각각 디지털 지연 라인(16, 24)에 입력되는 클럭 신호와 함께 전단의 출력이 입력되는 DDL 지연 소자이다. 그리고, 이 직렬로 접속된 복수개의 DDL 지연 소자(28)의 처음단에는 전단의 DDL 지연 소자(28)의 출력 대신에 접지 전위가 입력되고 있다. 또, 본 실시예 1에서, 제 1 디지털 지연 라인(16)에는 96개의 DDL 지연 소자(28)가 직렬로 접속되고, 제 2 디지털 지연 라인(27)에는 32개의 DDL 지연 소자(28)가 직렬로 접속되어 있다.

도 3b는 본 발명의 실시예 1에 따른 2개의 디지털 지연 라인에 포함된 1개의 DDL 지연 소자(28)의 내부 구성을 나타내는 회로도이다. 도면에 있어서, 참조번호 (29, 30)은 각각 입력을 반전시키는 CMOS 인버터이고, 참조번호 (36)은 지연량 전환 회로(20) 또는 지연량 전환 회로(27)로부터의 지연량 설정 신호를 반전시켜 반전 지연량 설정 신호를 생성하는 인버터이며, 참조번호 (31)은 한쪽의 CMOS 인버터(29)와 고압측 전원 사이에 접속되어 있고 지연량 설정 신호가 게이트 단자에 입력되는 제 1 P채널 트랜지스터이며, 참조번호 (32)는 다른쪽의 CMOS 인버터(30)와 고압측 전원 사이에 접속되어 있고 인버터(36)에 의해 반전된 지연량 설정 신호가 게이트 단자에 입력되는 제 2 P채널 트랜지스터이며, 참조번호 (33)은 한쪽의 CMOS 인버터(29)와 저압측 전원 사이에 접속되어 있고 반전된 지연량 설정 신호가 게이트 단자에 입력되는 제 1 N채널 트랜지스터이며, 참조번호 (34)는 다른쪽의 CMOS 인버터(30)와 저압측 전원 사이에 접속되어 있고 지연량 설정 신호가 게이트 단자에 입력되는 제 2 N채널 트랜지스터이며, 참조번호 (35)는 상기 2개의 CMOS 인버터(29, 30)의 출력이 공통으로 입력되는 후단 인버터이다.

그리고, 이 DDL 지연 소자(28)는 상기 지연량 설정 신호가 로우 레벨로 제어되면, 제 1 P채널 트랜지스터(31) 및 제 1 N채널 트랜지스터(33)가 ON 상태로 되는 반면, 제 2 P채널 트랜지스터(32) 및 제 2 N채널 트랜지스터(34)가 OFF 상태로 되기 때문에, 한쪽의 CMOS 인버터(29)에 입력된 클럭 신호를 반전시킨 것이 후단 인버터(35)에 입력되어, 그 클럭 신호를 CMOS 인버터 2단분의 지연 시간만큼 지연시켜 출력한다. 반대로 상기 지연량 설정 신호가 하이 레벨로 제어되면, 제 2 P채널 트랜지스터(32) 및 제 2 N채널 트랜지스터(34)가 ON 상태로 되기 때문에, 다른쪽의 CMOS 인버터(30)에 입력된 클럭 신호를 CMOS 인버터 2단분의 지연 시간만큼 지연시켜 출력한다. 이상과 같이, 이 DDL 지연 소자(28)는 지연량 설정 신호에 따라 전단의 DDL 지연 소자(28)의 출력 혹은 디지털 지연 라인(16, 27)에 입력되는 클럭 신호중 어느 한쪽을 소정의 일정 시간만큼 지연시켜 출력할 수 있다. 따라서, 디지털 지연 라인(16, 27)은 각각 인가되는 지연량 설정 신호의 값에 따라서, 입력되는 클럭 신호를 1개의 DDL 지연 소자(28)의 지연 시간간격으로 가변의 지연 시간만큼 지연시킬 수 있다. 즉, 직렬의 96개의 DDL 지연 소자(28)를 포함하는 제 1 DDL(16)은, DDL 지연 소자 1개의 지연 시간, 즉 제 1 DDL(16)의 지연 단계를 Δd로 하면, Δd에서 96×Δd까지의 범위의 가변의 지연 시간을 Δd간격으로 인가할 수 있다.

도 4는 본 발명의 실시예 1에 따른 2개의 클럭 지연 회로(17, 25)의 각각의 내부 구성을 나타내는 블럭도이다. 도면에 있어서, 참조번호 (37)은 입력되는 클럭 신호를 인가되는 지연량 설정 신호에 따른 미소 시간만큼 지연시킨 미소 지연 회로이고, 참조번호 (38)은 2개의 DDL 지연 소자(28)를 구비하고 있고 미소 지연 회로(37)에 입력된 클럭 신호와 동일한 신호를 DDL 지연 소자(28)의 2단분에 상당하는 지연 시간만큼 지연시키는 리미트 지연 소자이며, 참조번호 (40)은 미소 지연 회로(37)의 출력과 리미트 지연 소자(38)의 출력이 입력되어, 이들 중 어느 한쪽을 선택하여 출력하는 지연 클럭 선택기이다.

클럭 지연 회로(17, 25)의 각각은, 입력된 클럭 신호를 각각 서로 다른 지연 시간분만큼 지연시키는 8개의 병렬로 접속된 미소 지연 소자(41∼48)를 구비하고 있다. 참조번호 (58)은 복수개의 미소 지연 소자(41∼48)의 출력 신호와 함께 지연량 설정 신호가 입력되어, 그 지연량 설정 신호의 값에 따른 지연 시간을 인가하는 미소 지연 소자(41∼48)의 출력을 택일적으로 출력하는 미소 조정용 선택기이다. 또한, 참조번호 (39)는 미소 조정용 선택기(58)와 동일한 지연 시간에 의해 입력 신호를 지연하는 지연 회로이다.

도 5는 클럭 지연 회로(17) 또는 클럭 지연 회로(25)에 인가된 클럭 신호와 제 1 내지 제 8의 미소 지연 소자(41∼48) 및 리미트 지연 소자(38)에 의해 지연된 각 클럭 신호와의 지연 시간 관계를 나타내는 타이밍 차트이다. 도면에 있어서, 제 1 지연 클럭 신호는 제 1 미소 지연 소자(41)의 출력 클럭 신호이다. 미소 지연 소자(41)에 의한 지연 시간은 클럭 지연 회로에 있어서의 최소의 지연 시간이다. 마찬가지로, 제 2 내지 제 8 지연 클럭 신호는 제 2 내지 제 8 미소 지연 소자(42∼48)의 출력 클럭 신호이다. 또한 제 8 미소 지연 소자(42)에 의한 지연 시간은 미소 지연 회로(37)에 있어서의 최대의 지연 시간이다. 도 5에 도시된 바와 같이, 미소 지연 소자(41) 내지 미소 지연 소자(48)에 의해 인가되는 지연 시간은, DDL 지연 소자(28)의 1개분으로부터 DDL 지연 소자(28)의 2개분의 지연 시간보다도 작은 범위에 걸쳐 있고, 또한 DDL 지연 소자(28)의 1개분의 지연 시간의 1/8간격으로 증대하도록 설정되어 있다. 즉 i 번째(i는 2부터 8)의 지연 클럭 신호는 (i-1)번째의 지연 클럭 신호에 대하여 Δd/8의 소정의 시간 간격, 즉 지연 단계만큼 더욱 늦어진다. 제 1 미소 지연 소자(41)는 DDL 지연 소자(28)의 1개분의 지연 시간 Δd만큼 입력 클럭 신호를 지연시키고, 또한 리미트 지연 소자(38)는 DDL 지연 소자(28)의 1개분의 지연 시간 Δd의 2배의 지연 시간만큼 입력 클럭 신호를 지연한다. 이와 같이, 제 1 및 제 2 클럭 지연 회로(17, 25)의 각각은 그 지연 시간을 Δd에서 (Δd+7Δd/8)까지 Δd/8간격으로 설정할 수 있다.

또한, 이와 같이 지연 시간을 조정하기 위해서는, 예를 들면 본 실시예와 같이 CMOS 집적 회로상에 형성하는 경우에는, 트랜지스터의 게이트 폭, 게이트 길이, 트랜지스터의 출력에 접속되는 부하 용량을 조정하면 좋다. 그리고, 게이트 폭을 넓힌 경우에는 지연 시간은 짧아지고, 게이트 길이를 길게 한 경우에는 지연 시간은 길어지며, 부하 용량을 늘린 경우에도 지연 시간이 길어지는 경향이 있다.

도 4에 있어서, 참조번호 (40a)는 미소 지연 회로(37)의 출력을 증폭하는 증폭 버퍼이고, 참조번호 (40b)는 지연 회로(39)의 출력을 증폭하는 증폭 버퍼이며, 참조번호 (40c)는 이들 2개의 증폭 버퍼(40a, 40b)의 출력의 반전 논리곱 연산을 실행하는 반전 논리곱 회로이며, 참조번호 (40d)는 이들 2개의 증폭 버퍼(40a, 40b)의 출력의 반전 논리합 연산을 실행하는 반전 논리합 회로이며, 참조번호 (40e)는 클럭 지연 회로(17) 또는 클럭 지연 회로(25)에 입력되는 클럭 신호의 레벨에 따라 이들 2개의 반전 논리 연산 결과 중 어느 한쪽을 출력하는 선택기이며, 참조번호 (40f)는 선택기(40e)의 출력을 반전 증폭하는 출력 버퍼이다.

그리고, 도 4에 도시하는 클럭 지연 회로(17) 또는 클럭 지연 회로(25)에 입력되는 클럭 신호가 하이 레벨일 때에 선택기(40e)가 반전 논리합 회로(40d)의 출력을 선택하고, 클럭 지연 회로(17) 또는 클럭 지연 회로(25)에 입력되는 클럭 신호가 로우 레벨일 때에 선택기(40e)가 반전 논리곱 회로(40c)의 출력을 선택함으로써, 클럭 지연 회로(17) 또는 클럭 지연 회로(25)는, 미소 지연 회로(37)로부터 출력되는 클럭 신호와 지연 회로(39)로부터 출력되는 클럭 신호 중 위상이 빠른 쪽의 클럭 신호를 신호 DL-OUT로서 출력 버퍼(40f)로부터 출력한다. 따라서, 온도 변동, 전원 전압 변동, 프로세스 편차 등에 기인하여, 1개의 지연 소자로서 형성되어, 미소 지연 회로(37)의 최대의 지연 시간을 인가하는 미소 지연 소자(48)의 지연 시간이, 미소 지연 회로(37)의 최소의 지연 시간과 1개의 DDL 지연 소자(28)의 지연 시간의 합, 예를 들면 본 실시예의 경우는, 2Δd보다도 길어져 버리는 경우가 발생하더라도, 클럭 지연 회로(17) 또는 클럭 지연 회로(25)로부터 출력되는 클럭 신호의 지연 시간이 DDL 지연 소자(28)의 1단분 이상 변화해 버리는 일은 없다.

도 6은 본 발명의 실시예 1에 따른 루프 제어 회로(21)의 내부 구성 및 주변 회로를 도시하는 블럭도이다. 도면에 있어서, 참조번호 (21a)는 외부 클럭 신호의 상승 에지에 따라 하이 레벨의 지연 개시 신호 DL-SET를 출력함과 동시에 그 후에 제 1 클럭 지연 회로(17)의 출력 DL-OUT가 로우 레벨로 변화하면 지연 개시 신호 DL-SET를 로우 레벨로 변화시키는 제 1 플립플롭이고, 참조번호 (21b)는 지연 개시 신호 DL-SET 및 클럭 지연 회로(17)의 출력 DL-OUT에 논리합 연산을 실시하는 논리합 회로이며, 참조번호 (21c)는 외부 클럭 신호의 상승 에지에 따라 하이 레벨의 지연 동작 신호 DL-ACT를 출력하는 제 2 플립플롭이며, 참조번호 (21d)는 지연 동작 신호 DL-ACT 및 논리합 회로(21b)의 출력에 논리곱 연산을 실시하는 논리곱 회로이며, 참조번호 (21e)는 외부 클럭 신호의 상승 에지를 시점으로 하여 그 후에 입력된 제어용 논리곱 회로(21d)의 출력의 하강 에지수를 카운트하여, 소정의 카운트값, 본 실시예 1에서는 4로 되면 제 2 플립플롭(21c)에 대하여 FF 리셋 신호를 출력하는 펄스 카운터이며, 참조번호 (21f)는 외부 클럭 신호의 상승 에지가 입력되었을 때의 지연 동작 신호 DL-ACT의 레벨을 래치하여 도 2에 도시하는 발진 회로(12)의 논리합 회로(23)에 강제 리셋 신호로서 출력하는 제 3 플립플롭이다. 또한, 펄스 카운터(21e)는 지연 동작 신호 DL-ACT가 로우 레벨로 되면 리셋된다.

그리고, 이 루프 제어 회로(21)는, 외부 클럭 신호의 상승 에지가 입력되면, 제 1 플립플롭(21a)으로부터 하이 레벨의 지연 개시 신호 DL-SET가 출력된다. 이와 함께, 제 2 플립플롭(21c)은 하이 레벨의 지연 동작 신호 DL-ACT도 출력하고, 펄스 카운터(21e)는 하강 에지를 카운트하는 상태로 된다. 따라서, 논리합 회로(21b)로부터 하이 레벨 신호가 출력되며, 논리곱 회로(21d)로부터 하이 레벨 신호가 출력되고, 루프 인버터(14)로부터 로우 레벨이 출력되며, 그 후 고정 지연 회로(15), 제 1 DDL(16) 및 제 1 클럭 지연 회로(17)가 각 지연 시간 후에 로우 레벨을 출력하여, 제 1 플립플롭(21a)이 리셋되어 지연 개시 신호 DL-SET는 로우 레벨로 천이되고, 또한 이에 따라, 논리합 회로(21b)의 출력 및 논리곱(21d)의 출력은 로우 레벨로 천이된다. 그 결과, 체배용 지연 루프는 자신에 의한 지연 시간에 따른 펄스 폭을 갖는 펄스 신호를 출력한다.

이러한 상태로, 펄스 카운터(21e)는 체배용 지연 루프에 발생하는 하강 에지의 수를 카운트하여, 그 수가 4개로 되면 제 2 플립플롭(21c)에 리셋을 출력한다. 그 결과, 지연 동작 신호 DL-ACT는 로우 레벨로 천이되고, 체배용 지연 루프는 그 출력을 강제적으로 로우 레벨로 천이시켜 다음의 외부 클럭의 상승 에지가 입력될 때까지 클럭 펄스를 출력하지 않고서 로우 레벨로 유지한다.

따라서, 상기 체배용 지연 루프는, 지연 개시 신호 DL-SET가 하이 레벨로 제어된 후, 지연 동작 신호 DL-ACT가 로우 레벨로 제어될 때까지의 사이, 체배용 지연 루프로 설정된 전체 지연 시간과 동일한 펄스 폭의 4개의 클럭 펄스 및 그 펄스 폭과 동일한 폭의 3개의 로우 레벨 기간을 갖는 클럭 신호를 생성한다. 체배용 지연 루프에 의해 생성된 4 체배 클럭 신호는 그 후에 위상 동기 회로(2)로 출력된다.

또한, 루프 제어 회로(21)에 다음의 클럭 신호가 입력되면, 제 3 플립플롭(21f)은 그 때의 지연 동작 신호 DL-ACT를 래치하여, 그것과 동일한 레벨을 갖는 강제 리셋 신호를 출력한다.

도 7은 본 발명의 실시예 1에 따른 2개의 지연량 전환 회로(20, 27)의 내부 구성을 나타내는 블럭도이다. 도면에 있어서, 참조번호 (59)는 위상차 신호가 입력되어, 이 위상차 신호가 피 지연 클럭 신호를 또한 지연해야 하는 것을 나타내는 경우에는 1씩 증분하고, 그렇지 않은 경우에는 1씩 감분하는 카운터이고, 참조번호 (49)는 카운터(59)의 상위 비트에 따른 지연량 설정 신호를 DDL(16) 또는 DDL(24)에 출력하는 상위 디코더이고, 참조번호 (50)은 카운터(59)의 하위 비트에 따른 지연량 설정 신호를 클럭 지연 회로(17) 또는 클럭 지연 회로(25)에 출력하는 하위 디코더이다. 그리고, 제 1 지연량 전환 회로(20)에서, 카운터(59)는 10비트이고, 그 중의 상위 7비트에 의해 상위 디코더는 제 1 DDL(16)로의 지연량 설정 신호를 생성하고 또한 하위 3 비트에 의해 하위 디코더는 제 1 클럭 지연 회로(17)로의 지연량 설정 신호를 생성하며, 제 2 지연량 전환 회로(27)에서, 카운터(59)는 8비트이고, 그 중의 상위 5비트에 의해 상위 디코더는 제 2 DDL(24)로의 지연량 설정 신호를 생성하고 또한 하위 3비트에 의해 하위 디코더는 제 2 클럭 지연 회로(25)로의 지연량 설정 신호를 생성한다.

다음에 그 동작에 대하여 설명한다.

도 8은 외부 리셋 신호를 로우 레벨로 단정한 직후의 본 발명의 실시예 1에 따른 집적 회로의 클럭 생성 회로의 동작 순서를 도시하는 타이밍 차트이다. 도 8에 도시하는 바와 같이, 외부 리셋 신호가 단정된 직후에는 제 1 지연량 전환 회로(20)의 카운터(59)의 값은「0000001000(2진수)」으로 세트된다. 그 후, 발진 회로(12)가 클럭 입력 단자(1)를 거쳐서 외부 클럭 신호의 상승 에지를 수신하면, 2 분주 회로(18)가 그 외부 클럭의 주파수를 2로 분주하여 2 분주 외부 클럭 신호를 출력한다. 동시에, 루프 제어 회로(21)의 제 1 플립플롭(21a)이 하이 레벨로 단정된 지연 개시 신호 DL-SET를 논리합 회로(21b)로 출력함과 동시에, 제 2 플립플롭(21c)이 하이 레벨로 단정된 지연 동작 신호 DL-ACT를 논리곱 회로(21d)로 출력한다. 그 결과, 논리곱 회로(21d)의 출력은 로우 레벨로부터 하이 레벨로 천이된다. 이렇게 하여, 4 체배 클럭 신호의 최초의 상승 에지가 생성된다.

한편, 제 1 지연량 전환 회로(20)의 상위 디코더(49)는 카운터(59)의 상위 7비트에 의해 제 1 DDL(16)로의 지연량 설정 신호를 생성하고 또한 하위 3비트에 의해 하위 디코더(50)는 제 1 클럭 지연 회로(17)로의 지연량 설정 신호를 생성한다.

상기한 바와 같이, 발진 회로(12)가 리셋된 직후에는, 카운터(59)의 값은 「0000001000(2진수)」으로 세트되기 때문에, 상위 디코더(49)는 제 1 DDL(16)로 1개의 DDL 지연 소자(28)를 이용하여 루프 인버터(14)의 출력을 지연하도록 설정하는 지연량 설정 신호를 출력한다. 즉, 상위 디코더(49)는 제 1 DDL(16)에 의한 가변 지연 시간을 Δd (여기서 Δd는 1개의 DDL 지연 소자(28)에 의한 지연 시간임)로 설정한다. 한편, 하위 디코더(50)는 제 1 클럭 지연 회로(17)로 미소 지연 소자(41)를 이용하여 제 1 DDL(16)의 출력을 지연하도록 설정하는 지연량 설정 신호를 출력한다. 즉, 하위 디코더(50)는 제 1 클럭 지연 회로(17)에 의한 지연 시간을 그 최소 지연 시간, 본 실시예에서는 Δd로 설정한다. 따라서, 체배 지연 루프에 의해 인가되는 지연 시간은, 제 1 클럭 지연 회로(17)의 최소 지연 시간, 고정 지연 회로(15)의 지연 시간, 및 제 1 DDL(16) 이외의 그 밖의 회로 구성 요소의 지연 시간을 포함시킨 것을 Δd로 하면, (Δd+ΔD)(Δd는 제 1 DDL(16)에 의한 것)로 인가된다.

지연 루프에 들어간 4 체배 클럭 신호의 최초의 상승 에지는 루프 인버터(14)에 의해 반전되어, 하강 에지로서 고정 지연 회로(15)에 입력된다. 그 후, 이 하강 에지는 고정 지연 회로(15), 제 1 DDL(16), 및 제 1 클럭 지연 회로(17)에 의해 상기 지연 시간 (Δd+ΔD)만큼 지연되어, 클럭 지연 회로(17)로부터 DL-OUT로서 출력된다. 하이 레벨로부터 로우 레벨로 천이된 DL-OUT는 도 2에 도시하는 인버터(100)에 의해 반전되고, 그 반전 신호 DL-OUT^*는 제 1 위상 비교 회로(19)에 입력된다. 로우 레벨로 천이된 DL-OUT는 또한 제 1 플립플롭 회로(21a)에 리셋 신호로서 입력되어, 지연 개시 신호 DL-SET는 네게이트(negate)된다. 그리고, 논리합 회로(21b)의 출력은 하이 레벨로부터 로우 레벨로 천이되고 또한 논리곱 회로(21d)의 출력은 하이 레벨로부터 로우 레벨로 천이된다. 그 결과, 지연 루프에 의한 지연 시간(Δd+ΔD)에 상당하는 펄스 폭을 갖는 1개의 클럭 펄스가 생성된다. 그 다음, 이 펄스의 하강은 루프 인버터(14)에 입력되어, 상기 동작이 반복된다.

한편, 펄스 카운터(21e)는 외부 클럭 신호의 각 상승 에지를 수신하면 논리곱 회로(21d)로부터 출력되는 4 체배 클럭 신호의 하강 에지의 수를 카운트하고, 하강 에지를 4개 카운트하면 제 2 플립플롭(21c)을 리셋한다. 그 결과, 제 2 플립플롭(21c)은 지연 동작 신호 DL-ACT를 로우 레벨로 천이시켜, 논리곱 회로(21d)의 출력은 다음의 외부 클럭 신호의 상승 에지가 루프 제어 회로(21)에 입력될 때까지 로우 레벨로 유지된다. 이렇게 하여, 지연 루프로부터의 펄스 출력은 정지된다. 따라서, 그 동안에 체배용 지연 루프로부터는 4 주기분의 체배 클럭 신호가 출력된다.

제 1 위상 비교 회로(19)는 2 분주 외부 클럭 신호의 위상과 DL-OUT^*의 위상, 예를 들면 2 분주 외부 클럭 신호의 하강 에지의 위상과 DL-OUT^*의 마지막의 하강 에지의 위상을 비교하여, 그들의 위상차를 나타내는 제 1 위상차 신호를 제 1 지연량 전환 회로(20)에 출력한다. 도 8에 도시하는 바와 같이, 발진 회로(12)가 리셋된 직후에는 상기 위상차는 크기 때문에, 제 1 위상차 신호의 값에 따라서, 제 1 지연량 전환 회로(20)의 카운터(59)는 카운트값을 1만큼 증분한다. 이에 따라 상위 디코더(49)가 출력하는 지연량 설정 신호의 값은 변화하지 않지만, 하위 디코더(50)는 제 1 클럭 지연 회로(17)의 선택기(58)에 제 2 미소 지연 소자(42)부터의 지연 클럭 신호를 선택시키는 지연량 설정 신호를 출력한다. 그 결과, 외부 클럭 신호의 3주기째에 있어서의 체배용 지연 루프의 지연 시간은, 제 1 미소 지연 소자(41)와 제 2 미소 지연 소자(42)의 지연 시간차, 즉 제 1 클럭 지연 회로(17)의 지연 단계(Δd/8)만큼 길어져, 체배 클럭 신호의 주기도 2×Δd/8만큼 길어진다.

그 후, DL-OUT^*의 마지막의 하강 에지의 위상이 2 분주 외부 클럭 신호의 위상보다 여전히 앞서 있으며, 그 차가 소정 시간(Δd/8)에 상당하는 소정의 위상차보다 크면, 카운터(59)는 그 위상차가 소정의 위상차 이하로 될 때까지 외부 클럭 신호의 2 주기 간격으로 계속 1씩 증분한다. 이에 따라서, 제 1 DDL(16) 및 제 1 클럭 지연 회로(17)의 조합에 의한 전체 지연 시간은 길어진다. 카운터(59)의 하위 3비트의 10진수에 상당하는 값이 n(여기서 n은 0에서 7)이면, 하위 디코더(50)는 이 수 n에 대응하는 제 (n+1)의 미소 지연 소자로부터의 지연 클럭 신호를 선택기(58)에 선택시키는 지연량 설정 신호를 생성한다. 또한, 상위 디코더(49)는 카운터(59)의 상위 7비트의 10진수에 상당하는 값에 대응하는 수의 DDL 지연 소자(28)를 이용하여 입력 신호를 지연하도록 제 1 DDL(16)을 제어하는 지연량 설정 신호를 생성한다. 그 결과, 지연 루프에 의해 인가되는 지연 시간은 카운터(59)가 1씩 증분할 때마다, 제 1 클럭 지연 회로(17)의 지연 단계(Δd/8)씩 증대한다. 즉, 카운터(59)의 카운터값이 10진수로 A₍₁₀₎인 경우에는, 4 체배 클럭 신호의 펄스 폭은, A₍₁₀₎×(Δd/8) +ΔD로 인가된다.

2 분주 외부 클럭 신호의 하강 에지와 DL-OUT^*의 마지막의 하강 에지의 시간차가 제 1 클럭 지연 회로(17)의 지연 단계(Δd/8) 이하로 될 때까지, 카운터(59)의 값은 외부 클럭 신호의 2 주기간격으로 1씩 증분되어, 그들 신호의 시간차가 지연 단계(Δd/8) 이하로 되면, 제 1 지연량 전환 회로(20)는 그 출력의 값을 유지한다. 그 결과, 지연 루프의 지연 시간은 일정하게 유지된다. 또한, 이 때에 외부 클럭 신호 1 주기의 동안에 출력되는 4 체배 클럭 신호의 주기도 일정해진다.

도 9는 체배 클럭 신호의 주기가 안정된 후의 본 발명의 실시예 1에 따른 집적 회로의 클럭 생성 회로의 동작 순서를 나타내는 타이밍 차트이다. 도 9에 도시하는 바와 같이, 체배 클럭 신호의 주기를 결정하는 제 1 지연량 전환 회로(20)의 카운터(59)의 값이 외부 클럭 신호 20 주기분 동안에 일정하게 유지하고 있으면, 로크 검출 회로(22)는 로크 신호를 출력한다. 이와 동시에, 제 2 지연량 전환 회로(27)의 카운터(59)에는, 그 때의 제 1 지연량 전환 회로(20)의 카운터(59)의 하위 8 비트의 값이 세트되어, 이에 근거하여 제 2 지연량 전환 회로(27)의 카운터(59)는 제 2 지연량 설정 신호를 제 2 DDL(24) 및 제 2 클럭 지연 회로(25)에 출력한다. 따라서, 발진 회로(12)로부터의 4 체배 클럭 신호는 제 2 지연량 설정 회로(27)의 카운터(59)의 카운트값에 따른 시간만큼, 제 2 DDL(24) 및 제 2 클럭 지연 회로(25)의 조합에 의해 지연되어 내부 클럭 신호(위상 동기 클럭 신호)로서 출력된다.

이 내부 클럭 신호는 도 1에 도시하는 2상 클럭 생성 회로(3), 반전 지연 버퍼(4, 5, 6, 9)를 거쳐서 제 2 위상 비교 회로(26)에 피드백된다. 제 2 위상 비교 회로(26)는, 인가된 외부 클럭 신호의 위상과, 도 1에 도시하는 복수개의 내부 회로(10)에 분배되는 클럭 신호와 동일한 위상의 피드백 클럭 신호의 위상을 비교하여, 그 위상차에 따른 값을 갖는 제 2 위상차 신호를 제 2 지연량 전환 회로(27)로 출력한다. 제 2 지연량 전환 회로(27)의 카운터(59)는 이 제 2 위상차 신호에 따라 그 카운트값을 1씩 감분 또는 증분한다.

그리고, 이상의 동작을 반복함으로써, 제 2 DDL(24) 및 제 2 클럭 지연 회로(25)의 조합에 의한 전체 지연 시간은 짧아지거나 또는 길어져, 외부 클럭 신호와 피드백 클럭 신호의 시간차가 제 2 클럭 지연 회로(25)의 지연 단계(Δd/8) 이하로 되는 상태에 의해 지연 시간이 안정된다.

도 10은 4 체배 클럭 신호의 4 주기가 외부 클럭 신호의 주기보다도 길어진 경우의 본 발명의 실시예 1에 따른 집적 회로의 클럭 생성 회로의 동작 순서를 도시하는 타이밍 차트이다. 일단 안정된 후에 이러한 상태가 발생하는 원인으로서는 소자 온도나 환경 온도의 변화, 전원 전압의 변동 등이 고려된다. 도 10에 도시하는 바와 같이, 4 체배 클럭 신호의 4 주기가 외부 클럭 신호의 주기보다도 길어지면, 제 1 위상 비교 회로(19)는 도 10에 도시하는 바와 같이, DL-OUT^*의 4번째의 펄스의 하강 에지가 2분주 클럭 신호의 하강 에지보다 늦어지는 것을 검지하여, 이 위상차를 나타내는 제 1 위상차 신호를 제 1 지연량 전환 회로(20)로 출력한다. 제 1 지연량 전환 회로(20)는 그 제 1 위상차 신호에 따라 카운터(59)의 값을 1씩 감분한다. 그리고, 2 분주 외부 클럭 신호의 하강 에지와 DL-OUT^*의 마지막 하강 에지의 시간차가 제 1 클럭 지연 회로(17)의 지연 단계(Δd/8) 이하로 될 때까지, 카운터(59)의 값은 외부 클럭 신호의 2 주기간격으로 1씩 감분되어, 체배 클럭 신호의 4 주기 기간과 외부 클럭 신호의 1 주기가 다시 일치되어, 그 상태로 안정된다.

또한, 체배 클럭 신호의 4 주기가 외부 클럭 신호의 주기보다도 길어진 상태에 있어서는, 루프 제어 회로(21)의 제 3 플립플롭(21f)이 지연 동작 신호의 하이 레벨을 래치하여, 그것에 근거하여 강제 리셋 신호는 네게이트(negate)된다.

또한 로크 검출 회로(22)는 체배 클럭 신호의 4 주기가 외부 클럭 신호의 주기보다도 길어지더라도, 일단 안정된 상태에 있던 것을 검지한 후에는, 외부 리셋 신호 혹은 강제 리셋 신호가 단정될 때까지 네게이트되지 않는다.

이상의 동작에 의해, 본 발명의 실시예 1의 클럭 생성 회로(2)는, 외부 클럭 신호와 동 위상에 의해 동기되고, 또한 외부 클럭 신호의 4배의 주파수를 갖는 클럭 신호를 집적 회로 내부의 각 내부 회로(10)에 대하여 안정적으로 공급할 수 있다. 또한, 이것을 이용한 집적 회로에서는, 주위의 회로와 동기하여 동작하면서, 외부 회로의 4배의 속도로 동작할 수 있다.

이상과 같이, 본 실시예 1에 따른 클럭 지연 회로는, 입력된 동일한 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 이들 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 갖고 있고, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간의 최소값, 예를 들면 Δd보다도 작아지도록 복수개의 지연 시간이 설정되어 있기 때문에, 클럭 지연 회로의 최소 지연 시간, 예를 들면 Δd보다도 작은 소정 시간 간격(예를 들면 Δd/8)으로 지연 시간을 제어할 수 있다.

그리고, 이러한 클럭 지연 회로를 이용하여 지연 루프 등의 피드백 루프를 구성하거나, 이러한 클럭 지연 회로와 디지털 지연 라인을 조합하여 지연 루프 등의 피드백 루프를 구성한 경우에는, 클럭 지연 회로의 최소 지연 시간, 예를 들면 Δd나 디지털 지연 라인의 가변 지연 시간의 최소 지연 변화폭, 즉 지연 단계, 예를 들면 Δd보다도 작은 시간 간격, 예를 들면 Δd/8간격으로 피드백 루프에 의해 생성되는 지연 시간을 증감할 수 있다.

또한, 클럭 지연 회로의 각 미소 지연 소자는 그것에 의해 얻어지는 지연 시간이 고정적으로 설정됨과 동시에, 선택기는 복수개의 미소 지연 소자 중 어느 1개의 지연 소자로부터의 지연 클럭 신호를 선택하도록 구성되어 있기 때문에, 체배 지연 루프 등의 피드백 루프에 노이즈가 혼입된 경우에도 루프 제어 회로 등으로의 클럭 신호 입력 타이밍이 어긋나지 않도록 설정할 수 있어, 체배 클럭 신호의 주파수를 안정시킬 수 있다.

또한, 클럭 지연 회로의 미소 지연 소자의 병렬수를 조정함으로써 클럭 지연 회로의 최대 지연 시간을 증대할 수 있고, 예를 들면 클럭 지연 회로만으로 피드백 루프를 형성하였다고 하더라도, 환경 온도의 변화나 제조 공정 편차에 의한 편차를 포함하는 넓은 주파수 범위에 있어서 본 실시예의 효과를 얻을 수 있다.

따라서, 상기 효과를 갖는 클럭 지연 회로를 포함하는 지연 루프를 갖는 발진 회로 및 클럭 지연 회로를 포함하는 피드백 루프를 갖는 위상 동기 회로, 및 이들 발진 회로 및 위상 동기 회로를 포함하는 클럭 생성 회로로는, 그 발진 주파수 안정성을 손상하지 않고서 피드백 루프에 의해 위상 동기를 미소하게 조정할 수 있다.

또한, 상기 설명으로부터 명백한 바와 같이, 본 발명의 클럭 지연 회로는, 트랜지스터의 특성 등에 의해 제한되는 미소 지연 소자의 최소 지연 시간보다도 미세한 소정의 시간 간격으로 지연 시간을 설정할 수 있고, 도 12에 도시한 종래의 지연 미소 조정 회로를 사용한 경우보다도 각별히 고도로 기준 클럭 신호와의 동기화를 도모할 수 있다. 즉, 종래라면 지연 소자에 의한 지연 시간 단위 Δd분으로밖에 지연 시간을 조정할 수 없었던 데 비해, 본 발명에 의하면 각 지연 소자에 의한 지연 시간보다 작은 지연 단계(예를 들면 Δd/8)에 의해 지연 시간을 미소 조정할 수 있다. 따라서, 종래 외부 클럭 신호의 1 주기 동안에 지연 미소 조정 회로에서 지연 소자에 의한 지연 시간 단위 Δd분만큼 미소 시간을 미소 조정하고 있으므로, 출력 클럭 신호에는 필연적으로 2×Δd의 지터가 포함되어 있었던 것에 비해, 지터도 클럭 지연 회로의 지연 단계의 1/2, 예를 들면 Δd/4로 감소시킬 수 있다.

또한, 본 실시예 1에 의하면, 클럭 지연 회로의 복수개의 미소 지연 소자에 의해 인가되는 복수개의 지연 시간 중 최대의 것과 최소의 것의 시간차는, 디지털 지연 라인의 가변 지연 시간의 최소 변화폭, 즉 지연 단계 이하이다. 따라서, 디지털 지연 라인에 의해 설정 가능한 지연 시간 범위 전체에 걸쳐 클럭 지연 회로의 미소 지연 소자의 수에 의해 디지털 지연 라인의 각 지연 소자의 지연 시간을 나누어 얻어진 소정의 시간 간격으로 지연 시간을 미소하게 설정하는 능력, 예를 들면 Δd/8간격으로 지연 시간을 설정하는 능력을 얻을 수 있다. 특히, 집적 회로상에서 실현된 클럭 지연 회로 및 디지털 지연 라인은 작은 회로 규모이기는 하지만, 종래에는 얻어질 수 없었던 미소한 지연 시간 조정을 디지털 지연 라인의 지연 시간 설정 범위 전체에 있어서 얻을 수 있다.

본 실시예 1에 따른 클럭 지연 회로는 또한, 복수개의 미소 지연 소자에 병렬로 접속되어 있고, 디지털 지연 라인의 가변 지연 시간의 최소 변화폭, 즉 지연 단계와 해당 클럭 지연 회로의 복수개의 미소 지연 소자에 의해 인가되는 복수개의 지연 시간 중 최소의 것과의 합과 동일하든가 그것보다 작은 지연 시간분 미소 지연 소자에 입력한 것과 동일한 신호를 지연하는 리미트 지연 소자와, 선택기의 출력과 리미트 지연 소자의 출력 중 빨리 출력된 쪽을 선택하여 출력하는 수단을 구비하고 있기 때문에, 클럭 지연 회로에 의한 지연 시간이 그 최소 지연 시간과 디지털 지연 라인의 최소 변화폭, 즉 지연 단계 Δd의 합을 초과하지 않게 되어, 온도 변동등에 기인하여, 디지털 지연 라인의 지연 시간을 1 지연 단계 Δd분 길게 설정하여 클럭 지연 회로를 최소 지연으로 설정한 경우보다도 클럭 지연 회로를 최대 지연으로 설정한 경우가 클럭 지연 회로 및 디지털 지연 라인을 조합시킨 것의 전체 지연 시간이 길어진다고 하는 문제가 발생하지 않게 된다. 그 결과, 지연 시간을 증대시키도록 카운터가 증분하여 카운트의 하위 비트가 모두 0으로 된 순간에 클럭 지연 회로 및 디지털 지연 라인을 조합시킨 것의 전체 지연 시간이 감소하는 일이 없게 되어, 확실히 피 제어 클럭 신호의 위상을 기준 클럭 신호에 대하여 로크시킬 수 있는 데다가, 지터를 확실히 클럭 지연 회로의 지연 단계의 1/2, 예를 들면 Δd/4로 감소시킬 수 있다.

또한, 발진 회로의 지연량 전환 회로는, 클럭 지연 회로의 선택기에 그 선택을 전환시키고 또한 디지털 지연 라인에 의해 인가되는 가변 지연 시간을 설정하도록, 위상 비교 회로로부터의 위상차 신호에 따라 증감하는 카운터를 갖고 있고, 카운터의 하위 비트의 값에 따라 선택기에 지연 클럭 신호의 선택을 전환시켜, 카운터의 나머지의 상위 비트의 값에 따라 디지털 지연 라인의 가변 지연 시간을 설정하도록 구성되어 있기 때문에, 1개의 카운터만을 이용하여, 지연 루프의 지연 시간을 미소 지연 시간간격으로 변화시키고, 지연 루프에 의해 체배된 출력되는 클럭 신호와 기준 클럭 신호의 동기화를 도모할 수 있다. 또한, 위상 동기 회로는 마찬가지로 1개의 카운터만을 이용하여 디지털 지연 라인 및 클럭 지연 회로를 포함하는 지연 수단의 지연 시간을 미소 지연 시간간격으로 변화시켜, 집적 회로의 내부 회로로 분배되는 4 체배 클럭 신호와 기준 클럭 신호와의 동기화를 도모할 수 있다.

이상과 같이, 본 발명에 따르면, 클럭 지연 회로가, 입력된 동일한 클럭 신호를 서로 다른 지연 시간분 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 이들 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 갖고 있으며, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 복수개의 지연 소자에 의해 인가되는 복수개의 최소값보다도 작아지도록 복수개의 지연 시간이 설정되어 있기 때문에, 선택기에 의해 선택되는 지연 클럭 신호를 전환함으로써, 복수개의 지연 소자에 의한 지연 시간의 최소값보다도 작은 시간 간격으로 클럭 신호에 인가되는 지연 시간을 제어할 수 있다.

그리고, 이러한 클럭 지연 회로를 이용하여 발진 회로의 지연 루프 또는 위상 동기 회로의 피드백 루프를 구성하거나, 이러한 클럭 지연 회로와 디지털 지연 라인을 조합하여 발진 회로의 지연 루프 또는 위상 동기 회로의 피드백 루프를 구성한 경우에는, 클럭 지연 회로에 이용되는 복수개의 지연 소자에 의한 복수개의 지연 시간의 최소값보다도 작은 시간간격으로 지연 루프 또는 피드백 루프에 의한 지연 시간을 설정할 수 있다.

또한, 클럭 지연 회로의 각 지연 소자는 그것에 의해 얻어지는 지연 시간이 고정적으로 설정됨과 동시에, 선택기는 거기에서 1개의 지연 클럭 신호를 선택하도록 구성되어 있기 때문에, 지연 루프 또는 피드백 루프에 노이즈가 혼입된 경우에도 다음단으로의 클럭 신호 입력 타이밍이 발생하지 않은 레벨 변화 특성에 각 지연 소자를 형성하는 것이 가능하여, 디지털 지연 라인의 특징인 발진 주파수의 안정을 손상시키는 일은 없다.

또한, 클럭 지연 회로의 미소 지연 소자의 병렬수를 조정함으로써 클럭 지연 회로의 최대 지연 시간을 증대할 수 있고, 예를 들면 클럭 지연 회로만으로 피드백 루프를 형성하였다고 하더라도, 환경 온도의 변화나 제조 공정 편차 등을 고려한 넓은 주파수 범위에 있어서 효과를 얻을 수 있도록 형성할 수 있다.

따라서, 이러한 클럭 지연 회로를 이용하여 지연 시간의 미소 조정을 실행하도록 구성된 발진 회로, 위상 동기 회로, 클럭 생성 회로로는, 그 발진 주파수 안정성을 손상시키지 않고서, 지연 루프나 피드백 루프의 위상 동기를 미소하게 조정할 수 있다.

특히, 본 발명에서는, 디지털 지연 라인의 복수개의 지연 소자 및 클럭 지연 회로의 복수개의 지연 소자는 동일 반도체 프로세스에 의해 형성되어 있는 경우에 적용한 경우에 있어서, 그 반도체 프로세스에 의해 형성된 트랜지스터의 특성 등에 의해 지연 소자의 최소 지연 시간이 제한되어 버렸다고 하더라도, 그 최소 지연 시간보다도 미세한 시간간격으로 지연 시간을 설정할 수 있어, 종래의 지연 미소 조정 회로보다도 각별히 고도로 기준 클럭 신호와의 동기화를 도모할 수 있다. 즉, 종래라면 지연 소자에 의한 지연 시간 단위 Δd분으로 밖에는 지연 시간을 조정할 수가 없던데 비해, 본 발명에 의하면 지연 소자에 의한 지연 시간 Δd 이하의 단위에 의해 지연 시간을 미소 조정할 수 있다. 또한, 종래라면 기준 클럭 신호의 1 주기 동안에 있어서 지연 미소 조정 회로에 의해 지연 소자의 지연 시간 단위 Δd분만큼 지연 시간을 미소 조정하고 있기 때문에, 출력 클럭 신호에는 필연적으로 2×Δd의 지터가 포함되도록 되어 있었지만, 본 발명에 의하면 지터를 감소시킬 수 있다.

또한, 본 발명에 의하면, 클럭 지연 회로의 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간 중 최대의 것과 최소의 것의 시간차는, 디지털 지연 라인의 가변 지연 시간의 최소 변화폭, 즉 지연 단계 이하이다. 따라서, 디지털 지연 라인에 의해 설정 가능한 지연 시간 범위 전체에 걸쳐 상기 미소한 지연 시간 설정 능력을 얻을 수 있다. 특히, 집적 회로상에서 실현된 클럭 지연 회로 및 디지털 지연 라인은 작은 회로 규모이기는 하지만, 종래에는 얻어질 수 없던 미소한 지연 시간 조정을 디지털 지연 라인의 지연 시간 설정 범위 전체에 있어서 얻을 수 있다.

이상과 같은 구성을 전제로 하여, 클럭 지연 회로는 또한, 복수개의 지연 소자에 병렬로 접속되어 있고, 디지털 지연 라인의 가변 지연 시간의 최소 변화폭, 즉 지연 단계와 해당 클럭 지연 회로의 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간 중 최소의 것과의 합과 동일하든지 그것보다 작은 지연 시간분 지연 소자에 입력한 것과 동일한 신호를 지연하는 리미트 지연 소자와, 선택기의 출력과 리미트 지연 소자의 출력 중 빨리 출력된 쪽을 선택하여 출력하는 수단을 구비하고 있기 때문에, 클럭 지연 회로에 의한 지연 시간이 그 최소 지연 시간과 디지털 지연 라인의 최소 변화폭, 즉 지연 단계 Δd와의 합을 초과하는 일이 없어지고, 온도 변동 등에 기인하여, 디지털 지연 라인의 지연 시간을 1 지연 단계분 길게 설정하여 클럭 지연 회로를 최소 지연으로 설정한 경우보다도 클럭 지연 회로를 최대 지연으로 설정한 경우가 클럭 지연 회로 및 디지털 지연 라인을 조합시킨 것의 전체 지연 시간이 길어져 버린다고 하는 문제가 발생하지 않게 된다.

또한, 지연량 전환 회로는 클럭 지연 회로의 선택기에 그 선택을 전환시키고 또한 디지털 지연 라인에 의해 인가되는 가변 지연 시간을 설정하도록, 위상 비교 회로로부터의 위상차 신호에 따라 증감하는 카운터를 갖고 있고, 카운터의 하위 비트의 값에 따라 선택기에 지연 클럭 신호의 선택을 전환시켜, 카운터의 나머지의 상위 비트의 값에 따라 디지털 지연 라인의 가변 지연 시간을 설정하도록 구성하고 있기 때문에, 1개의 카운터를 이용하여 지연 루프 또는 피드백 루프에 의한 지연 시간을 미소 지연 시간마다 변화시키고, 지연 루프 또는 피드백 루프로부터 출력되는 클럭 신호와 기준 클럭 신호와의 동기화를 도모할 수 있다.

또한, 선택기는 카운터의 하위 비트의 값에 대응하는 복수개의 지연 소자 중 어느 1개로부터의 지연 클럭 신호를 선택하여, 디지털 지연 라인은 카운터의 상위 비트의 값에 대응하는 수만큼의 지연 소자를 이용하여 입력된 클럭 신호를 지연시키도록 구성되어 있기 때문에, 1개의 카운터의 값을 증감하는 것만으로 용이하게 지연 루프 또는 피드백 루프의 지연 시간을 미소 지연 시간간격으로 변화시킬 수 있어, 지연 루프 또는 피드백 루프로부터 출력되는 클럭 신호와 기준 클럭 신호와의 동기화를 도모할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 입력된 동일한 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 포함하며, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 것을 특징으로 하는 클럭 지연 회로.
2. 자신이 출력하는 클럭 신호가 피드백되는 지연 루프로서, 피드백된 상기 클럭 신호에 근거하는 신호 또는 피드백된 상기 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를 출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 포함하며, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 클럭 지연 회로를 갖는 지연 루프와,

   상기 지연 루프의 출력에 근거하는 신호의 위상과 인가되는 기준 클럭 신호의 위상을 비교하여, 이들 신호간의 위상차를 나타내는 위상차 신호를 출력하는 위상 비교 회로와,

   상기 위상 비교 회로로부터의 위상차 신호에 따라 상기 위상차를 감소시키도록 상기 클럭 지연 회로의 선택기에 그 선택을 전환시키는 지연량 전환 회로를 포함한 것을 특징으로 하는 발진 회로.
3. 입력된 동일한 클럭 신호를 서로 다른 지연 시간만큼 지연시켜 각각 지연 클럭 신호를출력하는 복수개의 지연 소자와, 상기 복수개의 지연 소자로부터의 복수개의 지연 클럭 신호 중 어느 1개를 선택하여 출력하는 선택기를 포함하며, 시간에 대해 연속하는 어느 2개의 지연 클럭 신호간의 시간차도 상기 복수개의 지연 소자에 의해 인가되는 복수개의 지연 시간의 최소값보다도 작아지도록 상기 복수개의 지연 시간이 설정되어 있는 클럭 지연 회로를 갖는 지연 수단과,

   상기 지연 수단의 출력 또는 상기 지연 수단의 출력에 근거하여 신호의 위상과 인가되는 기준 클럭 신호의 위상을 비교하여, 이들 신호간의 위상차를 나타내는 위상차 신호를 출력하는 위상 비교 회로와,

   상기 위상 비교 회로로부터의 위상차 신호에 따라 상기 위상차를 감소시키도록 상기 클럭 지연 회로의 상기 선택기에 그 선택을 전환시키는 지연량 전환 회로를 포함한 것을 특징으로 하는 위상 동기 회로.