KR19990062213A - Internal voltage generator of semiconductor device - Google Patents
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Abstract
본 발명은 DRAM의 공정중 번인테스트를 끝내고 모듈제작 직전에 전기적인 방법으로 내부전압 발생기의 회로를 변경하여 높은 전원전압에서도 일정한 값의 내부전압을 유지하도록함으로서 전원전압의 노이즈, 높은 전원전압에서의 높은 동작전류등의 문제를 해결할 수 있도록 한 반도체장치의 내부전압 발생기에 관한 것으로, 외부에서 낮은 전압이 인가될 경우 외부전압에 일정한 비율로 내부전압을 발생시키고 외부에서 인가되는 높은 외부전압에 안정적인 제1전압발생부와, 외부에서 인가되는 낮은 전압에는 변화가 없다가 높은 외부전압이 인가될 경우 외부전압에 대해 일정한 비율로 내부전압을 발생시키는 제2전압발생부와, 상기 제1전압발생부와 상기 제2전압발생부의 작동을 선택하기 위한 스위칭부와, 상기 스위칭부를 제어하기 위한 외부접속단자인 제1,2패드로 이루어진다.The present invention is to change the circuit of the internal voltage generator by an electrical method immediately before fabrication of the module and to maintain a constant internal voltage even at a high power supply voltage. The present invention relates to an internal voltage generator of a semiconductor device that can solve problems such as high operating current. When an external low voltage is applied, the internal voltage is generated at a constant ratio to the external voltage and stable to a high external voltage applied from the outside. A first voltage generator, a second voltage generator for generating an internal voltage at a constant ratio with respect to an external voltage when a high external voltage is applied without a change in a low voltage applied from the outside, and the first voltage generator A switching unit for selecting an operation of the second voltage generator, and an external connection for controlling the switching unit It consists of first and second pads as terminals.
Description
본 발명은 반도체장치의 내부전압 발생기에 관한 것으로서, 보다 상세하게는 DRAM의 공정중 번인테스트를 끝내고 모듈제작 직전에 전기적인 방법으로 내부전압 발생기의 회로를 변경하여 높은 전원전압에서도 일정한 값의 내부전압을 유지하도록함으로서 전원전압의 노이즈, 높은 전원전압에서의 높은 동작전류등의 문제를 해결할 수 있도록 한 반도체장치의 내부전압 발생기에 관한 것이다.The present invention relates to an internal voltage generator of a semiconductor device, and more particularly, to change the circuit of the internal voltage generator by an electrical method immediately after fabricating a DRAM in-process and immediately before fabricating a module, thereby maintaining a constant internal voltage even at a high power supply voltage. The present invention relates to an internal voltage generator of a semiconductor device capable of solving problems such as noise of a power supply voltage and a high operating current at a high power supply voltage.
번인(Burn-in)테스트는 높은온도(83℃∼125℃)로 디바이스에 열적 스트레스를 가하는 것이다.Burn-in tests apply thermal stress to the device at high temperatures (83 ° C to 125 ° C).
일반적으로 반도체장치의 내부전압 발생기는 일반적으로 외부전압보다 낮은 내부전압을 외부전압에 대해서 일정한 비율로 높아지게 하여 DRAM의 번인테스트를 가능하도록 하는데 외부전압을 높이게 될 경우 내부전압도 함께 외부전압에 일정한 비율로 상승하도록 설계된다.In general, the internal voltage generator of a semiconductor device enables the burn-in test of DRAM by increasing the internal voltage lower than the external voltage at a constant rate with respect to the external voltage. Is designed to rise.
도1은 일반적으로 반도체장치의 내부전압 발생기에 의해서 발생되는 내부전압을 나타낸 그래프로서 외부전압의 변화에 대해 내부전압의 변화를 나타내었다.FIG. 1 is a graph illustrating an internal voltage generated by an internal voltage generator of a semiconductor device, and shows a change in internal voltage with respect to a change in external voltage.
도1에 도시된 바와 같이 'A'그래프는 외부전압이 상승할 때 내부전압도 일정한 비율로 상승하다가 V1전압 이상에서는 외부전압이 변화하여도 내부전압은 변화하지 않는 것을 알 수 있다. 그러나 'B'그래프는 외부전압이 V2전압 이상일 경우부터 내부전압이 변화하기 시작하여 외부전압이 변화하는데에 따라 내부전압이 일정한 비율로 계속변화하고 있음을 알 수 있다.As shown in FIG. 1, the 'A' graph shows that the internal voltage also increases at a constant rate when the external voltage increases, but the internal voltage does not change even if the external voltage changes above the V1 voltage. However, the 'B' graph shows that the internal voltage starts to change when the external voltage is higher than the V2 voltage, and the internal voltage continues to change at a constant rate as the external voltage changes.
이와 같이 패키지 상태의 번인테스트를 위하여 외부전압을 높이게 될 경우 내부전압도 함께 외부전압에 일정한 비율로 상승하게 된다.As such, when the external voltage is increased for the burn-in test of the package state, the internal voltage also increases with the external voltage at a constant rate.
이경우 DRAM사용시 높은 전압이 가해질 경우 래치업(Latch-Up)등의 칩이 불안정한 상태로 될 수 있으며, 동작전류도 많아진다는 문제점이 있다.In this case, when a high voltage is applied during DRAM use, a chip such as a latch-up may be in an unstable state, and an operation current may increase.
또한 위와 같은 문제점을 해결하기 위해 설계상태에서 내부전압 발생기의 특성을 높은 외부전압에서는 외부전압에 무관하게 만들면 번인테스트를 할 수 없게 된다는 문제점이 있다.In addition, in order to solve the above problems, there is a problem in that the burn-in test cannot be performed if the characteristics of the internal voltage generator are made independent of the external voltage at a high external voltage in the design state.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 번인테스트후 외부전압에 무관하게 안정적인 동작을 확보하도록 패키지상태에서 내부전압 발생기의 번인테스트 전압 진입을 위한 부분을 전기적인 방법으로 동작하지 않도록 하여 외부의 높은 전압에서 외부전압에 무관한 안정적인 내부전압을 유지하도록 하는 반도체장치의 내부전압 발생기를 제공함에 있다.The present invention was created to solve the above problems, and an object of the present invention is to electrically switch the burn-in test voltage of the internal voltage generator into the package to ensure stable operation regardless of the external voltage after the burn-in test. The present invention provides an internal voltage generator of a semiconductor device that does not operate in a method so as to maintain a stable internal voltage independent of external voltage at an external high voltage.
도1은 일반적인 반도체장치의 내부전압 발생기의 외부전압에 대한 내부전압변화를 나타낸 그래프이다.1 is a graph showing an internal voltage change with respect to an external voltage of an internal voltage generator of a general semiconductor device.
도2는 본 발명에 의한 반도체장치의 내부전압 발생기를 나타낸 회로도이다.2 is a circuit diagram showing an internal voltage generator of a semiconductor device according to the present invention.
도3은 본 발명에 의한 반도체장치의 내부전압 발생기의 외부전압에 대한 내부전압 변화를 나타낸 그래프이다.3 is a graph showing an internal voltage change with respect to an external voltage of an internal voltage generator of a semiconductor device according to the present invention.
도4는 본 발명에 의한 반도체장치의 내부전압 발생기의 다른 실시예를 나타낸 회로도이다.4 is a circuit diagram showing another embodiment of the internal voltage generator of the semiconductor device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 제1전압발생기 20 : 제2전압발생기10: first voltage generator 20: second voltage generator
30 : 스위칭부 40 : 파괴부30: switching part 40: breaking part
32,34 : 제1,2패드32,34: 1st, 2nd pad
상기와 같은 목적을 실현하기 위한 본 발명은 외부에서 낮은 전압이 인가될 경우 외부전압에 일정한 비율로 내부전압을 발생시키고 외부에서 인가되는 높은 외부전압에 안정적인 제1전압발생부와, 외부에서 인가되는 낮은 전압에는 변화가 없다가 높은 외부전압이 인가될 경우 외부전압에 대해 일정한 비율로 내부전압을 발생시키는 제2전압발생부와, 상기 제1전압발생부와 상기 제2전압발생부의 작동을 선택하기 위한 스위칭부와, 상기 스위칭부를 제어하기 위한 외부접속단자인 제1,2패드로 이루어진다.The present invention for realizing the above object is to generate an internal voltage at a constant rate to the external voltage when a low voltage is applied from the outside and the first voltage generating unit stable to the high external voltage applied from the outside, Selecting the operation of the second voltage generator, the first voltage generator and the second voltage generator that generates an internal voltage at a constant rate with respect to the external voltage when a high external voltage is applied after a low voltage is not changed. And a first pad and a second pad which are external connection terminals for controlling the switching unit.
스위칭부는 제1전압발생부와 제2전압발생부의 작동을 선택하기 위한 스위치에 파괴부가 설치된 것을 특징으로 한다.The switching unit is characterized in that the destruction unit is installed in the switch for selecting the operation of the first voltage generator and the second voltage generator.
상기와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다. 패키지상태에서 사용하지 않는 핀을 제1,2패드로 하여 외부에서 제1,2패드에 높은 전압을 걸어 스위칭부의 파괴부를 파괴함으로서 회로결선이 변경되어 제1전압발생부와 제2전압발생부의 작동을 선택할 수 있게 한다.Referring to the operation of the present invention made as described above are as follows. The first and second voltage generators are operated by breaking the breaker of the switching part by applying a high voltage to the first and second pads externally using the first and second pads in the package state. Allows you to select
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
도2는 본 발명에 따른 실시예로서 반도체장치의 내부전압 발생기를 나타낸 회로도이다.2 is a circuit diagram showing an internal voltage generator of a semiconductor device according to an embodiment of the present invention.
도2에 도시된 바와 같이 낮은 외부전압에서 일정한 비율로 내부전압을 발생시키고 높은 외부전압에 대해서는 안정적으로 변화하지 않도록 하는 제1전압발생부(10)와, 낮은 외부전압에는 변화가 없다가 높은 외부전압에 대해서는 일정한 비율로 상승되는 내부전압을 발생시키는 제2전압발생부(20)와, 제1전압발생부(10)와 제2전압발생부(20)의 작동을 선택하기 위한 스위칭부(30)와, 스위칭부(30)를 제어하기 위한 제1,2패드(32)(34)로 이루어진다.As shown in FIG. 2, the first voltage generator 10 generates an internal voltage at a constant rate at a low external voltage and does not stably change for a high external voltage, and a high external As for the voltage, the second voltage generator 20 generates an internal voltage rising at a constant rate, and the switching unit 30 selects operations of the first voltage generator 10 and the second voltage generator 20. ) And first and second pads 32 and 34 for controlling the switching unit 30.
스위칭부(30)는 제1전압발생부(10)와 제2전압발생부(20)의 작동을 선택하기 위한 제어선 사이에 소오스와 드레인이 각각 제1,2전압발생부(10)(20)에 연결되어 있으며 게이트가 제1패드(32)와 연결된 제4NMOSFET(Q4)와, 소오스가 제4NMOSFET(Q4)와 제1패드(32)에 연결되고 게이트와 드레인이 전원전압(Vcc)에 연결된 제1NMOSFET(Q1)와, 외부에서 제1,2패드(32)(34)에 높은 전압을 인가했을 때 파괴되는 파괴부(40)와, 드레인이 제2패드(34)와 파괴부(40)에 연결되고 소오스는 접지되며 게이트는 제1NMOSFET(Q1)의 드레인과 전원전압(Vcc)에 연결된 제3NMOSFET(Q3)로 이루어진다.The switching unit 30 has a source and a drain between the first and second voltage generators 10 and 20 between the control lines for selecting the operation of the first and second voltage generators 10 and 20, respectively. 4NMOSFET Q4 connected to the first pad 32, a source connected to the fourth NMOSFET Q4 and the first pad 32, and a gate and a drain connected to the power supply voltage Vcc. The first NMOSFET Q1, the breaker 40 that is destroyed when a high voltage is applied to the first and second pads 32, 34, and the drain has the second pad 34 and the breaker 40. Is connected to a source, a source is grounded, and a gate is formed of a drain of the first NMOSFET Q1 and a third NMOSFET Q3 connected to the power supply voltage Vcc.
파괴부(40)는 드레인이 제1패드(32)에 연결되고 소오스는 접지(GND)에 연결되며 게이트가 제2패드(34)와 제3NMOSFET(Q3)의 드레인에 연결된 제2NMOSFET(Q2)로 이루어진다.The breaker 40 has a drain connected to the first pad 32, a source connected to the ground GND, and a gate connected to the second NMOSFET Q2 connected to the drain of the second pad 34 and the third NMOSFET Q3. Is done.
이때 제1NMOSFET(Q1)와 제3NMOSFET(Q3)의 전류공급능력은 제2NMOSFET(Q2)의 게이트산화막이 파괴되어 게이트와 드레인이 전기적으로 연결되었을 때 저항값이 수Ω에서 수백㏀으로 분포하여도 로직에러가 발생되지 않도록 하기 위해 포화상태에서 수㎂정도로 제한하는 트랜지스터의 폭/길이 비율을 가져야한다.At this time, the current supply capability of the first NMOSFET Q1 and the third NMOSFET Q3 is determined by the logic even if the resistance is distributed from several to several hundreds of milliamps when the gate oxide of the second NMOSFET Q2 is destroyed and electrically connected to the gate and drain. To avoid errors, the transistors must have a width-to-length ratio that limits them from saturation to several orders of magnitude.
상기와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.Referring to the operation of the present embodiment made as described above are as follows.
제1NMOSFET(Q1)와 제3NMOSFET(Q3)는 내부전압 발생기의 파괴부(40)가 파괴되기 전까지는 제1전압발생부(10)와 제2전압발생부(20)를 연결시켜 주는 제4NMOSFET(Q4)를 안정적으로 온시키는 역할을 한다.The first NMOSFET Q1 and the third NMOSFET Q3 connect the first voltage generator 10 and the second voltage generator 20 until the breaker 40 of the internal voltage generator is destroyed. Q4) to turn on stably.
파괴부인 제2NMOSFET(Q2)가 파괴되기 전에는 전원전압에 의해 제1NMOSFET(Q1)는 온되어 제1노드(N1)의 전위를 고전위로 만들고, 제3NMOSFET(Q3)는 온되어 제2노드(N2)의 전위를 저전위로 만든다. 따라서 제2NMOSFET(Q2)는 오프되기 때문에 제4NMOSFET(Q4)가 온되어 제1전압발생부(10)와 제2전압발생부(20)가 동일하게 작동되어 도1에 도시된 그래프와 같이 외부전압에 의해 내부전압의 변하게 되어 번인테스트를 수행할 수 있게된다.Before the second NMOSFET Q2, which is a breakdown portion, is destroyed, the first NMOSFET Q1 is turned on by the power supply voltage to bring the potential of the first node N1 to a high potential, and the third NMOSFET Q3 is turned on so that the second node N2 is turned off. To make the potential of. Therefore, since the second NMOSFET Q2 is turned off, the fourth NMOSFET Q4 is turned on so that the first voltage generator 10 and the second voltage generator 20 operate in the same manner, and thus the external voltage as shown in the graph shown in FIG. By changing the internal voltage it is possible to perform burn-in test.
그런데 번인테스트를 수행하고 나면 내부전압이 더 이상 높아질 필요가 없기 때문에 외부전압과 무관한 안정적인 동작을 하도록 하기 위해 제1전압발생부(10)의 작동을 갖도록 하기 위해 파괴부(40)를 파괴시키게 된다.However, after performing the burn-in test, since the internal voltage does not need to be increased anymore, the destruction unit 40 is destroyed to have the operation of the first voltage generator 10 in order to perform stable operation irrespective of the external voltage. do.
파괴부(40)의 파괴는 패키지 상태에서 내부회로가 연결되지 않는 핀(NC)을 사용하여 제2패드(34)에 높은 전압을 제1패드(32)에는 접지를 연결하고, 외부에서 제2NMOSFET(Q2)의 게이트산화막이 파괴되는 파괴전압이상인 1mA정도의 전류를 흘려주면 제2NMOSFET(Q2)의 게이트-드레인이 전기적으로 연결된다.Destruction of the breaker 40 is performed by connecting the high voltage to the second pad 34 to the ground of the first pad 32 by using a pin (NC) to which the internal circuit is not connected in the package state, and externally the second NMOSFET. The gate-drain of the second NMOSFET Q2 is electrically connected when a current of about 1 mA is applied which is equal to or greater than the breakdown voltage at which the gate oxide film of Q2 is destroyed.
이경우 칩의 다른 부분에는 전압이 가해지지 않도록 제2NMOSFET(Q2)의 게이트-소오스부분이 파괴되지 않도록 해야한다.In this case, the gate-source portion of the second NMOSFET Q2 should not be destroyed so that no voltage is applied to other portions of the chip.
이와 같이 파괴부(40)가 파괴되면 제2NMOSFET(Q2)의 게이트와 드레인이 접속된 다이오드 형태를 취하며 또다른 다이오드인 제1NMOSFET(Q1)보다 전류구동능력이 훨씬 크므로 제1노드(N1)의 전압은 매우 낮은 값으로 설정되어 제4NMOSFET(Q4)를 오프시켜 제1전압발생부(10)만 작동된다.As such, when the breaker 40 is destroyed, the gate and the drain of the second NMOSFET Q2 are connected to each other, and the current driving capability is much greater than that of the first NMOSFET Q1, which is another diode. Is set to a very low value so that the fourth NMOSFET Q4 is turned off to operate only the first voltage generator 10.
도3은 본 발명에 따라 번인테스트를 실시한 후 파괴부를 파괴한 상태에서 외부전압의 변화에 대한 내부전압의 변화를 나타낸 그래프이다.Figure 3 is a graph showing the change in the internal voltage with respect to the change in the external voltage in the state in which the breakdown portion is destroyed after the burn-in test according to the present invention.
도3에서 보는 바와 'A'그래프는 외부전압이 V1까지는 내부전압이 일정한 비율로 증가하지만 V1이상에서는 외부전압의 변화에 무관하게 안정적인 출력을 나타내고 있음을 알 수 있다.As shown in FIG. 3, the 'A' graph shows that the external voltage increases up to V1 at a constant rate, but above V1 shows a stable output regardless of the change of the external voltage.
도4는 본 발명에 따른 파괴부의 다른 실시예를 나타낸 회로도이다.Figure 4 is a circuit diagram showing another embodiment of the breaker according to the present invention.
도4에 도시된 바와 같이 도3의 제2NMOSFET(Q2)의 게이트산화막처럼 파괴전압이 일정하며 파괴이후 산화막 양단의 전극이 전기적으로 연결될 수 있는 다른 물질로 ONO(Oxide Nitride Oxide)를 사용하였다.As shown in FIG. 4, as the gate oxide film of the second NMOSFET Q2 of FIG. 3, the breakdown voltage is constant, and after the breakdown, ONO (Oxide Nitride Oxide) is used as another material to which the electrodes at both ends of the oxide film may be electrically connected.
따라서 제2NMOSFET(Q2)의 게이트와 드레인 양단에 ONO물질을 추가하여 제1,2패드(32)(34)에 고전압을 가할 경우 ONO물질은 파괴전압이 낮으므로 칩의 다른 부분에는 영향을 주지 않으면서 ONO부분만 파괴되어 게이트와 드레인을 전기적으로 연결시키게 된다.Therefore, if the high voltage is applied to the first and second pads 32 and 34 by adding ONO material across the gate and the drain of the second NMOSFET Q2, the ONO material has a low breakdown voltage and thus does not affect other parts of the chip. In this case, only the ONO part is broken and the gate and drain are electrically connected.
위와 같이 회로변경을 위한 게이트산화막의 파괴과 ONO의 파괴는 패지지이후 고전압 번인테스트후 불량한 셀을 스크린한 이후에 이루어져야 한다.As described above, the destruction of the gate oxide film and the ONO for the circuit change should be performed after screening the defective cell after the high voltage burn-in test after the patching.
상기한 바와 같이 본 발명은 패키지장치의 번인테스트를 위하여 외부의 고전압에 대해 내부전압이 일정한 비율로 상승하게 설계된 내부전압 발생기를 번인테스트를 실시한 후에는 내부전압이 외부의 고전압에 무관하도록 하여 함으로서 외부전압에서 보다 안정적이고 동작전류도 감소시킬 수 있다는 이점이 있다.As described above, according to the present invention, after the burn-in test of the internal voltage generator designed to increase the internal voltage at a constant rate with respect to the external high voltage for the burn-in test of the package device, the internal voltage is independent of the external high voltage. It has the advantage of being more stable in voltage and reducing the operating current.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348837B1 (en) * | 1999-01-12 | 2002-08-17 | 닛본 덴기 가부시끼가이샤 | Semiconductor integrated circuit device equipped with power make-up circuit used in burn-in test after packaging and method for testing the same |
| KR101080171B1 (en) * | 2005-09-22 | 2011-11-07 | 주식회사 하이닉스반도체 | internal voltage driver |
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- 1997-12-31 KR KR1019970082524A patent/KR19990062213A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971231 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |