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KR19990023856A - 에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법 - Google Patents

에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법 Download PDF

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KR19990023856A
KR19990023856A KR1019980034439A KR19980034439A KR19990023856A KR 19990023856 A KR19990023856 A KR 19990023856A KR 1019980034439 A KR1019980034439 A KR 1019980034439A KR 19980034439 A KR19980034439 A KR 19980034439A KR 19990023856 A KR19990023856 A KR 19990023856A
Authority
KR
South Korea
Prior art keywords
thickness
oxide film
bonded wafer
wafers
wafer
Prior art date
Application number
KR1019980034439A
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English (en)
Inventor
히로지 아가
기요시 미타니
마사타케 나카노
Original Assignee
와다 다다시
신에쯔 한도타이 컴파니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와다 다다시, 신에쯔 한도타이 컴파니 리미티드 filed Critical 와다 다다시
Publication of KR19990023856A publication Critical patent/KR19990023856A/ko

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Abstract

결합 웨이퍼를 제조하는 방법에 있어서, 2매의 경면-연마 실리콘 웨이퍼의 적어도 하나의 표면위에 산화 막을 형성한다.
상기 2매의 실리콘 웨이퍼를 상기 경면-연마 표면들이 서로 밀접하게 접촉 되도록 겹쳐놓은 다음, 상기 웨이퍼들을 함께 확고하게 결합시키기 위하여 웨이퍼들을 열처리한다.
다음에, 박막을 얻기 위하여 하나의 웨이퍼의 두께를 감소시킨 다음, 그 표면을 연마하고 그리고 박막의 두께를 균일하게 만들기 위하여 기상-에칭을 수행한다.
선택적으로, 상기 기상-에칭된 표면을 경면-연마한다.
상기 결합 웨이퍼의 표면을 산화하고, 그리고 형성된 표면 산화 막을 제거한다.
상기 방법에 있어, 결합 웨이퍼의 표면위에 형성된 산화 막의 두께가 50 nm 미만이 되게 한다.
상기 방법은 PACE 방법에 따르는 에칭 또는 다음의 경면 연마중에 발생된 손상 및 결정 결함들을 신뢰성 있게 제거하므로써, 양호한 두께 균일성 및 우수한 결정성을 갖는 극박 SOI층을 갖는 결합 웨이퍼를 비교적 단순하고 저 비용으로 제조할 수 있게 해준다.

Description

에스 오 아이 층위에의 산화 막 형성방법 및 결합 웨이퍼 제조방법
본 발명은 에스 오 아이(SOI)(Silicon on Insulater; 이하,'SOI'라 칭함)구조를 갖는 웨이퍼에 산화 막을 형성하는 기술 및 2매의 경면-연마 실리콘 웨이퍼(mirror-polished silicon wafer)가 접착제의 사용없이 함께 결합되고, 이 웨이퍼의 하나는 후에 박막화 되는 SOI 구조를 갖는 결합 웨이퍼(bonded wafer)를 제조하는 기술에 관한 것이다.
SOI 구조를 갖는 웨이퍼를 제작하는 방법으로서 두가지 방법이 널리 알려져 있다.
그 하나의 방법은 SIMOX(separation by implanted oxygen)방법 인데, 이 방법은 산소 이온들이 고 농도에서 실리콘 단결정(monocrystal)내로 주입(implant)된 다음, 열처리가 고온에서 수행되어 산화 막(oxide film)을 형성하는 방법이다.
다른 하나의 방법은 2매의 경면- 연마 실리콘 웨이퍼가 접착제의 사용없이 함께 결합되는 결합 방법이며, 이 방법에서는 웨이퍼의 하나가 후에 박막화 된다.
상기 SIMOX 방법에 있어서, 디바이스 활성 영역(device active region)이 되는 SOI층의 두께가 산소이온주입 시간에 가속전압의 조절을 통해 결정되고, 제어될 수 있다.
따라서,상기 SIMOX 방법은 두께의 고 균일성(uniformity)(이하, '두께 균일성'이라 칭함)을 갖는 얇은 SOI 층을 용이하게 형성할 수 있는 이점을 갖는다.
그러나, 상기 SIMOX 방법은 매입 산화 막(buried oxide film)의 신뢰성, SOI 층의 결정성, 및 1300℃이상의 온도에서의 열처리의 필요성과 관련하여 많은 문제점을 갖는다.
한편, 상기 웨이퍼 결합 방법에 있어서는 2매의 경면-연마 실리콘 단결정 웨이퍼중의 적어도 하나에 산화 막을 형성하고 접착제의 사용없이 함께 접합된 다음, 열처리(통상은 1100 - 1200℃에서)를 행하여 결합을 강화시키기고 ; 후에 상기 웨이퍼중의 하나를 연삭(grinding) 또는 습식에칭(wet etching)에 의해 박막(thin film)화 한 다음, 박막의 표면을 경면-연마하여 SOI층을 형성한다.
따라서, 매입 산화물 층의 신뢰성이 높고, 그리고 SOI층의 결정성도 양호하다.
그러나, 박막이 기계적가공에 의해 형성되므로, 얻어진 SOI층의 두께 및 두께 균일성과 관련하여 한계가 있다.
그러나, 반도체 디바이스의 고 집적화(increased degree of integration) 및 고 속도화에 대처하기 위하여 SOI층 두께의 추가 감소가 요구되고 있으며, 1㎛ 이하의 두께를 갖는 극박(very thin) SOI층에 대한 요구가 나타나고 있다.
따라서, 상기한 극박 SOI층이 결합 웨이퍼의 사용을 통해 제조될 수 있고 그리고 SOI층의 두께를 SIMOX 법에 따라 얻어진 것과 같거나 또는 얇게 감소시켜 결합 웨이퍼가 장래 CMOS 기체(substrate)로서 사용 되도록 하기 위하여, SOI층은 적어도 0.1㎛±0.01㎛의 두께 및 정밀도(accuracy)로 가공되어야 한다.
결합 웨이퍼에 있어서, 0.1㎛±0.01㎛의 두께 및 정밀도(가공정도)를 실현하기 위하여, 소위 PACE(plasma assisted chemical etching)법이 개발되어 일본특허공개공보(평)5-160074에 제시되어 있다.
상기 PACE 법에 있어서는 박막의 두께가 기상 에칭(vapor-phase etching)을 통해 균일하게 된다.
미리 균일화 하려고 하는 실리콘 층의 두께 분포를 측정하여 두께 분포(thickness distribution)의 맵(map)을 작성하고; 그리고 이 맵에 따라서 수치 제어(numerically control)에 의해 두꺼운 부분을 국부적으로 기상 에칭에 의해 제거하므로써, 매우 우수한 두께 균일성을 갖는 극 박막을 제조하게 된다.
그러나, 상기한 PACE법에 있어서는 박막의 표면이 RF 플라즈마의 사용을 통해 제거되므로, SOI층의 표면에서 가벼운 손상(slight damage)이 발생된다.
또한, SOI층이 상기 PACE 법에 의해 처리되는 경우, 0.01-5㎛의 주기를 갖는 주기성 미세 거칠음(periodic fine roughness), 소위 헤이즈(haze)가 SOI층의 표면상에 새롭게 형성될 수 있다.
따라서, 상기 헤이즈를 제거하기 위하여, 소위 터치 연마(touch polishing)라고 하는 매우 작은 양의 연마대(stock)를 제거하기 위한 연마가 상기 PACE 법에 따르는 공정을 완료한 후에 수행되어야 한다.
그러나, 터치 연마를 수행한 SOI층을 H. Gassel 등에 의해 제시된 4-단 섹코(Secco)-에칭(J.Electrochem. Soc.,140, pp 1713, 1993)에 따라 평가하는 경우, SOI층의 표면상에는 고 밀도 결정 결함들이 존재한다는 것이 확인할 수 있었다.
즉, 터치 연마의 사용은 상기 PACE 법에 따르는 공정중에 발생된 손상 및 결정 결함들을 제거시키지 못하거나, 또는 터치 연마 자체에 의해 손상 및 결정 결함이 발생된다.
이들 잔류 손상 및 결정 결함들은 디바이스의 전기적 특성에 악 영향을 미치게 된다.
상기 PACE 법에 따르는 공정중에 발생된 손상 및 결정 결함들을 제거하기 위하여, 본 발명의 출원인은 일본 특허출원 제 8-94855호에 제시된 방법을 제안하게 되었는데, 이 방법에서는 SOI층을 터치 연마후에 열 산화처리(thermal oxidation)하여 산화 막을 형성시킨 다음, 손상 및 결정 결함의 두께에 상응하는 양 만큼을 제거시킨다.
그러나, 만족한 결과가 얻어지지 않았으며, 따라서, 손상및 결정 결함에 있어 추가 감소가 요구되고 있다.
만족한 결과를 얻는데 실패한 이유에 대하여 4-단 섹코-에칭의 사용을 통해 조사되었다.
상기 4-단 섹코-에칭의 사용을 통한 평가로 부터, SOI 웨이퍼가 터치 연마후에 열 산화 처리되는 경우, 결정 결함들이 그 조건에 따라서는 열 산화에 의해 새롭게 도입될 수 있다는 것을 발견하게 되었다.
본 발명은 상기한 문제점들을 해결하기 위하여 제안된 것으로서, 본 발명의 목적은
기상 에칭 및/또는 터치 연마후의 열 산화 처리 공정중에 결정 결함들을 새롭게 형성하지 않는 열 산화에 대한 조건을 설정하고, 기상 에칭 또는 터치 연마중에 발생된 결정 결함 및 잔류 손상을 신뢰성 있게 제거하므로써, 양호한 두께 균일성 및 우수한 결정성을 갖는 극박 SOI 층을 갖는 결합 웨이퍼를 비교적 간단하고 저비용으로 제조할 수 있는 SOI층위에의 산화 막 형성 방법을 제공하고자 하는데, 있다.
도 1은 결합 웨이퍼를 제조하는 공정의 일례를 나타내는 플로우 챠트
도 2의(A)및(B)는 PACE법에 따르는 기상-에칭을 개략적으로 나타내는 것으로 서, (A)는 사시도, (B)는 단면도
도 3은 본 발명에 따라 결합 웨이퍼의 표면에 존재하는 손상 및 결정 결함들을 제 거 하는 공정에 있어 손상및 결정 결함들의 변화를 나타내는 설명도
도 4는 본 발명에 있어 열 산화 막의 두께와 표면 결함 피트의 밀도사이의 관계를 나타내는 그래프
도면의 주요부분에 대한 부호의 설명*
11 : 결합 웨이퍼 12 : 공동
16 : 프라즈마 21 : SOI층
22 : 산화 막 23 : 베이스 웨이퍼
24 : 손상 및 결정 결함층
상기한 목적을 달성하기 위하여, 본 발명은 산화 막의 두께가 50 nm 미만인 SOI층위에의 산화 막 형성 방법을 제공한다.
상기 방법에 있어서, 열 산화를 통해 형성된 산화 막의 두께가 50 nm미만으로 제한되므로, 매입 산화물 층 과 표면 산화 막 사이에 샌드위치된 SOI층위에 작용하는 응력이 감소되어 결함들이 새롭게 도입되지 않게 된다.
더우기, 이러한 열 산화 공정은 상기 SOI층위의 표면에 존재하는 결함및 잔류 손상의 제거를 가능하게 해준다.
만약, 열 산화를 통해 형성된 산화 막의 두께가 50nm을 초과하는 경우에는 상기 박 SOI층에 작용하는 응력에 의하여 새로운 결정 결함이 도입된다.
또한, 본 발명은 2매의 경면-연마 실리콘 웨이퍼의 적어도 하나의 표면상에 산화 막을 형성하는 단계;
상기 경면-연마 표면이 서로 밀접한 접촉이 되도록 2매의 실리콘 웨이퍼를 겹쳐놓는 단계(superposing);
웨이퍼들을 함께 확고하게 결합시키기 위하여 웨이퍼들을 열처리하는 단계;
박막을 얻도록 웨이퍼중의 하나의 두께를 감소시키는 단계;
박막의 표면을 연마하는 단계;
박막의 두께를 균일하게 만들기 위하여 기상 에칭을 수행하는 단계;
상기 기상 에칭된 표면을 선택적으로 경면-연마하는 단계;
결합 웨이퍼의 표면을 산화시키는 단계; 및
형성된 산화 막을 제거하는 단계를 포함하고,
상기 결합 웨이퍼의 표면상에 형성된 산화 막의 두께가 50nm 미만으로 제조되는 결합 웨이퍼 제조 방법을 제공한다.
상기한 바와 같이, 본 발명에 따라 결합 웨이퍼를 제조하는 방법에 있어서는, SOI층의 표면이 기상 에칭에 의해 처리된 후, 또는 상기 기상 에칭된 표면이 경면-연마된 후, 결합 웨이퍼의 표면이 산화되고, 그리고 형성된 표면 산화 막이 제거된다.
따라서, 상기 기상 에칭중 또는 그 후의 경면-연마중에 발생되는 손상 또는/및 결정 결함들이 있는 층[이하,'손상 층(damage layer)'이라 칭함]의 표면이 산화 막으로 변환된 다음, 제거되므로써, SOI 층의 표면에서의 손상 및/또는 결정 결함들이 제거될 수 있다.
본 발명에 있어서, 결합 웨이퍼의 SOI층의 표면이 열 산화처리될 때, 산화 막의 두께는 50nm 미만이 되도록 제어되어야 한다.
만약, 산화 막의 두께가 50nm을 초과하면, 매우 많은 수의 새로운 결정 결함들이 SOI 층에 발생된다는 것이 발견되었다.
본 발명에 따르는 결합 웨이퍼를 제조하는 방법에 있어서, 박막의 두께가 기상 에칭를 통해 균일하게 만들어진 후의, 또는 기상 에칭된 표면이 경면-연마된 후의 SOI층의 두께는 1㎛ 이하가 바람직하다.
상기한 바와 같이, 본 발명은 최근에 요구되고 있는 1㎛ 이하의 두께를 갖는 극박 SOI층에 결정 결함등의 발생을 방지함에 있어 효과적이다.
즉, 산화 막이 이러한 극박 SOI층에 형성될 때, 큰 응력이 SOI층상에 작용하게 되어 결정 결함등이 SOI층에 쉽게 발생하게 된다.
본 발명의 방법은 기상 에칭 또는 그 후의 연마중에 발생되는 잔류 손상 또는 결정 결함들이 확실하게 제거되고, 따라서, 높은 수준의 두께 균일성을 갖는 실리콘 결합 웨이퍼의 제조를 가능하게 해준다.
상기한 바와 같이, 본 발명에 있어, SOI 층의 표면이 산화될 때, 산화 막의 두께는 50nm 미만이 된다.
따라서, 산화공정이 상기 SOI 층에 새로운 결정 결함의 도입 없이 수행될 수 있다.
따라서,상기 박막의 두께가 기상 에칭을 통해 균일하게 만들어지고 그리고 에칭된 표면이 터치 연마를 통해 연마되는 결합 웨이퍼의 잔류 손상 및결정 결함들을, 새로운 결정 결함의 발생 없이,제거하는 것이 가능하게 된다.
따라서, 우수한 결정성을 갖는 결합 웨이퍼가 비교적 용이하게 그리고 비교적 저 비용으로 제조될 수 있다.
이하, 본 발명의 바람직한 예를 통하여 본 발명을 상세히 설명한다.
이하, 본 발명의 예를 도면을 통해 설명한다.
그러나, 본 발명은 이에 한정되는 것은 아니다.
도 1은 기상 에칭 단계 및 터치 연마 단계를 포함하는 결합 웨이퍼를 제조하는 공정을 나타내는 공정도를 나타낸다.
단계1에서, 디바이스의 사양(specification)에 적합한 2매의 경면-연마 실리콘 웨이퍼들이 준비된다.
단계2에서, 상기 웨이퍼의 적어도 하나는 약 0.3-2.0㎛의 두께를 갖는 산화 막을 그 표면에 형성하기 위하여 열 산화처리된다.
단계3에서, 2매의 실리콘 웨이퍼들이 경면-연마 표면이 밀접하게 접촉 되도록 겹쳐진다.
상기 웨이퍼의 경면-연마 표면들이 청정 분위기 및 실온에서 서로 접촉될 때, 웨이퍼들은 접착제등의 사용없이 서로에 대하여 접합된다.
상기와 같이 접합된 웨이퍼들의 결합강도는 너무 낮아 그것들이 디바이스 제조 공정에서 그 자체로 사용될 수 없다.
따라서, 단계4에서, 웨이퍼들은 결합강도를 충분한 수준으로 증가시키기 위하여 산화성 분위기에서 열처리되어야 한다.
상기 열처리는 1050-1200℃에서 30분-2시간 동안 습 산소(wet oxygen)분위기에서 수행되는 것이 바람직하다.
단계5에서, 상기와 같이 결합된 웨이퍼의 한쪽 표면은 연삭 된다.
연삭 되는 웨이퍼는 산화 막이 단계2에서 형성된 웨이퍼 또는 산화 막이 형성되지 않은 웨이퍼 일 수 있다.
하나의 웨이퍼는 후방 표면(결합 웨이퍼의 상부 표면)에서 연삭 되어 SOI층의 두께가 약 10㎛가 되도록 한다.
단계6에서, 단계5에서 연삭된 표면은 경면 연마된다.
이 단계에서, 경면 연마는 경면-연마 웨이퍼를 제조하는 일반적인 공정에서와 같은 방법으로 수행된다.
따라서, 상기 SOI층의 두께는 약 2-7㎛로 감소된다.
다음 단계7에서, 박막의 두께는 기상 에칭을 통해 균일하게 만들어진다.
이 단계에서, 바람직하게는, PACE 방법이 사용 되는데, 이 방법에서는 도 2의 (A)및 (B)에 나타난 바와 같이, RF 프라즈마(16)가 기상 에칭을 수행하기 위하여 공동(cavity)(12)내에서 국부적으로(locally) 발생된다.
상기 PACE 방법은 건식 에칭(dry etching)중의 하나의 타입이다.
결합 웨이퍼(11)상의 SOI층의 두께 분포가 우선 측정된다.
상기 공동(12)이 결합 웨이퍼위로 움직일 때, 공동(12)의 주행속도는 두께 분포에 따라 제어되어 각각의 부분이 프라즈마(16)에 노출되는 시간 주기가 제어된다.
따라서, 표면에서의 에칭 제거량이 제어되므로, 결합 웨이퍼(11)상의 SOI층의 두께는 균일하게 만들어진다.
상기 프라즈마(16)는 부터 결합 웨이퍼(11)상,하부에 배치된 전극(13)및(14)에 RF 전력원(15)에서 RF 전압을 인가하므로서 공동(12)내에서 국부적으로 발생된다.
상기 공동(12)은 결합 웨이퍼(11)상을 자유롭게 이동할 수 있도록 지지된다.
단계8은 단계7에서의 기상 에칭에 기인하여 발생된 표면에서 헤이즈를 제거하려고하는 터치 연마단계이다.
상기 기상 에칭된 표면은 5-15nm, 바람직하게는 약 10nm정도의 깊이로 연마된다.
결합 웨이퍼가 상기와 같은 단계들을 통해 제조되더라도 이와 같이 제조된 결합 웨이퍼의 SOI의 층은 도 3의 (a)부분에 나타난 바와 같이, 특히, 표면부근에 많은 손상및 많은 결정 결함들을 가지고 있다.
본 발명에 있어서, 상기 손상 및 결정 결함 층(24)은 다음의 산화에 의하여 제거되고, 그리고 새로운 손상이 터치 연마단계에서 발생될 가능성이 있다.
따라서, 단계8이 생략될 수 있다.
도 3은 본 발명에 따라 결합 웨이퍼의 표면에 존재하는 손상 및 결정 결함들의 밀도의 변화를 나타내는 설명도이다.
도 3의 (a)부분은 도 1의 단계들을 수행한 직후의 웨이퍼를 나타낸다.
산화 막(22)은 지지체(support)로서 역할을 하는 베이스 웨이퍼(23)와 SOI층(21)의 사이에 매입된다.
중앙부에 비하여, SOI층(21)의 표면 부근은 보다 많은 손상 및 보다 많은 수의 결정 결함(24)을 포함하고 있다.
상기 손상및 결정 결함의 층은 약 300nm의 깊이에 이른다.
본 발명에 있어서는, 손상 및 결정 결함의 층을 제거하기 위하여, 상기와 같이 제조된 결합 웨이퍼(11)의 표면은 우선 산화 단계(31)에서 산화되어 도 3의(b)부분에 나타난 바와 같이, 손상및 결정 결함이 존재하는 영역의 일부를 포함하는 산화 막(25)를 형성하게 된다.
다음에, 산화 막 제거단계(32)에서, 산화 막(25)이 제거되므로, 도 3의(c)부분에 나타난 바와 같이, 손상 및 결정 결함(24)의 층이 제거된다.
산화 막(25)의 제거는 상기 SOI 층이 산화 막 제거 단계(32)후에 원하는 목표 두께를 갖도록 수행된다.
본 발명의 산화단계(31)에 있어서, 산화 막의 두께는 50nm 미만이 되도록 한다.
상기 종래 기술의 란에서 기술한 바와 같이, 일본 특허 출원 제 8-94855에 제안된 기술에 있어서, 전 손상 층(entire damage layer)(24)이 산화 막으로 변환되어야 한다.
본 발명자들은 자세히 조사한 결과 손상및 결정 결함의 층이 아르곤과 같은 불활성 가스, 질소, 또는 수소와 같은 환원가스의 분위기에서 웨이퍼를 열처리하는 단순한 공정을 통해 제거될 수 있다는 것을 인식하게 되었다.
그러나, 열처리가 손상 및 결정 결함(24)의 층을 제거하기 위하여 적절한 조건에서 수행되면, 실리콘 표면이 약간 에칭되고 그리고 거칠어지는 현상이 일어나게 된다.
따라서, 적어도 산소 가스 및 수증기를 함유하는 산화성 분위기에서 열처리하므로서, 형성되는 산화물로 표면을 보호하면서 열처리하는 것이 필요하다.
그러나, 후술되는 실험을 통하여, SOI층위에 형성된 산화 막의 두께가 50nm를 초과하는 경우에는 상기 SOI층내에 매우 많은 양의 새로운 결정 결함이 도입된다는 것을 해명 되었다.
이 실험에서, 기상 에칭 및 터치 연마를 수행한 6-인치 결합 웨이퍼의 SOI층(두께 0.8㎛)을 열 산화처리하여 소정 두께를 갖는 산화 막을 형성시켰다.
상기 산화 막의 두께를 변화시키면서 다수의 샘플이 제조되었다.
산화 막의 제거 후, 이들 샘플들은 피트 밀도(pit density)와 산화 막의 두께(도 4에서 흰원)사이의 관계를 얻기 위하여 4-단-섹코 에칭 법에 따라 에칭되었다.
또한, 피트 밀도는 상기 PACE 법에 따르는 기상 에칭직후, 터치 연마 및 산화전(도 4에서 흰 삼각형)에 측정되었다.
도 4에 나타난 바와 같이, 산화 막의 두께가 50nm 미만인 경우, 피트 밀도는 우수한 값인 2×101- 8×101counts/㎠ 이다.
그러나, 산화 막의 두께가 50nm를 초과하는 경우, 피트 밀도는 현저히 높은 103counts/㎠ 오더(order)정도로 증가한다.
이러한 결정 결함 발생 메카니즘은 명확하지 않지만, 결정 결함의 발생이, 예를 들면, 산화에 기인한 격자간 실리콘(interstitial silicon)의 얇은 SOI층으로의 방출 및 산화 막에 의해서 형성된 샌드위치 구조에 기인한 얇은 SOI층으로의 응력의 도입에 의해 야기된 것으로 여겨진다.
상기 SOI 필름위에의 산화 막 형성 공정은 800-1150℃에서 그리고 수-수10%의 산소 가스를 질소 가스에 첨가하므로서 얻어진 산화성 분위기에서 약 30-180분 동안 수행되는 것이 바람직하다.
그러나, 산화 막의 두께가 50nm 미만이 되도록 제어될 수 있는 한에 있어서는 불활성 가스 또는 환원가스 어느 것도 함유하지 않은 산화성 가스가 사용될 수 있다.
더우기, 산화 막이 습식 에칭을 통해 제거되는 것이 바람직하며, 특히 바람직하게는 불화수소산(hydrofluoric acid) 수용액의 사용에 의한 에칭을 통해 제거되는 것이다.
상기 산화 막의 두께가 50nm 미만의 두께로 세팅되면, SOI층의 표면에서 300nm의 깊이까지에 있는 결함들은 제거될 수 없는 우려가 있다.
그러나, 상기한 실험 결과에서 입증된 바와 같이, 표면의 피트 밀도는 산화 막의 두께가 50nm 미만의 두께로 세팅되는 경우, 현저히 감소된다.
이것은 상기 SOI층의 표면에 존재하는 결정 결함등이 산화열처리에 의해 제거된다는 것을 의미한다.
산화 막을 형성하는 방법은 본 발명의 결합 웨이퍼의 SOI층의 표면에 존재하는 손상 및 결정 결함들을 제거하는 수단(measure)으로 기술되었다.
그러나, 상기 방법은 웨이퍼 결합 방법 또는 SIMOX법과 같은 SOI층의 형성방식에 무관하게 SOI층을 갖는 어떠한 웨이퍼에도 적용될 수 있다.
더우기, 이들 SOI층 형성방법으로 형성된 SOI층의 표면에서 손상 및 결정 결함들의 제거를 목적으로 하는 PACE 법 또는 PACE + 터치 연마처리 후의 SOI층에도 적용될 수 있다.
더우기, 상기 방법은 일반적인 SOI웨이퍼의 표면 상태가 열처리에 의해 향상되는 경우에, 그리고 상기 SOI 웨이퍼의 표면이 단지 산화되는 경우에도 적용될 수 있다.
상기 SIMOX 방법은 SOI층 형성 방법으로서, 그 기본 개념은 고농도 산소 이온(16O+)이 단결정 실리콘 기판에 주입되고, 그리고 실리콘(Si)과 산소(O)사이의 반응이 고온 열처리(1100-1300℃)를 통해 야기되어 실리콘 기판내부에 B-SiO2필름(매입 산화 막)을 형성하도록 하는 것이다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다.
그러나, 본 발명은 이에 한정되는 것은 아니다.
실시예
150mm의 직경을 갖는 24개의 경면-연마 실리콘 웨이퍼(전도형: p 형 ; 저항: 10Ω·㎝)가 준비되어 12매의 결합 웨이퍼 와 12매의 베이스 웨이퍼로 나누었다.
이들 웨이퍼들은 도 1에 나타난 공정들에 따라 결합되어 SOI층이 0.8㎛의 두께를 갖는 12매의 결합된 웨이퍼를 얻었다.
12매의 결합된 웨이퍼들은 산화 막의 두께가 6nm, 24nm, 50nm, 110nm, 275nm,또는 685nm(6 종류)가 되도록 2매씩 열 산화시켰다.
6nm, 24nm, 및 50nm의 산화 막 두께에 대해서는 95%의 질소 및 5%의 산소를 함유하는 산화분위기가 사용되었다.
상기 110nm, 275nm,및 685nm의 산화 막 두께에 대해서는 습 산소 분위기가 사용되었다.
다음에, 상기 산화 막을 불화수소산 수용액을 사용하여 제거한 다음, 상기 SOI 층의 표면에서 결함 피트의 밀도를 측정하기 위하여 상기한 4-단-섹코-에칭법에 따라 선택 에칭(preferential etching)이 수행되었다.
그 측정 결과는 도 4에 나타나 있다.
도 4에서, 수평 축은 산화 막의 두께를 나타내고, 그리고 수직 축은 결함 피트의 밀도를 나타낸다.
비교를 위하여, 2매의 비교 웨이퍼의 결함 피트 밀도의 평가결과를 도 4에 나타내었는데, 그 평가 결과도 4-단계-섹코-에칭법에 따라 수행되어 얻어진 것이다.
상기 비교 웨이퍼들은 PACE 법에 따라 기상 에칭은 수행하였지만, 터치 연마 및 산화를 수행하지 않은 것이다.
도 4에는 동일한 산화물 두께를 갖는 두 웨이퍼의 평균값이 나타나 있다.
도 4에 나타난 바와 같이, 산화 막의 두께가 50nm 와 같거나 또는 그 보다 큰 경우에는 결함 피트 밀도는 높고, 그리고 산화 막 두께가 50nm미만인 경우에는 결함 피트 밀도가 현저히 감소한다.
본 발명은 상기한 예에 한정되는 것은 아니다.
상기한 예는 단지 예에 불과하고, 특허청구범위에 기술된 것과 근본적으로 같은 기술적 사상을 갖고 그리고 같은 작용및 효과를 제공하는 것은 본 발명의 범위에 포함된다.
예를 들면, 상기 예에 있어서, 결합 웨이퍼를 구성하는 웨이퍼중의 하나의 두께가 연삭, 연마, 및 기상-에칭에 의해 감소된다.
그러나, 일본특허출원공개제 5-211128호에 기술된 기술이 선택적으로 사용될 수 있다.
상기 기술에 있어서는, 결합되기 전의 실리콘 웨이퍼중의 하나의 상부 표면에서 수소이온(양성자) 또는 귀한 가스 이온(noble gas ion)들을 주입하여 상기 웨이퍼내에 미소 기포층을 형성시키고 ; 그리고 산화 막을 통해 다른 실리콘 웨이퍼와 결합한 다음, 열처리에 의해 상기 미소 기포층을 벽개면(delaminating plane)으로서 박막상으로 분리하고, SOI 웨이퍼를 얻는다.
상술한 바와 같이, 본 발명은 양호한 두께 균일성 및 우수한 결정성을 갖는 극박 SOI층을 갖는 결합 웨이퍼를 비교적 간단하고 저비용으로 제조할 수 있는 효과가 있는 것이다.

Claims (9)

  1. SOI층위에 산화 막을 형성하는 방법에 있어서,
    상기 산화 막의 두께가 50nm 미만이 되게 하는 것을 특징으로 하는 SOI층위에의 산화 막 형성방법
  2. 결합 웨이퍼를 제조하는 방법에 있어서,
    2매의 경면-연마 실리콘 웨이퍼의 적어도 하나의 표면위에 산화 막을 형성하는 단계;
    상기 경면-연마 표면들이 서로 밀접하게 접촉 되도록 상기 2매의 웨이퍼를 겹쳐놓는 단계;
    상기 웨이퍼들을 함께 확고하게 결합시키기 위하여 웨이퍼를 열처리하는 단계;
    박막을 얻기 위하여 웨이퍼의 하나의 두께를 감소시키는 단계;
    박막의 표면을 연마하는 단계;
    박막의 두께를 균일하게 만들기 위하여 기상 에칭을 수행하는 단계;
    결합 웨이퍼의 표면을 산화시키는 단계; 및
    형성된 표면 산화 막을 제거하는 단계를 포함하고,
    결합 웨이퍼의 표면위에 형성되는 산화 막의 두께가 50 nm 미만이 되게 하는 것을 특징으로 하는 결합 웨이퍼의 제조방법
  3. 결합 웨이퍼를 제조하는 방법에 있어서,
    2매의 경면-연마 실리콘 웨이퍼의 적어도 하나의 표면위에 산화 막을 형성하는 단계;
    상기 경면-연마 표면들이 서로 밀접하게 접촉 되도록 상기 2매의 웨이퍼를 겹쳐놓는 단계;
    상기 웨이퍼들을 함께 확고하게 결합시키기 위하여 웨이퍼들을 열처리하는 단계;
    박막을 얻기 위하여 웨이퍼의 하나의 두께를 감소시키는 단계;
    박막의 표면을 연마하는 단계;
    박막의 두께를 균일하게 만들기 위하여 기상 에칭을 수행하는 단계;
    상기 기상 에칭된 표면을 경면-연마하는 단계;
    상기 결합 웨이퍼의 표면을 산화시키는 단계; 및
    형성된 표면 산화 막을 제거하는 단계를 포함하고,
    상기 결합 웨이퍼의 표면위에 형성된 산화 막의 두께가 50 nm 미만이 되게 하는 것을 특징으로 하는 결합 웨이퍼의 제조방법
  4. 제2항에 있어서, 박막의 두께가 기상 에칭을 통해 균일하게 된 후의 SOI층의 두께가 1㎛ 이하가 되게 하는 것을 특징으로 하는 결합 웨이퍼의 제조방법
  5. 제3항에 있어서, 박막의 두께가 기상 에칭을 통해 균일하게 된 후, 또는 기상 에칭된 표면이 경면-연마된 후의 SOI층의 두께가 1㎛ 이하가 되게 하는 것을 특징으로 하는 결합 웨이퍼의 제조방법
  6. 제2항의 방법에 따라 제조된 실리콘 결합 웨이퍼
  7. 제3항의 방법에 따라 제조된 실리콘 결합 웨이퍼
  8. 제4항의 방법에 따라 제조된 실리콘 결합 웨이퍼
  9. 제5항의 방법에 따라 제조된 실리콘 결합 웨이퍼
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