KR19990011461A

KR19990011461A - Semiconductor device with short failure check circuit

Info

Publication number: KR19990011461A
Application number: KR1019970034565A
Authority: KR
Inventors: 박철홍; 강상석; 조강용
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1999-02-18

Abstract

본 발명은 쇼트 불량 체크 회로를 구비한 반도체 장치에 관한 것으로서, 외부와 전기적으로 연결되는 제1 패드와, 외부와 전기적으로 연결되는 제2 패드와, 외부와 전기적으로 연결되는 다른 패드들, 및 상기 제1 패드에 제1 전극들이 연결되고 상기 다른 패드들에 제2 전극들이 연결되며 상기 제2 패드에 제3 전극들이 연결되어 상기 제2 패드에 소정의 전압이 인가되면 상기 제1 패드와 상기 다른 패드들이 전기적으로 연결되는 쇼트 불량 체크 회로를 구비한다.The present invention relates to a semiconductor device having a short failure check circuit, comprising: a first pad electrically connected to the outside, a second pad electrically connected to the outside, other pads electrically connected to the outside, and The first pad is different from the first pad when first electrodes are connected to a first pad, second electrodes are connected to the other pads, and third electrodes are connected to the second pad, and a predetermined voltage is applied to the second pad. The pads have a short failure check circuit electrically connected thereto.

Description

Semiconductor device with short failure check circuit

본 발명은 반도체 장치에 관한 것으로서, 특히 쇼트 불량 체크 회로를 구비한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a short defect check circuit.

반도체 장치의 제조가 완료된 후에는 반도체 장치가 전기적으로 불량인지 양품인지가 테스트된다. 반도체 장치의 불량으로서 가장 기본적인 불량 종류로는 쇼트 및 오픈(open)이 있다. 쇼트는 서로 단절되어있어야할 소자 또는 선들이 서로 연결된 상태를 말하고, 오픈은 서로 연결되어있어야할 소자 또는 선들이 끊어진 상태를 말한다. 본 발명은 반도체 장치의 입력단에 쇼트 불량이 발생하였을 때 이를 체크하는 회로에 관한 것이다.After the manufacture of the semiconductor device is completed, it is tested whether the semiconductor device is electrically defective or good. The most basic types of failure of the semiconductor device are short and open. Short refers to a state in which elements or lines to be disconnected from each other are connected to each other, and open refers to a state in which elements or lines to be connected to each other are broken. The present invention relates to a circuit for checking when a short failure occurs at an input terminal of a semiconductor device.

도 1은 쇼트(short) 불량 체크 회로를 구비한 종래의 반도체 장치의 입력단 회로도이다. 도 1을 참조하면, 종래의 반도체 장치(11)는 쇼트 불량 체크 회로(15)를 구비하고, 상기 쇼트 불량 체크 회로(15)에 패드(13) 및 입력단 회로(17)가 연결되어있다.1 is a circuit diagram of an input terminal of a conventional semiconductor device having a short failure check circuit. Referring to FIG. 1, a conventional semiconductor device 11 includes a short failure check circuit 15, and a pad 13 and an input terminal circuit 17 are connected to the short failure check circuit 15.

상기 쇼트 불량 체크 회로(15)는 연속 다이오드(Continuity Diode)(19)로 구성되어있다. 상기 연속 다이오드(19)는 게이트와 소오스가 서로 연결된 N채널 전계효과트랜지스터(19)이다. 상기 N채널 전계효과트랜지스터(19)의 소오스는 접지단(GND)과 연결되고, 그 드레인은 상기 패드(13) 및 상기 입력단 회로(17)와 연결되어있다. 따라서 상기 반도체 장치(11)가 정상인 경우, 상기 패드(13)의 전기적인 특성은 다이오드 특성과 동일하다. 만일 상기 패드(13)에 쇼트 불량이 발생할 경우, 상기 패드(13)의 전기적인 특성은 다이오드 특성이 아니고 쇼트로서 나타난다.The short failure check circuit 15 is composed of a continuous diode 19. The continuous diode 19 is an N-channel field effect transistor 19 in which a gate and a source are connected to each other. The source of the N-channel field effect transistor 19 is connected to the ground terminal GND, and the drain thereof is connected to the pad 13 and the input terminal circuit 17. Therefore, when the semiconductor device 11 is normal, the electrical characteristics of the pad 13 are the same as the diode characteristics. If a short failure occurs in the pad 13, the electrical characteristic of the pad 13 is not a diode characteristic but appears as a short.

이와 같이 패드의 쇼트 불량을 체크하기 위해서는 각각의 패드를 하나씩 테스트해보아야한다. 만일 하나의 패드만을 이용하여 여러 패드의 쇼트 불량을 체크할 수 있다면 그만큼 시간과 노력이 감소되므로 반도체 테스트에 소요되는 비용이 절감될 수가 있다.As such, each pad must be tested one by one in order to check for a short failure of the pad. If only one pad can be used to check for short defects on several pads, the time and effort can be reduced, thereby reducing the cost of semiconductor testing.

따라서 본 발명이 이루고자하는 기술적 과제는 한 패드를 이용하여 복수개의 패드의 쇼트 불량을 체크할 수 있는 반도체 장치의 쇼트 불량 체크 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a short failure checking circuit of a semiconductor device capable of checking a short failure of a plurality of pads using one pad.

도 1은 쇼트(short) 불량 체크 회로를 구비한 종래의 반도체 장치의 입력단 회로도.1 is a circuit diagram of an input stage of a conventional semiconductor device having a short failure check circuit.

도 2는 본 발명의 제1 실시예에 따른 쇼트 불량 체크 회로를 구비한 반도체 장치의 입력단 회로도.2 is an input terminal circuit diagram of a semiconductor device having a short failure check circuit according to a first embodiment of the present invention;

도 3은 상기 도 2에 도시된 반도체 장치의 입력단 회로에 쇼트 불량 발생시 본 발명의 제1 실시예에 따른 반도체 장치의 쇼트 불량 체크 회로를 이용하여 상기 쇼트 불량을 체크하는 방법을 설명하기 위한 도면.FIG. 3 is a diagram for describing a method of checking a short failure by using a short failure check circuit of a semiconductor device according to a first embodiment when a short failure occurs in an input terminal circuit of the semiconductor device shown in FIG. 2; FIG.

도 4는 본 발명의 제2 실시예에 따른 쇼트 불량 체크 회로를 구비한 반도체 장치의 입력단 회로도.4 is an input terminal circuit diagram of a semiconductor device having a short failure check circuit according to a second embodiment of the present invention;

상기 기술적 과제를 이루기 위하여 본 발명은, 외부와 전기적으로 연결되는 제1 패드와, 외부와 전기적으로 연결되는 제2 패드와, 외부와 전기적으로 연결되는 다른 패드들, 및 상기 제1 패드에 제1 전극들이 연결되고 상기 다른 패드들에 제2 전극들이 연결되며 상기 제2 패드에 제3 전극들이 연결되어 상기 제2 패드에 소정의 전압이 인가되면 상기 제1 패드와 상기 다른 패드들이 전기적으로 연결되는 쇼트 불량 체크 회로를 구비하는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention provides a first pad electrically connected to the outside, a second pad electrically connected to the outside, other pads electrically connected to the outside, and a first pad on the first pad. The first pad and the other pads are electrically connected when electrodes are connected, second electrodes are connected to the other pads, and third electrodes are connected to the second pad, and a predetermined voltage is applied to the second pad. A semiconductor device having a short failure check circuit is provided.

바람직하기는, 상기 쇼트 불량 체크 회로는 상기 제1 패드에 드레인들이 연결되고 상기 다른 패드들에 소오스들이 연결되며 상기 제2 패드에 게이트들이 연결된 복수개의 전계효과트랜지스터들이다.Preferably, the short failure check circuit is a plurality of field effect transistors having drains connected to the first pad, sources connected to the other pads, and gates connected to the second pad.

상기 기술적 과제를 이루기 위하여 본 발명은 또, 외부와 전기적으로 연결되는 제1 패드와, 외부와 전기적으로 연결되는 제2 패드와, 외부와 전기적으로 연결되는 다른 패드들, 및 상기 제1 패드에 제1 전극들이 연결되고 상기 다른 패드들에 제2 전극들이 연결되며 상기 제2 패드에 게이트들이 연결되어 상기 제2 패드에 소정의 전압 이상의 전압이 인가되면 상기 제1 패드와 상기 다른 패드들이 전기적으로 연결되는 복수개의 NMOS 트랜지스터들을 구비하는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention also provides a first pad electrically connected to the outside, a second pad electrically connected to the outside, other pads electrically connected to the outside, and a first pad. When the first electrodes are connected, the second electrodes are connected to the other pads, and the gates are connected to the second pad, and when a voltage equal to or greater than a predetermined voltage is applied to the second pad, the first pad and the other pads are electrically connected. A semiconductor device having a plurality of NMOS transistors is provided.

상기 기술적 과제를 이루기 위하여 본 발명은 또한, 외부와 전기적으로 연결되는 제1 패드와, 외부와 전기적으로 연결되는 제2 패드와, 외부와 전기적으로 연결되는 다른 패드들, 및 상기 제1 패드에 제1 전극들이 연결되고 상기 다른 패드들에 제2 전극들이 연결되며 상기 제2 패드에 게이트들이 연결되어 상기 제2 패드에 소정의 전압 이하의 전압이 인가되면 상기 제1 패드와 상기 다른 패드들이 전기적으로 연결되는 복수개의 PMOS 트랜지스터들을 구비하는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention also provides a first pad electrically connected to the outside, a second pad electrically connected to the outside, other pads electrically connected to the outside, and a first pad. When the first electrodes are connected, the second electrodes are connected to the other pads, and the gates are connected to the second pad, and a voltage below a predetermined voltage is applied to the second pad, the first pad and the other pads are electrically connected. A semiconductor device having a plurality of PMOS transistors connected thereto is provided.

상기 본 발명에 반도체 장치의 테스트에 소요되는 비용이 절감된다.According to the present invention, the cost required for testing the semiconductor device is reduced.

이하, 첨부 도면들을 통하여 본 발명의 실시예들을 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 쇼트 불량 체크 회로 및 그 입력단의 회로도이다. 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(21)는 제1 패드(31), 제2 패드(32), 다른 패드들(33,34,35), 정전압 보호부(41,42,43,44,45), 입력단 회로들(25) 및 쇼트 불량 체크 회로(23)를 구비한다.2 is a circuit diagram of a short failure check circuit and an input terminal of a semiconductor device according to a first embodiment of the present invention. Referring to FIG. 2, the semiconductor device 21 according to the first exemplary embodiment may include a first pad 31, a second pad 32, other pads 33, 34, and 35, and a constant voltage protection unit. 41, 42, 43, 44, 45, input terminal circuits 25 and a short failure check circuit 23 are provided.

상기 제1 패드(31)와 제2 패드(32) 및 다른 패드들(33,34,35)은 모두 외부와 전기적으로 연결된다. 즉, 상기 제1 패드(31)와 제2 패드(32) 및 다른 패드들(33,34,35)을 통하여 외부로부터 신호가 상기 반도체 장치(21)의 내부로 입력되거나 또는 상기 반도체 장치(21)의 내부로부터 외부로 신호가 출력된다.The first pad 31, the second pad 32, and the other pads 33, 34, and 35 are all electrically connected to the outside. That is, a signal is input into the semiconductor device 21 from the outside through the first pad 31, the second pad 32, and the other pads 33, 34, and 35 or the semiconductor device 21. The signal is output from inside to outside.

상기 입력단 회로들(25)은 상기 제1 패드(31)와 제2 패드(32) 및 다른 패드들(33,34,35)에 입력단들이 연결되어 상기 제1 패드(31)와 제2 패드(32) 및 다른 패드들(33,34,35)에 인가된 신호들을 각각 버퍼링한다.The input terminal circuits 25 may have input terminals connected to the first pad 31, the second pad 32, and the other pads 33, 34, and 35 so that the first pad 31 and the second pad ( 32) and signals applied to the other pads 33, 34, 35, respectively.

상기 쇼트 불량 체크 회로(23)는 상기 제1 패드(31)에 제1 전극들이 연결되고 상기 다른 패드들(33,34,35)에 제2 전극들이 연결되며 상기 제2 패드(32)에 게이트들이 연결된 NMOS 트랜지스터들(51,52,53)이다. 따라서 상기 제2 패드(32)에 소정의 전압, 예컨대 2볼트 이상의 전압을 인가하면, 상기 NMOS 트랜지스터들(51,52,53)은 턴온(turn-on)된다.The short defect check circuit 23 has first electrodes connected to the first pad 31, second electrodes connected to the other pads 33, 34, and 35, and a gate connected to the second pad 32. Are connected NMOS transistors 51, 52, and 53. Therefore, when a predetermined voltage, for example, a voltage of 2 volts or more is applied to the second pad 32, the NMOS transistors 51, 52, and 53 are turned on.

상기 정전압 보호부(41,42,43,44,45)는 다른 NMOS 트랜지스터들(41,42,43,44,45)로서 각각 상기 제1 패드(31), 제2 패드(32) 또는 다른 패드들(33,34,35)에 그 드레인들이 각각 연결되고, 전원 전압(Vdd)에 그 게이트들이 모두 연결되며, 접지단(GND)에 그 소오스들이 모두 연결되어있다. 상기 다른 NMOS 트랜지스터들(41,42,43,44,45)은 외부로부터 입력되는 정전압(ElectroStatic Discharge)으로부터 상기 입력단 회로(25)를 보호한다. 상기 다른 NMOS 트랜지스터들(41,42,43,44,45)은 크기가 큰 트랜지스터로서 그 드레인들에 높은 전압, 예컨대 5볼트 이상의 전압이 인가되어야만 턴온된다.The constant voltage protection parts 41, 42, 43, 44, and 45 are other NMOS transistors 41, 42, 43, 44, and 45, respectively, for the first pad 31, the second pad 32, or another pad. Drains are respectively connected to the fields 33, 34, and 35, all of the gates are connected to the power supply voltage Vdd, and all of the sources are connected to the ground terminal GND. The other NMOS transistors 41, 42, 43, 44, and 45 protect the input terminal circuit 25 from an external static discharge. The other NMOS transistors 41, 42, 43, 44, and 45 are large transistors and are turned on only when a high voltage, for example, 5 volts or more is applied to their drains.

상기 본 발명의 제1 실시예에 따른 쇼트 불량 체크 회로(23)를 구비한 반도체 장치(21)의 동작을 설명하기로 한다. 상기 다른 패드들(333,34,35)의 쇼트 불량 여부를 체크하기 위해서는 먼저, 상기 제2 패드(32)에 소정의 전압을 인가한다. 그러면, 상기 NMOS 트랜지스터들(51,52,53)은 모두 턴온된다. 상기 NNOS 트랜지스터들(51,52,53)이 모두 턴온되면 상기 제1 패드(31)와 상기 다른 패드들(33,34,35)은 전기적으로 모두 연결된다. 따라서 다른 패드들(33,34,35)과 접지단(GND) 사이에 쇼트가 발생하면 상기 제1 패드(31)로부터 상기 쇼트된 부분을 통해서 접지단(GND)으로 전류 통로가 형성된다. 그러므로 상기 제1 패드(31)에 전압계(27)를 연결하면 상기 쇼트된 것을 체크할 수가 있다. 쇼트가 발생하지않은 경우에는 제1 패드(31)에 전압계(27)를 연결하더라도 상기 제1 패드(31)로부터 접지단(GND)으로 전류가 흐르지 않는다.The operation of the semiconductor device 21 having the short failure check circuit 23 according to the first embodiment of the present invention will be described. In order to check whether the other pads 333, 34, 35 are short, first, a predetermined voltage is applied to the second pad 32. Then, all of the NMOS transistors 51, 52, and 53 are turned on. When the NNOS transistors 51, 52, and 53 are all turned on, the first pad 31 and the other pads 33, 34, and 35 are electrically connected to each other. Therefore, when a short occurs between the other pads 33, 34, 35 and the ground terminal GND, a current path is formed from the first pad 31 to the ground terminal GND through the shorted portion. Therefore, when the voltmeter 27 is connected to the first pad 31, the shorted one can be checked. When no short occurs, even when the voltmeter 27 is connected to the first pad 31, current does not flow from the first pad 31 to the ground terminal GND.

도 3은 상기 도 2에 도시된 반도체 장치(21)의 패드들(31,32,33,34,35)과 접지단(GND) 사이에 쇼트 불량 발생시 본 발명의 제1 실시예에 따른 반도체 장치(21)의 쇼트 불량 체크 회로(23)를 이용하여 상기 쇼트 불량을 체크하는 방법을 설명하기 위한 도면이다. 도 3과 같이 다른 패드들(33,34,35) 중 하나의 패드(34)에 쇼트(48)가 발생할 경우, 상기 제2 패드(32)에 소정의 전압을 인가하고 상기 제1 패드(31)와 접지단(GND) 사이에 전압계(27)를 연결하면 상기 전압계(27)로부터 공급되는 전류(Il)는 상기 제1 패드(31)와 상기 NMOS 트랜지스터(52)를 통해서 접지단(GND)으로 흐르게 된다. 따라서 상기 반도체 장치(21)에는 쇼트(48)가 발생했음을 알 수 있다.3 illustrates a semiconductor device according to the first embodiment of the present invention when a short failure occurs between the pads 31, 32, 33, 34, and 35 of the semiconductor device 21 shown in FIG. 2 and the ground terminal GND. It is a figure for demonstrating the method of checking the said short defect using the short defect check circuit 23 of (21). When a short 48 occurs in one pad 34 of the other pads 33, 34 and 35 as shown in FIG. 3, a predetermined voltage is applied to the second pad 32 and the first pad 31 is applied. Is connected between the ground terminal GND and the ground terminal GND through the first pad 31 and the NMOS transistor 52. To flow. Accordingly, it can be seen that the short 48 has occurred in the semiconductor device 21.

도 4는 본 발명의 제2 실시예에 따른 쇼트 불량 체크 회로를 구비한 반도체 장치의 입력단 회로도이다. 도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(101)는 제1 패드(111), 제2 패드(112), 다른 패드들(113,114,115), 정전압 보호부(121,122,123,124,125), 입력단 회로(105) 및 쇼트 불량 체크 회로(103)를 구비한다.4 is an input terminal circuit diagram of a semiconductor device having a short failure check circuit according to a second embodiment of the present invention. Referring to FIG. 4, the semiconductor device 101 according to the second embodiment of the present invention may include a first pad 111, a second pad 112, other pads 113, 114, 115, constant voltage protection units 121, 122, 123, 124, and 125. The circuit 105 and the short defect check circuit 103 are provided.

상기 제1 패드(111)와 제2 패드(112) 및 다른 패드들(113,114,115)은 모두 외부와 전기적을 연결된다. 즉, 상기 제1 패드(111)와 제2 패드(112) 및 다른 패드들(113,114,115))을 통하여 외부로부터 신호가 상기 반도체 장치(101)의 내부로 입력되거나 또는 상기 반도체 장치(101)의 내부로부터 외부로 신호가 출력된다.The first pad 111, the second pad 112, and the other pads 113, 114, and 115 are all electrically connected to the outside. That is, a signal is input into the semiconductor device 101 from the outside through the first pad 111, the second pad 112, and the other pads 113, 114, and 115, or the inside of the semiconductor device 101. The signal is output from the outside.

상기 입력단 회로(105)는 상기 제1 패드(111)와 제2 패드(112) 및 다른 패드들(113,114,115)에 입력단이 연결되어 상기 제1 패드(111)와 제2 패드(112) 및 다른 패드들(113,114,115)에 인가된 신호들을 각각 버퍼링한다.The input terminal circuit 105 has an input terminal connected to the first pad 111, the second pad 112, and the other pads 113, 114, and 115, so that the first pad 111, the second pad 112, and the other pad are different from each other. The signals applied to the fields 113, 114, and 115 are buffered, respectively.

상기 쇼트 불량 체크 회로(103)는 상기 제1 패드(111)에 제1 전극들이 연결되고 상기 다른 패드들(113,114,115)에 제2 전극들이 연결되며 상기 제2 패드(112)에 게이트들이 연결된 PMOS 트랜지스터들로 구성된다. 따라서 상기 제2 패드에 소정의 전압, 예컨대 0.4볼트 이하의 전압을 인가하면, 상기 PMOS 트랜지스터들(131,132,133))은 턴온된다.The short defect check circuit 103 may include a PMOS transistor having first electrodes connected to the first pad 111, second electrodes connected to the other pads 113, 114, and 115, and gates connected to the second pad 112. It consists of Therefore, when a predetermined voltage, for example, a voltage of 0.4 volts or less is applied to the second pad, the PMOS transistors 131, 132, and 133 are turned on.

상기 정전압 보호부(121,122,123,124,125)는 NMOS 트랜지스터들로서 각각 상기 제1 패드(111), 제2 패드(112) 또는 다른 패드들(113,114,115)에 그 드레인들이 각각 연결되고, 전원 전압(Vdd)에 그 게이트들이 모두 연결되며, 접지단(GND)에 그 소오스들이 모두 연결되어있다. 상기 NMOS 트랜지스터들(121,122,123,124,125)은 외부로부터 입력되는 정전압으로부터 상기 입력단 회로(105)를 보호한다. 상기 NMOS 트랜지스터들(121,122,123,124,125)은 크기가 큰 트랜지스터로서 그 드레인들에 높은 전압, 예컨대 5볼트 이상의 전압이 인가되어야만 턴온된다.The constant voltage protection parts 121, 122, 123, 124, and 125 are NMOS transistors, and drains thereof are connected to the first pad 111, the second pad 112, or the other pads 113, 114, 115, respectively, and the gates thereof are connected to the power supply voltage Vdd. All are connected and all of their sources are connected to ground (GND). The NMOS transistors 121, 122, 123, 124, and 125 protect the input end circuit 105 from a constant voltage input from the outside. The NMOS transistors 121, 122, 123, 124, and 125 are large transistors and are turned on only when a high voltage, for example, 5 volts or more is applied to their drains.

상기 본 발명의 제2 실시예에 따른 쇼트 불량 체크 회로(103)를 구비한 반도체 장치(101)의 동작을 설명하기로 한다. 상기 다른 패드들(113,114,115)의 쇼트 불량 여부를 체크하기 위해서는 먼저, 상기 제2 패드(112)에 소정의 전압을 인가한다. 그러면, 상기 PMOS 트랜지스터들(131,132,133)은 모두 턴온된다. 상기 PNOS 트랜지스터들(131,132,133)이 모두 턴온되면 상기 제1 패드(111)와 상기 다른 패드들(113,114,115)은 전기적으로 모두 연결된다. 따라서 다른 패드들(113,114,115)과 접지단(GND) 사이에 쇼트가 발생하면 상기 제1 패드(111)로부터 상기 쇼트된 부분을 통해서 접지단(GND)으로 전류 통로가 형성된다. 그러므로 상기 제1 패드(111)에 전압계(107)를 연결하면 상기 쇼트된 것을 체크할 수가 있다. 쇼트가 발생하지않은 경우에는 제1 패드(111)에 전압계(107)를 연결하더라도 상기 제1 패드(111)로부터 접지단(GND)으로 전류가 흐르지 않는다.The operation of the semiconductor device 101 including the short failure check circuit 103 according to the second embodiment of the present invention will be described. In order to check whether the other pads 113, 114, and 115 are short, first, a predetermined voltage is applied to the second pad 112. Then, all of the PMOS transistors 131, 132, and 133 are turned on. When all of the PNOS transistors 131, 132, and 133 are turned on, the first pad 111 and the other pads 113, 114, and 115 are electrically connected to each other. Therefore, when a short occurs between the other pads 113, 114 and 115 and the ground terminal GND, a current path is formed from the first pad 111 to the ground terminal GND through the shorted portion. Therefore, when the voltmeter 107 is connected to the first pad 111, the shorted one can be checked. If a short does not occur, current does not flow from the first pad 111 to the ground terminal GND even when the voltmeter 107 is connected to the first pad 111.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 한 패드만 사용하여 다른 복수개의 패드들에 발생되는 쇼트 불량을 체크할 수가 있으므로 반도체 장치의 테스트에 소요되는 비용을 절감할 수가 있다.As described above, according to the present invention, short defects occurring in the plurality of other pads can be checked using only one pad, thereby reducing the cost of testing the semiconductor device.

Claims

A first pad electrically connected to the outside;

A second pad electrically connected to the outside;

Other pads electrically connected to the outside; And

When the first electrode is connected to the first pad, the second electrodes are connected to the other pads, the third electrodes are connected to the second pad, and a predetermined voltage is applied to the second pad. And a short failure check circuit to which other pads are electrically connected.

The short failure check circuit of claim 1, wherein

And a plurality of field effect transistors having drains connected to the first pad, sources connected to the other pads, and gates connected to the second pad.

A first pad electrically connected to the outside;

A second pad electrically connected to the outside;

Other pads electrically connected to the outside; And

When the first electrode is connected to the first pad, the second electrodes are connected to the other pads, the gates are connected to the second pad, and a voltage equal to or greater than a predetermined voltage is applied to the second pad. And a plurality of NMOS transistors to which other pads are electrically connected.

A first pad electrically connected to the outside;

A second pad electrically connected to the outside;

Other pads electrically connected to the outside; And

When a first electrode is connected to the first pad, second electrodes are connected to the other pads, gates are connected to the second pad, and a voltage below a predetermined voltage is applied to the second pad. And a plurality of PMOS transistors to which the other pads are electrically connected.