KR19980046574A - Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 폴리실리콘 레지스터의 재현성을 향상시킬 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체기판상에 활성 영역과 비활성 영역을 정의하여 필드산화막을 형성하는 공정과; 상기 필드산화막을 포함하여 상기 반도체기판상에 제 1 절연막, 제 1 도전막, 그리고 제 2 도전막을 순차적으로 형성하는 공정과; 상기 제 1 및 제 2 도전막을 식각하여 게이트 전극용 제 1 및 제 2 도전막 패턴을 형성하는 공정과; 상기 게이트 전극용 제 1 및 제 2 도전막 패턴을 포함하여 상기 반도체기판상에 제 2 절연막을 형성하는 공정과; 상기 제 2 절연막상에 제 2 도전막을 형성하는 공정과; 상기 제 2 도전막상에 폴리실리콘 레지스터가 형성될 영역을 정의하여 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막 패턴의 상부 및 상기 필드산화막의 표면이 노출되도록 상기 제 2 도전막, 제 2 절연막, 그리고 상기 제 1 절연막을 순차적으로 식각하는 공정을 포함한다. 이와 같은 방법에 의해서, 후속 산화 및 침적 공정에 의한 폴리실리콘 레지스터의 산포가 증가되는 것을 방지할 수 있고, 따라서, 반도체 장치의 동작 특성을 최적화할 수 있다.The present invention relates to a method for manufacturing a semiconductor device capable of improving the reproducibility of a polysilicon resistor, comprising: forming a field oxide film by defining an active region and an inactive region on a semiconductor substrate; Sequentially forming a first insulating film, a first conductive film, and a second conductive film on the semiconductor substrate including the field oxide film; Etching the first and second conductive films to form first and second conductive film patterns for gate electrodes; Forming a second insulating film on the semiconductor substrate including the first and second conductive film patterns for the gate electrode; Forming a second conductive film on the second insulating film; Forming a photoresist pattern by defining a region where a polysilicon resistor is to be formed on the second conductive film; And etching the second conductive film, the second insulating film, and the first insulating film sequentially so that the upper portion of the second conductive film pattern and the surface of the field oxide film are exposed using the photoresist pattern as a mask. . By such a method, it is possible to prevent an increase in the dispersion of the polysilicon resistor due to the subsequent oxidation and deposition process, and thus to optimize the operating characteristics of the semiconductor device.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는, 폴리실리콘 레지스터의 재현성을 향상시키는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving the reproducibility of a polysilicon resistor.
근래에는 반도체 장치의 제조에 있어서 능동 소자 뿐만 아니라 수동 소자의 형성 방법에도 많은 연구가 이루어지고 있다.In recent years, in the manufacture of semiconductor devices, a lot of research has been made on not only active devices but also passive devices.
특히, 커패시터(capacitor)나 레지스터(resistor) 등의 제조에 꾸준한 연구가 진행되고 있는데, 이 중, 폴리실리콘 레지스터는 소자의 특성을 결정짖는 주요 인자로 저항값과 그 값의 산포(재현성)가 꼽히고 있으며, 연구의 대부분은 폴리실리콘막의 두께를 조절한다거나, 폴리실리콘막의 침적 온도를 변화시킨다거나, 또는 폴리실리콘막 내의 불순물의 타입을 바꾸는 등의 산포를 감소시키기 위한 방법에 집중되고 있다.In particular, steady research is being conducted in the manufacture of capacitors and resistors. Among them, polysilicon resistors are the main factors that determine the characteristics of a device. Most of the research has focused on reducing the dispersion such as adjusting the thickness of the polysilicon film, changing the deposition temperature of the polysilicon film, or changing the type of impurities in the polysilicon film.
도 1에는 종래 반도체 장치의 구조가 개략적으로 도시되어 있다.1 schematically illustrates the structure of a conventional semiconductor device.
도 1을 참조하면, 반도체기판(1)에는 활성 영역(a)과 비활성 영역(b)을 정의하여 필드산화막(2)이 형성되어 있고, 활성 영역(a)상에는 게이트전극층(3)이 형성되어 있으며, 비활성 영역(b)상에는 폴리실리콘 레지스터(4)가 형성되어 있다.Referring to FIG. 1, a field oxide film 2 is formed in the semiconductor substrate 1 by defining an active region a and an inactive region b, and a gate electrode layer 3 is formed on the active region a. And a polysilicon resistor 4 is formed on the inactive region b.
그러나, 이와 같은 반도체 장치의 제조 방법에 의하면, 먼저 상기 필드산화막(2)이 형성된 비활성 영역(b)상에 폴리실리콘 레지스터(4)를 형성하고, 이 기술 분야에서 잘 알려진 일련의 산화 및 침적 등의 공정을 수행한 후, 활성 영역(a)상에 게이트전극층(3)을 형성한다.However, according to the manufacturing method of such a semiconductor device, first, the polysilicon resistor 4 is formed on the inactive region b in which the field oxide film 2 is formed, and a series of oxidation and deposition well known in the art are known. After the process of, the gate electrode layer 3 is formed on the active region a.
이로 인해, 폴리실리콘 레지스터(4)의 상부에서 산화 공정이 수행되므로써, 폴리실리콘 레지스터(4)의 산포가 증가하여 반도체 장치의 폴리실리콘 레지스터(4)의 특성이 크게 저하되는 문제점이 발생된다.As a result, the oxidation process is performed on the upper portion of the polysilicon resistor 4, so that the dispersion of the polysilicon resistor 4 increases, causing a problem that the characteristics of the polysilicon resistor 4 of the semiconductor device are greatly degraded.
상술한 문제점을 해결하기 위해 제안된 본 발명은 폴리실리콘 레지스터의 재현성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention proposed to solve the above problems has an object of the present invention to provide a method for manufacturing a semiconductor device that can improve the reproducibility of the polysilicon resistor.
도 1은 종래 반도체 장치의 구조를 개략적으로 보이는 수직 단면도;1 is a vertical sectional view schematically showing the structure of a conventional semiconductor device;
도 2A 내지 도 2E는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 보이는 공정도;2A through 2E are flowcharts sequentially showing a method of manufacturing a semiconductor device according to an embodiment of the present invention;
* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing
10 : 반도체기판12 : 필드산화막10 semiconductor substrate 12 field oxide film
14, 20 : 산화막16, 22 : 폴리실리콘막14, 20: oxide film 16, 22: polysilicon film
18 : 메탈 실리사이드24 : 포토레지스트 패턴18 metal silicide 24 photoresist pattern
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체기판상에 활성 영역과 비활성 영역을 정의하여 필드산화막을 형성하는 공정과; 상기 필드산화막을 포함하여 상기 반도체기판상에 제 1 절연막, 제 1 도전막, 그리고 제 2 도전막을 순차적으로 형성하는 공정과; 상기 제 1 및 제 2 도전막을 식각하여 게이트 전극용 제 1 및 제 2 도전막 패턴을 형성하는 공정과; 상기 게이트 전극용 제 1 및 제 2 도전막 패턴을 포함하여 상기 반도체기판상에 제 2 절연막을 형성하는 공정과; 상기 제 2 절연막상에 제 2 도전막을 형성하는 공정과; 상기 제 2 도전막상에 폴리실리콘 레지스터가 형성될 영역을 정의하여 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막 패턴의 상부 및 상기 필드산화막의 표면이 노출되도록 상기 제 2 도전막, 제 2 절연막, 그리고 상기 제 1 절연막을 순차적으로 식각하는 공정을 포함한다.According to the present invention for achieving the above object, a process for forming a field oxide film by defining an active region and an inactive region on a semiconductor substrate; Sequentially forming a first insulating film, a first conductive film, and a second conductive film on the semiconductor substrate including the field oxide film; Etching the first and second conductive films to form first and second conductive film patterns for gate electrodes; Forming a second insulating film on the semiconductor substrate including the first and second conductive film patterns for the gate electrode; Forming a second conductive film on the second insulating film; Forming a photoresist pattern by defining a region where a polysilicon resistor is to be formed on the second conductive film; And etching the second conductive film, the second insulating film, and the first insulating film sequentially so that the upper portion of the second conductive film pattern and the surface of the field oxide film are exposed using the photoresist pattern as a mask. .
이 방법에 있어서, 상기 제 1 절연막은 게이트 전극용 산화막이고, 제 2 절연막은 게이트 스페이서용 산화막이다.In this method, the first insulating film is an oxide film for a gate electrode, and the second insulating film is an oxide film for a gate spacer.
이 방법에 있어서, 상기 제 1 도전막은 게이트 전극용 폴리실리콘막이고, 제 2 도전막은 게이트 전극용 메탈 실리사이드이다.In this method, the first conductive film is a polysilicon film for a gate electrode, and the second conductive film is a metal silicide for a gate electrode.
(작용)(Action)
이와 같은 방법에 의해서, 후속 산화 및 침적 공정에 의한 폴리실리콘 레지스터의 산포가 증가되는 것을 방지할 수 있고, 따라서, 반도체 장치의 동작 특성을 최적화할 수 있다.By such a method, it is possible to prevent an increase in the dispersion of the polysilicon resistor due to the subsequent oxidation and deposition process, and thus to optimize the operating characteristics of the semiconductor device.
(실시예)(Example)
이하, 본 발명의 실시예를 첨부 도면 도 2A 내지 도 2E에 의거해서 상세히 설명한다.Best Mode for Carrying Out the Invention Embodiments of the present invention will be described in detail below with reference to Figs.
도 2A 내지 도 2E에는 본 발명의 실시예에 따른 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.2A through 2E sequentially illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
먼저, 도 2A를 참조하면, 반도체기판(10)상에 활성 영역(a)과 비활성 영역(b)을 정의하여 필드산화막(12)을 형성하고, 이어서, 상기 필드산화막(12)을 포함하여 상기 반도체기판(10)상에 게이트 전극용 산화막(14), 게이트 전극용 폴리실리콘막(16), 그리고 메탈 실리사이드(metal silicide)막(18)을 순차적으로 형성한다.First, referring to FIG. 2A, a field oxide film 12 is formed on the semiconductor substrate 10 by defining an active region a and an inactive region b, and then including the field oxide film 12. On the semiconductor substrate 10, an oxide film 14 for a gate electrode, a polysilicon film 16 for a gate electrode, and a metal silicide film 18 are sequentially formed.
다음, 도 2B에 있어서, 상기 게이트 전극용 폴리실리콘막(16)및 메탈 실리사이드막(18)을 식각하여 상기 활성 영역(a)상에 게이트 전극용 폴리실리콘막 패턴(16a)및 메탈 실리사이드막 패턴(18a)을 형성한 후, 상기 메탈 실리사이드막 패턴(18a)을 포함하여 상기 게이트 전극용 산화막(14)상에 게이트 스페이서용 산화막(20)을 형성한다.Next, in FIG. 2B, the gate silicon polysilicon layer 16 and the metal silicide layer 18 are etched to form a gate electrode polysilicon layer pattern 16a and a metal silicide layer pattern on the active region a. After the 18a is formed, the gate spacer oxide 20 is formed on the gate electrode oxide film 14 including the metal silicide film pattern 18a.
그리고, 도 2C에 도시된 바와 같이, 상기 게이트 스페이서용 산화막(20)상에 레지스터용 폴리실리콘막(22)을 형성하고, 상기 레지스터용 폴리실리콘막(22)상에 포토레지스트 패턴(24)을 형성하여 폴리실리콘 레지스터가 형성될 영역을 정의한다.As shown in FIG. 2C, a resist polysilicon film 22 is formed on the gate spacer oxide film 20, and a photoresist pattern 24 is formed on the resist polysilicon film 22. To define the region where the polysilicon resistor is to be formed.
이어서, 도 2D를 참조하면, 상기 포토레지스트 패턴(24)을 마스크로 사용하여 상기 메탈 실리사이드막 패턴(18a)의 상부 및 상기 필드산화막(12)의 표면이 노출되도록 상기 레지스터용 폴리실리콘막(22), 게이트 스페이서용 산화막(20), 그리고 상기 게이트 전극용 산화막(14)을 순차적으로 식각한다.Next, referring to FIG. 2D, the photoresist pattern 24 is used as a mask so that the upper portion of the metal silicide layer pattern 18a and the surface of the field oxide layer 12 are exposed. ), The gate spacer oxide film 20 and the gate electrode oxide film 14 are sequentially etched.
마지막으로, 상기 포토레지스트 패턴(24)을 제거하면, 도 2E에 도시된 바와 같이 활성 영역(a)에는 게이트 전극층이 형성되고, 비활성 영역(b)상에는 폴리실리콘 레지스터가 동시에 형성되게 된다.Finally, when the photoresist pattern 24 is removed, as shown in FIG. 2E, the gate electrode layer is formed in the active region a, and the polysilicon resistor is simultaneously formed on the inactive region b.
상술한 바와 같은 반도체 장치의 제조 방법에 의하면, 폴리실리콘 레지스터와 게이트 전극층이 동시에 형성되기 때문에 폴리실리콘 레지스터의 산포가 증가되는 것을 방지할 수 있고, 따라서, 반도체 장치의 동작 특성을 최적화할 수 있다.According to the method of manufacturing a semiconductor device as described above, since the polysilicon resistor and the gate electrode layer are formed at the same time, the dispersion of the polysilicon resistor can be prevented from increasing, and therefore, the operating characteristics of the semiconductor device can be optimized.
Claims (3)
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KR1019960064933A KR19980046574A (en) | 1996-12-12 | 1996-12-12 | Manufacturing Method of Semiconductor Device |
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KR1019960064933A KR19980046574A (en) | 1996-12-12 | 1996-12-12 | Manufacturing Method of Semiconductor Device |
Publications (1)
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KR19980046574A true KR19980046574A (en) | 1998-09-15 |
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ID=66522805
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KR1019960064933A Withdrawn KR19980046574A (en) | 1996-12-12 | 1996-12-12 | Manufacturing Method of Semiconductor Device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101044384B1 (en) * | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | Resistor Formation Method of Semiconductor Device |
-
1996
- 1996-12-12 KR KR1019960064933A patent/KR19980046574A/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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KR101044384B1 (en) * | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | Resistor Formation Method of Semiconductor Device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19961212 |
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PG1501 | Laying open of application | ||
PC1203 | Withdrawal of no request for examination | ||
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |