KR100268776B1

KR100268776B1 - A manufacturing method of semiconductor device

Info

Publication number: KR100268776B1
Application number: KR1019930013809A
Authority: KR
Inventors: 이희승
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1993-07-21
Filing date: 1993-07-21
Publication date: 2000-10-16
Anticipated expiration: 2013-07-21
Also published as: KR950004548A

Abstract

본 발명은 반도체소자 제조방법에 관한것으로 특히, 폴리사이드 구조를 MOS트랜지스터의 게이트전극과 아날로그 회로용 캐패시터 전극에 적용하되, 캐패시터 유전체막의 특성을 향상시키기 위한 반도체소자 제조방법에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for applying a polyside structure to a gate electrode and an analog circuit capacitor electrode of a MOS transistor, thereby improving characteristics of a capacitor dielectric film.

Description

Semiconductor device manufacturing method

제1도는 종래기술에 의해 MOS트랜지스터의 게이트전극과 아날로그 회로용 캐패시터를 제조한것을 도시한 단면도.1 is a cross-sectional view showing the manufacture of a gate electrode and an analog circuit capacitor of a MOS transistor according to the prior art.

제2도 내지 제4도는 본 발명에 의해 MOS트랜지스터의 게이트전극과 아날로그 회로용 캐패시터를 제조한 단면도.2 to 4 are cross-sectional views of manufacturing a gate electrode and an analog circuit capacitor of a MOS transistor according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1, 22 : 제1다결정 실리콘층 2, 21 : 산화막1, 22: first polycrystalline silicon layer 2, 21: oxide film

3, 24 : 제2다결정 실리콘층 4. 23 : 금속 실리사이드층3, 24: second polycrystalline silicon layer 4. 23: metal silicide layer

10 : 실리콘기판 11 : 필드산화막10 silicon substrate 11: field oxide film

25 : 유전체막 26 : 제3다결정 실리콘층25 dielectric film 26 third polycrystalline silicon layer

30 : 게이트전극 40 : 캐패시터30: gate electrode 40: capacitor

본 발명은 반도체소자 제조방법에 관한것으로 특히, 폴리사이드 구조를 MOS트랜지스터의 게이트전극과 아날로그 회로용 캐패시터 전극에 적용하되, 캐패시터 유전체막의 특성을 향상시키기 위해 폴리사이드층 상부에 다결정 실리콘층을 증착하고, 그 상부에 화학증착법으로 산화막을 형성하는 반도체소자 제조방법에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, the polyside structure is applied to a gate electrode of a MOS transistor and a capacitor electrode for an analog circuit. The present invention relates to a method for fabricating a semiconductor device in which an oxide film is formed thereon by chemical vapor deposition.

고집적 반도체소자 제작시 소자의 스피드를 향상시킬 목적으로 저항이 낮은 폴리사이드(Polycide)구조를 게이트에 사용하게 된다. 폴리사이드 게이트를 가진 소자에서 아날로그 회로용 캐패시터를 제조할때 폴리사이드를 캐패시터의 하부전극으로 사용하면 캐패시터 특성이 좋지않게 되므로 폴리사이드 구조를 캐패시터 상부전극으로 일반적으로 사용한다. 왜냐하면 폴리사이드층위에 직접 산화막을 형성시켜 유전체막으로 사용할경우 캐패시터의 전기적 특성이 좋지않다.When fabricating a highly integrated semiconductor device, a low resistance polycide (Polycide) structure is used for the gate to improve the speed of the device. When manufacturing a capacitor for an analog circuit in a device having a polyside gate, if the polyside is used as the lower electrode of the capacitor, the capacitor characteristics are not good, so the polyside structure is generally used as the capacitor upper electrode. Because the oxide is formed directly on the polyside layer and used as a dielectric film, the electrical characteristics of the capacitor are not good.

종래기술을 제1도를 참조하여 설명해보면 실리콘기판(10)의 소정부분에 필드산화막(11)을 형성하고, 필드산화막(11) 상부에 도프된 제1다결정 실리콘층(1)패턴을 형성한 다음, 실리콘기판(10) 표면과 제1다결정 실리콘층(1) 패턴 표면에 산화막(2)을 성장시킨 다음, 그 상부면에 도프된 제2다결정 실리콘층(3)과 금속 실리사이드층(4)를 적층하고 게이트 마스크공정과 캐패시터 마스크를 이용한 식각공정으로 금속 실리사이드층(4)과 제2다결정 실리콘층(3), 게이트산화막(2)을 식각하여 좌측에는 제2다결정 실리콘층(3)과 금속 실리사이드층(4)의 2층 구조로된 폴리사이드 구조로 게이트전극(30)을 형성하고, 우측에는 하부전극이 제1다결정 실리콘층(1)패턴으로 이루어지고, 상부전극이 제2다결정 실리콘층(3)과 금속 실리사이드층(4)의 2층 구조인 폴리사이드로 이루어진 캐패시터(40)를 형성한 단면도로서, 상기 산화막(2)은 MOS트랜지스터의 게이트산화막 및 아날로그 회로용 캐패시터의 유전체막으로 사용된다.Referring to FIG. 1, the field oxide film 11 is formed on a predetermined portion of the silicon substrate 10, and the doped first polycrystalline silicon layer 1 pattern is formed on the field oxide film 11. Next, an oxide film 2 is grown on the surface of the silicon substrate 10 and the surface of the first polycrystalline silicon layer 1, and then the second polycrystalline silicon layer 3 and the metal silicide layer 4 doped on the upper surface thereof. The metal silicide layer 4, the second polycrystalline silicon layer 3, and the gate oxide film 2 are etched by etching the gate mask process and the etching process using a capacitor mask. The gate electrode 30 is formed in a polyside structure having a two-layer structure of the silicide layer 4, and the lower electrode is formed of a first polycrystalline silicon layer 1 pattern on the right side, and the upper electrode is a second polycrystalline silicon layer. Polyside which is two layer structure of (3) and metal silicide layer (4) Eojin as a cross-section form the capacitor 40, the oxide film 2 is used as the dielectric film of the capacitor for a MOS transistor gate oxide film, and an analog circuit.

그러나, 상기 게이트산화막은 제1다결정 실리콘층 패턴 상부에 성장시키기 때문에 두께조절이 어려우며 위치에 따른 두께균일도가 좋지않다. 그로인하여 유전체막으로 사용되는 산화막의 질이 좋지않아 캐패시터의 전기적 특성이 저하된다.However, since the gate oxide film is grown on the first polycrystalline silicon layer pattern, thickness control is difficult and thickness uniformity is poor. As a result, the quality of the oxide film used as the dielectric film is not good and the electrical characteristics of the capacitor are degraded.

또한, 상기한 종래기술은 게이트산화막을 성장시키기 전에 세정과정에서 제1다결정 실리콘층 패턴에 성장된 자연산화막 제거공정이 있기 때문에 다결정 실리콘층 표면에서도 두께균일성이 좋은 막(화학증착산화막)을 캐패시터 유전체막으로 사용하는데 제한을 가져온다.In addition, since the conventional technique has a natural oxide film removal process grown on the first polycrystalline silicon layer pattern during the cleaning process before the gate oxide film is grown, a capacitor (chemical vapor deposition oxide) having a good thickness uniformity on the surface of the polycrystalline silicon layer is used as a capacitor. There is a limit to use as a dielectric film.

또한, 제2다결정 실리콘층과 금속 실리사이드층을 식각할때 제1다결정 실리콘층패턴 측벽에 제2다결정 실리콘층 스페이서가 남게되어 이웃하는 배선과의 단락을 유발시킨다.In addition, when the second polycrystalline silicon layer and the metal silicide layer are etched, a second polycrystalline silicon layer spacer remains on the sidewalls of the first polycrystalline silicon layer pattern, causing short circuits with neighboring interconnections.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 게이트산화막, 제1다결정 실리콘층, 금속실리사이드, 제2다결정 실리콘층, 유전체막, 제3다결정 실리콘층을 적층한후, 캐패시터 마스크를 이용한 식각공정으로 아날로그용 캐패시터를 형성하고, 게이트전극 마스크를 이용한 식각공정으로 게이트 전극을 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above-mentioned problems, the present invention stacks a gate oxide film, a first polycrystalline silicon layer, a metal silicide, a second polycrystalline silicon layer, a dielectric film, and a third polycrystalline silicon layer, and then uses an etching process using a capacitor mask. It is an object of the present invention to provide a method for manufacturing a semiconductor device for forming an analog capacitor and forming a gate electrode by an etching process using a gate electrode mask.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도 내지 제4도는 본 발명에 의해 폴리사이드 구조의 게이트와 아날로그 회로용 캐패시터 제조단계를 도시한 단면도이다.2 to 4 are cross-sectional views showing the steps of manufacturing a gate of a polyside structure and a capacitor for an analog circuit according to the present invention.

제2도는 실리콘기판(10)의 소정부분에 필드산화막(11)을 형성하고, 필드 산화막(11)이 없는 실리콘기판(10) 표면에 게이트산화막(21)을 성장시키고, 전체구조 상부에 도프된 제1다결정 실리콘층(22), 금속 실리사이드층(23), 도프된 제2다결정 실리콘층(24), 유전체막(25) 및 도프된 제3다결정 실리콘층(26)을 적층한 단면도이다.2 shows a field oxide film 11 formed on a predetermined portion of the silicon substrate 10, a gate oxide film 21 is grown on the surface of the silicon substrate 10 without the field oxide film 11, and doped over the entire structure. 1 is a cross-sectional view of the first polycrystalline silicon layer 22, the metal silicide layer 23, the doped second polycrystalline silicon layer 24, the dielectric film 25, and the doped third polycrystalline silicon layer 26.

상기 유전체막(25)은 산화막으로 화학증착법에 의해 형성된다.The dielectric film 25 is formed of an oxide film by chemical vapor deposition.

제3도는 제2도 공정후, 캐패시터 마스크를 사용하여 제3다결정 실리콘층(26), 유전체막(25), 제2다결정 실리콘층(24)을 순차적으로 식각하여 아날로그 회로용 캐패시터(40)의 패턴을 제조한 단면도이다.FIG. 3 shows that after the process of FIG. 2, the third polycrystalline silicon layer 26, the dielectric film 25, and the second polycrystalline silicon layer 24 are sequentially etched using a capacitor mask to form the capacitor 40 for the analog circuit. It is sectional drawing which produced the pattern.

제4도는 제3도 공정후, 게이트마스크를 이용한 식각공정으로 금속실리사이드(23), 제1다결정 실리콘층(22)과 게이트산화막(21)을 순차적으로 식각하여 MOS트랜지스터 지역의 게이트전극(30)과 캐패시터(40)의 하부전극에 폴리사이드 패턴을 형성한 단면도이다.FIG. 4 illustrates the etching of the metal silicide 23, the first polycrystalline silicon layer 22, and the gate oxide layer 21 in a etch process using a gate mask after the process of FIG. 3 to sequentially remove the gate electrode 30 in the MOS transistor region. And a polyside pattern is formed on the lower electrode of the capacitor 40.

이후의 공정은 일반적인 MOS소자 형성방법과 같다.The subsequent process is the same as the general MOS device formation method.

본 발명은 제4도에 도시한 바와같이 제1다결정 실리콘층과 금속 실리사이드층이 MOS트랜지스터의 게이트 전극으로 사용되며, 제1다결정 실리콘층, 금속 실리사이드층, 제2다결정 실리콘층의 3층 구조가 캐패시터 하부전극으로 사용되고, 제3다결정 실리콘층이 캐패시터 상부전극으로 사용된다.As shown in FIG. 4, the first polycrystalline silicon layer and the metal silicide layer are used as gate electrodes of the MOS transistor, and the three-layer structure of the first polycrystalline silicon layer, the metal silicide layer, and the second polycrystalline silicon layer is shown. The capacitor lower electrode is used, and a third polycrystalline silicon layer is used as the capacitor upper electrode.

본 발명은 게이트산화막과 아날로그용 캐패시터 유전체막을 별도로 형성하되, 폴리사이드층 상부에 다결정 실리콘층을 한던더 증착하고, 그 상부에 유전체막을 화학증착법으로 형성함으로써 유전체막의 두께 균일성 및 누설전류 특성을 향상시켰다.According to the present invention, a gate oxide film and an analog capacitor dielectric film are formed separately, and a polycrystalline silicon layer is deposited on top of the polyside layer, and a dielectric film is formed on the upper layer by chemical vapor deposition to improve thickness uniformity and leakage current characteristics of the dielectric film. I was.

Claims

A method of manufacturing a semiconductor device, comprising: forming a field oxide film in an isolation region on a semiconductor substrate and forming a gate oxide film in an active region, a first polycrystalline silicon layer, a metal silicide layer, and a doped material doped over the entire surface Sequentially stacking the second polysilicon layer, the dielectric film, and the doped third polysilicon layer, and the etching process using the capacitor mask for the analog circuit, and sequentially forming the third polysilicon layer, the dielectric film, and the second polycrystalline silicon layer. A gate electrode having a polyside structure including a first polycrystalline silicon layer and a metal silicide in the MOS transistor region by etching the metal silicide layer and the first polycrystalline silicon layer by etching the capacitor pattern to form a capacitor pattern and etching the gate mask. At the same time as the first polysilicon layer and the metal silicide layer in the capacitor region Luer binary method of manufacturing a semiconductor device including a step of forming a polycide pattern.

The method of claim 1, wherein the dielectric film is an oxide film formed by chemical vapor deposition.