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KR19980036007A - 비교기 - Google Patents

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Abstract

본 발명은 비교기를 공개한다. N비트의 두 수 A와 B를 비교하는 그 비교기는, A와 B의 각 비트를 비교하여, 동일하면 제1출력을 제1레벨로 제2출력을 제1레벨과 상보적인 제2레벨로 출력하고, A가 B보다 크면 제1출력을 제2레벨로, 제2출력을 상기 제1레벨로 출력하며, 상기 A가 상기 B보다 적으면 제1출력 및 제2출력을 제2레벨로 각각 출력하는 N개의 제1∼N기본 비교 수단들 및 제1∼N기본 비교수단들의 출력을 입력하여, A가 B보다 크면 제1레벨의 비교신호를 출력하고, A가 B보다 적으면 비교 신호를 제2레벨로 출력하는 최종비교수단으로 구성되고, 제1기본 비교 수단에서부터 제N기본 비교수단으로, A와 B의 최상위 비트로부터 최하위 비트를 비교하며, A와 B가 동일할 경우, 제N기본 비교 수단의 제1출력을 통해 제1레벨의 신호를 출력하는 것을 특징으로 하고, 적은 트랜지스터의 조합으로 구성되어, 칩 사이즈가 작고, 데이타 버스가 큰 두 수를 비교할 때, 지연 시간이 최소화되는 효과가 있다.

Description

비교기
본 발명은 비교기에 관한 것으로서, 특히, 두 수를 고속으로 비교하는 비교기에 관한 것이다.
두 신호(또는 수) A와 B를 비교하는 것은 한 신호가 다른 신호보다 큰가, 적은가 혹은 같은가를 판단하는 작업이다. 이러한 비교 작업은 두 신호 A와 B를 비교하기 위해 구성된 기본적인 회로로 구현된다. 이 때, 그 회로의 비교 결과는 A＞B, A＜B 및 A＝B의 세가지로 발생된다. 여기서, A＝B는 배타적 논리합의 논리 게이트를 이용하여 쉽게 구현될 수 있지만, A와 B가 다를 경우, 즉, A＜B 및 A＞B를 비교하기 위해서는, A와 B가 각각 N비트로 구성되어 있다고 할 때, 각 비트마다 비교를 해야 하므로, 2비트의 비교 연산을 여러번 수행해야 한다.
그러므로, 비교에 소요되는 연산 시간이 증가하고, 칩 사이즈가 증가하는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 비교의 규칙성을 이용하고, 전달 트랜지스터를 이용하여 적은 수의 트랜지스터로 구현되어 고속으로 비교 동작을 수행하는 비교기를 제공하는데 있다.
상기 목적을 달성하기 위해, N(양의 정수)비트의 두 수 A와 B를 비교하는 본 발명에 의한 비교기는, 상기 A와 상기 B의 각 비트를 비교하여, 동일하면 제1출력을 제1레벨로 제2출력을 상기 제1레벨과 상보적인 제2레벨로 출력하고, A가 B보다 크면 상기 제1출력을 제2레벨로, 제2출력을 상기 제1레벨로 출력하며, 상기 A가 상기 B보다 적으면 상기 제1출력 및 상기 제2출력을 상기 제2레벨로 각각 출력하는 N개의 제1∼N기본 비교 수단들 및 상기 제1∼N기본 비교수단들의 출력을 입력하여, 상기 A가 상기 B보다 크면 제1레벨의 비교신호를 출력하고, 상기 A가 상기 B보다 적으면 상기 비교 신호를 상기 제2레벨로 출력하는 최종비교수단으로 구성되고, 상기 제1기본 비교 수단에서부터 상기 제N기본 비교수단으로, 상기 A와 상기 B의 최상위 비트로부터 최하위 비트를 비교하며, 상기 A와 상기 B가 동일할 경우, 상기 제N기본 비교 수단의 제1출력을 통해 제1레벨의 신호를 출력하는 것이 바람직하다.
여기서, 최종 비교 수단은 상기 제N기본 비교 수단의 제2출력과 제N-1∼제1기본 비교 수단들의 제1출력들을 반전 논리곱하여 출력하는 N개의 반전 논리곱들 및 상기 N개의 반전 논리곱들의 출력을 반전 논리곱하여 상기 비교신호로서 출력하는 출력 반전 논리곱으로 구성되어 있다.
도 1은 본 발명에 의한 비교기의 블럭도이다.
도 2는 비교되는 두 수 A 및 B가 4비트인 경우, 도 1의 바람직한 일실시예의 회로도이다.
도 3은 도 2에 도시된 각 기본 비교부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
이하, 본 발명에 의한 비교기의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제1도는 본 발명에 의한 비교기의 블럭도로서, 그 각각이 A(IN1)와 B(IN2)의 각 비트를 비교하여, 동일하면 제1출력을 제1레벨로 제2출력을 제1레벨과 상보적인 제2레벨로 출력하고, A가 B보다 크면 제1출력을 제2레벨로, 제2출력을 제1레벨로 출력하며, A가 B보다 적으면 제1출력 및 제2출력을 제2레벨로 각각 출력하는 제1∼N기본 비교부들(10, 20, ..., 30) 및 제1∼N기본 비교부들(10, 20, ..., 30)의 출력을 입력하여, A가 B보다 크면 제1레벨의 비교신호(OUT1)를 출력하고, A가 B보다 적으면 비교 신호(OUT1)를 제2레벨로 출력하는 최종 비교부(40)로 구성된다.
제2도는 비교되는 두 수 A 및 B가 4비트인 경우, 제1도의 바람직한 일실시예의 회로도로서, 제1∼4기본 비교부들(42, 44, 46 및 48)과, 인버터(52), 제1∼4NAND 게이트들(54, 56, 58 및 60)로 구성된 최종 비교부(50)로 구성되어 있다.
제2도에 도시된 비교기는 다음 두 수 A 및 B를 입력단자 IN1 및 IN2를 통해 입력하여 비교동작을 수행한다.
A = A3A2A1A0, B = B3B2B1B0
즉, 제1기본 비교부(42)는 A와 B의 최상위 비트 A3와 B3를 입력하고, 제2기본 비교부(44)는 A2와 B2를 입력하고, 제3기본 비교부(46)는 A1와 B1을 입력하고, 제4기본 비교부(48)는 A0와 B0를 입력한다. 제1∼4기본 비교부들(42, 44, 46 및 48) 각각은 두 비트들을 입력하여 비교하고, Ai와 Bi가 동일하면 제1출력(P)으로 제1레벨의 신호를 출력하고, 제2출력(O)으로 제1레벨과 서로 상보관계에 있는 제2레벨의 신호를 출력한다.
인버터(52)는 제1기본 비교부(42)로부터 출력되는 신호를 반전하여 제4NAND게이트(60)로 출력하고, 제1NAND 게이트(54)는 제1기본 비교부(42)로부터 출력되는 제1출력(P), 제2기본 비교부(44)로부터 출력되는 제2출력(O)을 반전 논리곱하여 출력하고, 제2NAND 게이트(56)는 제1 및 제2기본 비교부(42 및 44)의 각 제1출력(P)과 제3기본 비교부(46)의 제2출력(O)을 반전 논리곱하여 출력하고, 제3NAND 게이트(58)는 제1∼3기본 비교부들(42, 44 및 46)의 각 제1출력(P)과 제4기본 비교부(48)의 제2출력(O)을 입력하여 반전 논리곱하여 출력한다.
제4NAND 게이트(60)는 제1∼3NAND 게이트들(54, 56 및 58)의 출력 및 인버터(52)의 출력을 반전 논리곱하여 출력단자 OUT1을 통해 비교신호를 출력한다.
제2도에 도시된 최종 비교부(50)로부터 출력되는 비교신호는 비교되는 두 수 A와 B가 동일하면, 출력단자 OUT2를 통해 제1레벨의 신호를 출력하고, A가 B보다 크면 제1레벨의 비교신호를 출력하고, A가 B보다 적으면 제2레벨의 비교신호를 출력한다.
제3도는 제2도에 도시된 각 기본 비교부의 본 발명에 의한 바람직한 일실시예의 회로도로서, Ai가 Bi보다 크면 제1레벨의 제2출력(O)을 출력하는 제1크기 비교부(70) 및 Ai와 Bi가 동일하면 제1레벨의 신호를 제1출력(P)으로서 출력하는 제2크기 비교부(80)으로 구성된다.
제3도에 도시된 제1크기 비교부(70)는 Bi(IN2)와 연결되는 게이트, Ai(IN1)와 제2출력(O) 사이에 연결되는 드레인 및 소스를 갖는 제1MOS트랜지스터(P1) 및 Bi와 연결되는 게이트, 제2출력(O)과 접지 사이에 연결되는 드레인 및 소스를 갖는 제2MOS트랜지스터(N1)로 구성된다. 제2크기 비교부(80)는 Ai를 게이트 입력하는 제1CMOS트랜지스터(82)와, 제1CMOS트랜지스터(82)의 출력 및 Ai(IN1)에 응답하여 Bi(IN2)를 전송하는 제1전송 게이트(84)와, Bi에 응답하여 Ai를 출력하는 제2전송 게이트(86)와, Bi에 응답하여 제1CMOS트랜지스터(82)의 출력을 전송하는 제3전송 게이트(88) 및 제2 및 제3전송 게이트들(86 및 88)의 출력들을 게이트 입력하고, 제1출력(P)을 출력하는 제2CMOS트랜지스터(90)으로 구성된다.
제3도에 도시된 회로의 제1출력(P)과 제2출력(O)은 다음 표1과 같이, Ai와 Bi가 동일하면, 고레벨의 제1출력과 저레벨의 제2출력을 출력하고, Ai가 Bi보다 크면 고레벨의 제2출력과 저레벨의 제1출력을 출력하고, Ai가 Bi보다 적으면 저레벨의 제1 및 제2출력을 출력한다.
Ai Bi 제1출력(P) 제2출력(O)
0 0 1 0
0 1 0 0
1 0 0 1
1 1 1 0
상술한 바와 같이, 본 발명에 의한 비교기는 적은 트랜지스터의 조합으로 구성되어, 칩 사이즈가 작고, 데이타 버스가 큰 두 수를 비교할 때, 지연 시간이 최소로 되는 효과가 있다.

Claims (5)

  1. N(양의 정수)비트의 두 수 A와 B를 비교하는 비교기에 있어서, 상기 A와 상기 B의 각 비트를 비교하여, 동일하면 제1출력을 제1레벨로 제2출력을 상기 제1레벨과 상보적인 제2레벨로 출력하고, A가 B보다 크면 상기 제1출력을 제2레벨로, 제2출력을 상기 제1레벨로 출력하며, 상기 A가 상기 B보다 적으면 상기 제1출력 및 상기 제2출력을 상기 제2레벨로 각각 출력하는 N개의 제1∼N기본 비교 수단들; 및 상기 제1∼N기본 비교수단들의 출력을 입력하여, 상기 A가 상기 B보다 크면 제1레벨의 비교신호를 출력하고, 상기 A가 상기 B보다 적으면 상기 비교 신호를 상기 제2레벨로 출력하는 최종비교수단을 구비하고, 상기 제1기본 비교 수단에서부터 상기 제N기본 비교수단으로, 상기 A와 상기 B의 최상위 비트로부터 최하위 비트를 비교하며, 상기 A와 상기 B가 동일할 경우, 상기 제N기본 비교 수단의 제1출력을 통해 제1레벨의 신호를 출력하는 것을 특징으로 하는 비교기.
  2. 제 1 항에 있어서, 상기 최종 비교 수단은 상기 제N기본 비교 수단의 제2출력과 제N-1∼제1기본 비교 수단들의 제1출력들을 반전 논리곱하여 출력하는 N개의 반전 논리곱들; 및 상기 N개의 반전 논리곱들의 출력을 반전 논리곱하여 상기 비교신호로서 출력하는 출력 반전 논리곱을 구비하는 것을 특징으로 하는 비교기.
  3. 제 1 항에 있어서, 상기 각 기본 비교 수단은 비교되는 상기 A의 비트가 상기 B의 비트보다 크면 상기 제1레벨의 신호를 상기 제2출력으로서 출력하는 제1크기 비교 수단; 및 비교되는 상기 A의 비트와 상기 B의 비트가 동일하면 상기 제1레벨의 신호를 상기 제1출력으로서 출력하는 제2크기 비교 수단을 구비하는 것을 특징으로 하는 비교기.
  4. 제 3 항에 있어서, 상기 제1크기 비교 수단은 상기 B의 비트와 연결되는 게이트, 상기 A의 비트와 상기 제2출력 사이에 연결되는 드레인 및 소스를 갖는 제1MOS트랜지스터; 및 상기 B의 비트와 연결되는 게이트, 상기 제2출력과 접지 사이에 연결되는 드레인 및 소스를 갖는 제2MOS트랜지스터를 구비하는 것을 특징으로 하는 비교기.
  5. 제 3 항에 있어서, 상기 제2크기 비교 수단은 상기 A의 비트를 게이트 입력하는 제1CMOS트랜지스터; 상기 제1CMOS트랜지스터의 출력과 상기 A의 비트에 응답하여 상기 B의 비트를 전송하는 제1전송 게이트; 상기 B의 비트에 응답하여 상기 A의 비트를 출력하는 제2전송 게이트; 상기 B의 비트에 응답하여 상기 제1CMOS트랜지스터의 출력을 출력하는 제3전송 게이트; 및 상기 제2 및 제3전송 게이트들의 출력들을 게이트 입력하고, 상기 제1출력을 출력하는 제2CMOS트랜지스터를 구비하는 것을 특징으로 하는 비교기.
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