KR102924625B1 - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

Abstract

본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 대한 것이고, 본 발명에 따른 박막 트랜지스터는 기판, 기판 상의 적어도 일부분 형성된 광차단층, 광차단층 상의 버퍼층, 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연층, 및 게이트 절연층 상의 게이트 전극을 포함하고, 게이트 전극은 게이트 전극 일부가 제거된 게이트 전극 오픈부를 포함한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}

본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.

박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.

박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.

이 중, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가질 수 있기 때문에 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.

표시장치의 박막 트랜지스터는 외부광이 박막 트랜지스터의 하부 방향의 후면으로 유입될 수 있고, 게이트 전극, 메탈 배선 등과 반사되어 산화물 반도체를 열화시킬 수 있어, 광신뢰성 문제를 발생시킬 수 있다.

따라서, 외부광은 박막 트랜지스터의 신뢰성 열화를 발생시킬 수 있기 때문에 소자 신뢰성 측면에서 최대한 차폐시킬 수 있는 방안이 마련되어야 한다.

이에 본 발명의 발명자들은 위에서 언급한 문제점들을 인식하고, 박막 트랜지스터의 외부 광원으로부터 박막 트랜지스터를 보호할 수 있는 여러 실험을 하였다. 여러 실험을 통하여 박막 트랜지스터의 광신뢰성을 향상시킬 수 있는 새로운 박막 트랜지스터와, 이를 포함하는 표시 장치를 발명하였다.

본 발명은 외부 광에 대한 광 신뢰성이 향상된 박막 트랜지스터와 이를 포함하는 표시 장치를 제공하는 것을 제공하고자 한다.

본 발명에 따른 박막 트랜지스터는 기판, 기판 상의 적어도 일부분 형성된 광차단층, 광차단층 상의 버퍼층, 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연층, 및 게이트 절연층 상의 게이트 전극을 포함하고, 게이트 전극은 게이트 전극 일부가 제거된 게이트 전극 오픈부를 포함한다.

위에서 언급된 과제의 해결 수단 이외의 본 발명의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.

본 발명의 실시예에 따른 박막 트랜지스터는 게이트 전극 오픈부를 포함하고 있어, 외부에서 유입되는 광원이 액티브층 또는 박막 트랜지스터의 내부로 유입되지 않고, 박막 트랜지스터 외측으로 방출될 수 있어, 박막 트랜지스터의 전기적 특성이 시간에 의해 열화되지 않도록 방지할 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1는 본 발명의 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2b는 도 2a의 I-I’를 따라 자른 단면도이고, 도 2b는 도 1a의 II-II’를 따라 자른 단면도이다.
도 3a는 본 발명의 실시예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조이고, 도 3b는 본 발명의 실시예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이고, 도 3c는 실험예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이다.
도 4a는 본 발명의 다른 예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조이고, 도 4b는 본 발명의 다른 예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이다.
도 5a 내지 도 5d는 본 발명의 광차단층 두께에 따른 게이트 전극의 경사로부터 광차단층까지의 거리를 측정한 것이다.
도 6은 본 발명의 박막 트랜지스터의 전기적 특성을 측정하기 위한 측정 구조이다.
도 7a 내지 도 7f는 도 6의 박막 트랜지스터 구조에서 광차단층의 두께 변화에 따른 NBTIS 및 NBTS 테스트 후 전기적 특성을 측정한 결과이다.
도 8은 도 7의 NBTIS 및 NBTS의 결과를 광차단층의 두께 및 임계 전압에 대해 도시한 것이다.
도 9는 본 발명의 박막 트랜지스터의 광차단층의 두께 변화에 따른 NBTIS의 시간에 따른 변화를 도시한 것이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 11은 도 10의 어느 한 화소(P)에 대한 회로도이다.
도 12는 도 11의 화소(P)에 대한 평면도이다.
도 13은 도 12의 III-III’를 따라 자른 단면도이다.
도 14는 도 12의 선 IV-IV’의 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 발명 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.

본 발명에서 언급된 “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 “~만”이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

예를 들어, “~상에”, “~상부에”, “~하부에”, “~옆에” 등으로 두 부분의 위치 관계가 설명되는 경우, “바로” 또는 “직접”이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.

공간적으로 상대적인 용어인 “아래(below, beneath)”, “하부 (lower)”, “위(above)”, “상부(upper)” 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 “아래(below)” 또는 “아래(beneath)”로 기술된 소자는 다른 소자의 “위(above)”에 놓일 수 있다. 따라서, 예시적인 용어인 “아래”는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 “위” 또는 “상”은 위와 아래의 방향을 모두 포함할 수 있다.

시간 관계에 대한 설명일 경우, 예를 들어, “~ 후에”, “~ 에 이어서”, “~ 다음에”, “~ 전에” 등으로 시간적 선후 관계가 설명되는 경우, “바로” 또는 “직접”이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

“적어도 하나”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나”의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.

도 1는 본 발명의 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2b는 도 2a의 I-I’를 따라 자른 단면도이고, 도 2b는 도 1a의 II-II’를 따라 자른 단면도이다.

도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(100)는 베이스 기판(110) 상에 배치되고, 본 발명의 실시예에 따른 박막 트랜지스터(100)는 베이스 기판(110) 상의 광 차단층(111), 광 차단층(111) 상의 버퍼층(120), 버퍼층(120) 상의 액티브층(130), 액티브층(130) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 게이트 전극(150), 게이트 전극(150) 상의 층간 절연막(160)을 포함한다.

베이스 기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.

베이스 기판(110) 상에 광차단층(111)이 배치될 수 있다. 광차단층(111)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 액티브층(130)를 보호할 수 있다. 광차단층(111)은 베이스 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(100)와 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.

광차단층(111) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 액티브층(130)을 보호한다. 또한, 버퍼층(120)에 의해 광차단층(111)이 배치된 베이스 기판(110) 상부의 표면이 균일해질 수 있다.

베이스 기판(110) 및 광차단층(111) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 액티브층(130)을 보호한다. 버퍼층(120)에 의해 베이스 기판(110) 상부의 표면이 균일해질 수 있다. 따라서, 후술하는 액티브층(130)을 포함하는 박막 트랜지스터(100)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.

액티브층(130)은 버퍼층(120) 상에 배치된다.

본 발명의 일 실시에에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다.

본 발명의 실시예에 따르면, 액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함한다. 제1 연결부(130a)는 채널부(130n)의 일측과 접촉하고, 제2 연결부(130b)는 채널부(130n)의 타측과 접촉한다.

제1 연결부(130a) 및 제2 연결부(130b)는 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 제1 연결부(130a) 및 제2 연결부(130b)를 도체화부라고도 한다. 본 발명의 실시예에 따르면, 액티브층(130)의 제1 연결부(130a)는 소스 영역이 되고, 제2 연결부(130b)는 드레인 영역이 될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 연결부(130a)가 드레인 영역이 되고, 제2 연결부(130b)가 소스 영역이 될 수도 있다.

액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 액티브층(130) 및 버퍼층(120)을 커버하도록 배치될 수 있다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.

게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.

게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.

게이트 전극(150) 상에 층간 절연막(160)이 배치될 수 있다.

층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 액티브층(130)과 제1 전극(171) 및 제2 전극(172)를 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다.

본 발명의 실시예 따른 박막 트랜지스터(100)는 층간 절연막(160) 상에 배치된 제1 전극(171) 및 제2 전극(172)을 포함할 수 있다. 제1 전극(171)은 소스 전극 역할을 할 수 있고, 제2 전극(172)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 전극(171)이 드레인 전극 역할을 하고, 제2 전극(172)이 소스 전극 역할을 할 수도 있다. 또한, 제1 연결부(130a) 및 제2 연결부(130b)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(171)과 제2 전극(172)은 소자들 사이의 연결 전극 역할을 할 수도 있다.

제1 전극(171) 및 제2 전극(172)은 각각 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결될 수 있다. 구체적으로, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 제1 연결부(130a)와 접촉할 수 있다. 제2 전극(172)은 제1 전극(171)과 이격되어 제2 컨택홀(CH2)을 통해 제2 연결부(130b)와 접촉할 수 있다. 또한, 제2 전극(172)은 제3 컨택홀(CH3)을 통해 광차단층(111)과 접촉할 수 있다.

도 2b를 참조하면, 본 발명의 실시예 따른 박막 트랜지스터(100)의 게이트 전극(150)은 게이트 전극 개구부(150a)를 포함할 수 있다. 게이트 전극 개구부(150a)는 제1 방향(X 방향)으로 광차단층(111)과 적어도 일부분 중첩할 수 있고, 게이트 전극 개구부(150a)는 게이트 전극의 경사진 부분이 제거되는 형태로 구성될 수 있다. 여기서, 게이트 전극(150)의 경사진 부분은 로 불리울 수 있고, 게이트 전극(150) 경사부가 미제거되는 경우 외부 광원의 메인 반사 경로로 작용하여 박막 트랜지스터(100)의 내부로 유입되어 박막 트랜지스터의 전기적 특성을 열화시킬 수 있다.

도 2b의 단면 구조에서 게이트 전극 개구부(150a)가 미형성된 경우 박막 트랜지스터(100)의 하부 또는 측면 등 외부에서 박막 트랜지스터(100)로 유입되는 광원에 대해 반사 경로를 제공할 수 있다.

이와 반대로, 게이트 전극 개구부(150a)는 박막 트랜지스터(100)의 외부에서 유입되는 광원이 액티브층(130) 또는 박막 트랜지스터(100)의 내부로 유입되는 것을 방지하고, 게이트 전극 개구부(150a)를 통해 외부 광원을 박막 트랜지스터의 내부로 반사되지 않고, 투과되도록 외부 광원의 경로를 가이드할 수 있다. 본 발명의 일 예에 따른 박막 트랜지스터가 게이트 전극 개구부(150a)를 포함하도록 구성된 경우, 외부 광원에 대한 내부 반사 경로를 최소화할 수 있다. 이에, 박막 트랜지스터의 전기적 특성이 박막 트랜지스터의 내부로 유입되는 외부 광원에 노출된 시간에 의해 열화되지 않도록 방지할 수 있는 효과가 있다. 예를 들면, 박막 트랜지스터의 액티브층은 외부 광원에 의해 지속적으로 노출되는 경우 임계 전압이 시프트되어 전기적 특성이 열화될 수 있다.

도 3a는 본 발명의 실시예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조이고, 도 3b는 본 발명의 실시예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이고, 도 3b는 실험예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이다.

도 3a를 참조하면, 도 3a에서 본 발명의 실시예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조는, 베이스 기판(110), 광차단층(111), 버퍼층(120), 액티브층(130), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160)의 구성이 순차적으로 적층된 구조이다.. 도 3a에서, 영역 A(region A)는 액티브층(130)과 중첩하는 영역을 의미하는 것이고, B로 표시된 부분은 앞서 설명한 게이트 전극 개구부(150a)에 대응되는 영역을 의미하는 것이다. 또한, 도 3a의 시뮬레이션 구조는 도 2b의 단면구조에서 X 방향을 기준으로, 절반에 대응되는 구조만 도시한 것으로 볼 수 있다.

도 3b, 도 3c는 도 3a의 설정된 시뮬레이션 구조에서 다수의 광원을 박막 트랜지스터의 하부에서 박막 트랜지스터를 향해 쏘았을 때, 광원의 이동 경로를 추적하여 도시한 것이다. 도 3b는 게이트 전극 개구부(150a)에 대응되는 영역인 B로 표시된 부분에서 게이트 전극 개구부(150a)를 포함하는 구조이고, 도 3c는 B로 표시된 부분에서 게이트 전극 개구부(150a)가 미형성된 구조이다.

도 3b를 참조하면, 하부에서 입사된 외부 광원은 게이트 전극 개구부(150a)에 의해 상당량 외부로 빠져나가는 것을 알 수 있으며, 액티브층(130)이 위치하는 영역 A로는 외부 광원이 거의 이동하지 않는 것을 알 수 있다. 액티브층(130)이 위치하는 영역 A로 유입 가능성이 있는 빛은 대부분 게이트 전극 개구부(150a)에 의해 빠져나가는 것을 알 수 있다.

도 3c를 참조하면, 게이트 전극 개구부(150a)가 미형성된 경우 게이트 전극(150)은 하부에서 입사된 외부 광원은 게이트 전극(150)이 경사진 B 부분에서 반사 경로를 제공하여, 외부 광원을 박막 트랜지스터(100) 내부로 반사 유입시킬 수 있다. 다음으로 B 부분 및 영역 A 사이에서는 게이트 전극(150) 및 광차단층(111)이 각각 상하부에 나란히 위치하도록 구성된 경우, 내부로 반사된 외부 광원은 액티브층(130)이 위치까지 외부 광원을 반사시킬 수 있다.

도 4a는 본 발명의 다른 예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조이고, 도 4b는 본 발명의 다른 예에 따른 박막 트랜지스터의 외부광 유입 시뮬레이션 결과이다.

도 4a를 참조하면, 도 4a의 본 발명의 다른 예에 따른 박막 트랜지스터의 외부광 유입 실험을 위한 시뮬레이션 구조는, 도 3a의 시뮬레이션 구조와 비교하여 광차단층(111)이 액티브층(130)과 이격되어 형성되고, 게이트 전극(150)이 외부 광원이 유입되는 측에 미형성된 구조이다.

도 3a에서, 영역 B(region B)는 액티브층(130)이 게이트 전극(150)과 중첩하는 영역을 의미하는 것이다.

도 4b를 참조하면, 액티브층(130)이 광차단층(111)과 이격되어 내측에 위치하도록 설정되고, 게이트 전극(150)이 외부 광원이 유입되는 경로에 미형성된 경우, 외부 광원에 대한 반사 경로가 없어 하부에서 입사된 외부 광원은 액티브층(130)에 전혀 영향을 미치지 못하는 것을 알 수 있다.

도 1, 도 2a, 도 2b, 도 3b, 및 도 4b를 결부하면, 외부에서 입사된 외부 광원에 의해 박막 트랜지스터(100)의 전기적 특성에 주로 영향을 미치는 것은 게이트 전극(150)과 나란한 방향에서 유입되는 외부 광원이 주요 인자일 수 있으며, 게이트 전극(150)이 광차단층(111)과 적어도 일부분 중첩하는 구조이면서, 게이트 전극(150)에 경사면이 발생하는 경우에, 외부광원이 게이트 전극의 경사면 B 영역에서 반사되어 박막트랜지스터의 액티브층 내부로 유입될 수 있다.

도 5는 광차단층의 두께 변화에 따른 NBTIS 및 NBTS의 결과를 광차단층의 두께 및 임계 전압에 대해 도시한 것이다. 도 8에서 실선은 NBTS의 결과를 도시한 것이고, 점선은 NBTIS의 결과를 도시한 것이다. 본 발명에서 광차단층의 두께가 증가하고, 광차단층의 상부에 게이트 전극(150)이 중첩하도록 구성된 경우, 광차단층의 두께가 증가하면 이에 대응되도록 게이트 전극(150)의 경사 및 게이트 전극(150)이 경사진 영역이 증가할 수 있다.

도 5를 참조하면, 광원조사가 없는 경우 임계 전압의 변화가 실질적으로 거의 변화가 없는 것을 알 수 있다. 이에 대조적으로, 광원조사가 있는 경우 광차단층의 두께 증가에따라 게이트 전극(150)에 의한 외부 광원 반사 경로 및 외부 광원 유입이 증가하여, 박막 트랜지스터의 전기적 특성이 열화될 수 있다.

도 6은 본 발명의 박막 트랜지스터의 광차단층의 두께 변화에 따른 NBTIS의 시간에 따른 변화를 도시한 것이다. 도 9에서, 데이터가 사각형으로 도시된 것의 광차단층의 두께는 MoTi 30nm, Cu 50nm 로 준비되었고, 데이터가 삼각형으로 도시된 것의 광차단층의 두께는 MoTi 30nm, Cu 200nm로 준비되었고, 데이터가 삼각형으로 도시된 것의 광차단층의 두께는 MoTi 30nm, Cu 600nm로 준비되었다.

도 6을 참고하면, 광 차단층의 두께와 상관 없이 NBTIS 수행 후 임계 전압은 시간 경과에 따라 4000초까지 거의 선형적으로 감소하는 것을 알 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.

본 발명의 다른 실시예에 따른 표시장치(500)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.

표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다

제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.

제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.

데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.

게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.

쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.

또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.

본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.

도 8은 본 발명에 일 예에 따른 유기발광 표시장치의 서브픽셀 및 투과영역 배치 구조를 나타낸 도면이고, 도 9는 본 발명의 일 예에 따른 서브픽셀 및 투과영역 배치 구조를 나타낸 예시도이다.

도 8을 참조하면, 하나의 픽셀(P)은, 서로 다른 컬러를 표현하는 k개의 서브픽셀(SP: Sub Pixel, SP_1, SP_2, ... , SP_k)이 형성된 서브픽셀영역(SPA: Sub Pixel Area) 및 투과영역(TA: Transparent Area)을 포함할 수 있다. 여기서, 하나의 픽셀(P)에 포함된 서브픽셀 개수를 의미하는 k는 3 또는 4일 수 있으며, 경우에 따라서는, 2 또는 5 이상의 자연수일 수도 있다.

또한, 도 8 및 후속에 설명되는 도 9에서 하나의 픽셀(P)은 투과영역(TA)을 포함하는 것으로 도시되었으나, 본 발명에 따른 유기발광 표시장치의 픽셀(P)은 이에 제한되지 않고, 투과영역(TA)을 포함하지 않는 유기발광 표시장치일 수 있다.

도 8을 참조하면, 하나의 픽셀(P)에서, 서브픽셀들(SP_1, ... , SP_k)은 제1방향으로 서로 인접하여 배치될 수 있다. 도 2를 참조하면, 투과영역(TA)은 서브픽셀영역(SPA)에 제2방향을 인접하여 배치될 수 있다. 즉, 투과영역(TA)는, 서브픽셀들(SP_1, ... , SP_k)과 제2방향으로 인접하여 배치될 수 있다.

전술한 바와 같이, 각 단위 픽셀(P)은, 투과영역(TA)을 포함하기 때문에, 투명한 구조를 가질 수 있고, 이러한 투과영역(TA)을 포함하는 픽셀(P)의 구조에 의해, 본 발명에 따른 유기발괄 표시장치(100)는 외광을 투과시킬 수 있다. 따라서, 본 발명에 따른 유기발광 표시장치(100)는 투명 유기발광 표시장치일 수 있다.

도 9는 본 발명의 일 예에 따른 서브픽셀 및 투과영역 배치 구조를 나타낸 예시도이다. 도 9를 참조하면, 4-서브픽셀 기반의 픽셀 배치 구조 하에서, 복수의 픽셀(P1, P2, P3, P4) 각각은, 적색(R), 녹색(G), 청색(B) 및 흰색(W)에 해당하는 서브픽셀들을 모두 포함할 수 있다. 또한, 각 픽셀의 서브픽셀들은, 적색(R), 녹색(G), 청색(B) 및 흰색(W)이 소정의 순서로 배열된 컬러 배열을 가질 수 있다. 또한, 복수의 서브 픽셀들에 의해 정의되는 영역은 발광 영역으로 정의될 수 있으며, 각각의 픽셀들은 서브 픽셀들의 배치구조에 대응되는 투과 영역을 포함할 수 있다.

또한, 제1 픽셀(P1)의 서브픽셀들은 적색(R), 녹색(G), 청색(B) 및 흰색(W)의 순서로 제1 방향으로 순차적으로 배치될 수 있고, 제2 픽셀(P2), 제3 픽셀(P3 및 제4 픽셀(P4)의 서브픽셀들은 이와 동일하게 형성될 수 있으며, 제1 픽셀(P1), 제2 픽셀(2), 제3 픽셀(3) 및 제4 픽셀(4)은 각각의 서브픽셀들에 대응되는 투과영역들(TA_1, TA_2, TA_3, TA_4)를 포함할 수 있다.

도 10은 한 화소(P)에 대한 회로도이고, 도 11은 도 11의 화소(P)에 대한 평면도이고, 도 12는 도 12의 III-III’를 따라 자른 단면도이고, 도 13은 IV-IV’을 따라 자른 단면도이다.

도 10의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.

본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100)을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.

제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.

데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.

구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.

게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.

데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.

도 11 및 도 12를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상에 배치된다. 도 11을 참조하면, 본 발명의 일 예에 따른 표시 장치는 투과 영역(TA) 및 발광 영역(EA)을 포함하는 투명 표시 장치인 것을 알 수 있다. 따라서, 투명 표시 장치는 투과 영역(TA) 에서의 외부 광원이 발광 영역(EA)으로 유입되는 경로가 증가할 수 있다.

그러나, 본 발명의 실시예에 따른 박막 트랜지스터는 도 1 내지 도 6에서 설명된 게이트 전극 개구부(150a)를 포함하여, 외부 광원에 대한 저항성이 향상될 수 있다. 베이스 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 베이스 기판(110)으로, 플렉서블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.

베이스 기판(110) 상에 광차단층(111, 211)이 배치된다. 광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(130)을 보호할 수 있다.

광차단층(111, 211) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(130)을 보호한다.

버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)이 배치된다. 제2 박막 트랜지스터(TR2)는, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 동일한 층에 배치된 제2 게이트 전극(G2)이 배치된다. 여기서, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 전술한 게이트 전극(150)과 동일한 구성일 수 있다.

제1 게이트 전극(G1) 상에 게이트 절연막(140)이 배치된다.

게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다. 액티브층(A1, A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.

액티브층(A1, A2) 상에 게이트 절연막(140)이 배치된다.

게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 제2 게이트 전극(G2) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.

또한, 게이트 절연막(140) 상에 게이트 라인(GL)이 배치될 수 있다. 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 게이트 라인(GL)으로부터 연장될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 게이트 라인(GL)의 일부가 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 될 수도 있다.

도 11 및 도 12를 참조하면, 게이트 절연막(140) 상에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 일체로 이루어질 수도 있다.

제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2), 게이트 라인(GL) 및 제1 커패시터 전극(C11) 상에 층간 절연막(160)이 배치된다. 층간 절연막(160)은 유기 또는 무기 절연 물질로 만들어질 수 있다.

층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)을 제1 전극(171)이라 하고, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)을 제2 전극(172)이라 할 수 있다.

또한, 층간 절연막(160) 상에 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다.

구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)를 통하여 액티브층(A1)과 연결된다.

제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제2 컨택홀(H2)를 통하여 액티브층(A1)과 연결되고, 제3 컨택홀(H3)을 통하여 광차단층(111)과 연결될 수 있다.

제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.

데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제6 컨택홀(H6)을 통하여 액티브층(A2)과 연결될 수 있다.

제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 컨택홀(H7)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.

제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다.

평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.

평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)는 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다.

제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.

제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구 성된다. 도 11 및 도 12에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.

도 14는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.

도 14는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.

도 14에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.

화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.

데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.

화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.

제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.

제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.

제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.

제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.

제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.

제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.

도 15는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.

도 15에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.

화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.

도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.

또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.

제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.

제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.

제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.

제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.

본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 박막 트랜지스터 111, 211: 광차단층
110: 베이스 기판 120: 버퍼층
130: 액티브층 140: 게이트 절연막
150: 게이트 전극 160: 층간 절연막

Claims (11)

1. 기판;
   상기 기판 상의 적어도 일부분 형성된 광차단층;
   상기 광차단층 상의 버퍼층;
   상기 버퍼층 상의 액티브층;
   상기 액티브층 상의 게이트 절연층; 및
   상기 게이트 절연층 상의 게이트 전극을 포함하고,
   상기 게이트 전극은 상기 게이트 전극 일부가 제거된 게이트 전극 오픈부를 포함하고,
   상기 게이트 전극 오픈부의 일부는 상기 광차단층 끝단과 중첩하고, 상기 게이트 전극 오픈부의 다른 부분은 상기 광차단층 끝단과 중첩하지 않는, 박막 트랜지스터.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,
   상기 게이트 전극 오픈부는 상기 게이트 전극의 경사부에 마련되는, 박막 트랜지스터.
5. 제 1 항에 있어서,
   상기 게이트 전극 상에 구비된 층간 절연막을 더 포함하고,
   상기 게이트 전극 오픈부는 상기 층간 절연막으로 채워진, 박막 트랜지스터.
6. 제 1 항에 있어서,
   상기 게이트 전극은 제1 방향과 나란하도록 형성되고,
   상기 액티브층은 상기 제1방향과 교차하는 제2방향으로 연장되고,
   상기 게이트 전극 오픈부는 상기 액티브층과 이격되도록 형성되는, 박막 트랜지스터.
7. 삭제
8. 삭제
9. 삭제
10. 화소 구동부; 및
    화소 구동부와 연결된 표시 소자;를 포함하며,
    상기 화소구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는 제1항 및 제4항 내지 제6항 중 어느 한 항의 박막 트랜지스터인, 표시장치.
11. 제10항에 있어서,
    상기 제1 박막 트랜지스터는 구동 트랜지스터이고,
    상기 제2 박막 트랜지스터는 스위칭 트랜지스터인, 표시장치.