KR102778953B1 - Resistance variable memory device and method for fabricating the same - Google Patents
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Abstract
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 제1 방향으로 연장되는 제1 도전 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들 및 기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고, 기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 직렬로 연결된 제1 전극, 가변 저항체, 중간 전극, 선택 소자 및 제2 전극을 포함하되, 기 선택 소자는 칼코겐화합물을 포함하는 칼코게나이드 물질층과 상기 칼코게나이드 물질층의 표면 상에 증착된 금속 박막층을 포함하고, 상기 금속 박막층은 상기 칼코게나이드 물질층 내로 확산 가능한 금속 물질로서 Ag를 포함하는 가변 저항 메모리 소자를 제공한다.The present invention relates to a variable resistance memory device and a manufacturing method thereof, and provides a variable resistance memory device including first conductive lines extending in a first direction, second conductive lines extending in a second direction intersecting the first direction, and memory cells respectively provided at intersections between the first conductive lines and the second conductive lines, wherein each of the memory cells includes a first electrode, a variable resistor, an intermediate electrode, a selection element, and a second electrode connected in series between corresponding first and second conductive lines, wherein the selection element includes a chalcogenide material layer including a chalcogenide compound and a metal thin film layer deposited on a surface of the chalcogenide material layer, and the metal thin film layer includes Ag as a metal material capable of diffusing into the chalcogenide material layer.
Description
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 상세하게는 크로스 포인트 구조의 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a variable resistance memory device and a method for manufacturing the same, and more particularly, to a variable resistance memory device having a cross-point structure and a method for manufacturing the same.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.Recently, with the spread of portable digital devices and the increasing need to store digital data, interest in nonvolatile memory devices that do not lose stored data even when power is turned off is increasing.
상기 반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.Among the semiconductor devices mentioned above, flash memory devices that can be manufactured at low cost by being based on a silicon process, such as DRAM memory devices, are widely used. However, flash memory devices have the disadvantages of having a relatively low integration level, slow operating speed, and requiring a relatively high voltage to store data compared to DRAM memory devices, which are volatile memory devices.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.To overcome the shortcomings of such flash memory devices, various next-generation semiconductor devices such as phase changeable RAM (PRAM), magnetic RAM (MRAM), and resistance changeable RAM (RRAM) have been proposed. Such next-generation nonvolatile memory devices can operate at relatively low voltages and have fast access times, which significantly offsets the shortcomings of flash memory devices.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 비트 라인과 복수의 워드 라인이 서로 교차하도록 배치하고 비트 및 워드 라인의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.In particular, research on next-generation nonvolatile memory devices having a three-dimensional cross-point array structure has been actively conducted recently in response to high integration demands. The cross-point array structure is a structure in which multiple bit lines and multiple word lines are arranged to intersect each other and memory cells are arranged at the cross points of the bit and word lines, thereby enabling random access to each memory cell, making it easy to implement data storage (program) and reading (read).
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 워드 및 비트 라인 사이에 수직방향을 따라 적층 구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.Such a cross-point array structure can be easily formed into a three-dimensional structure by forming unit cells in a stacked structure along the vertical direction between word and bit lines, and stacking a plurality of single cross-point array structures along the vertical direction. Accordingly, next-generation non-volatile memory elements can be integrated at high density.
그러나, 3차원 적층 구조에서 메모리의 높은 누설전류의 문제가 제기됨에 따라 고밀도화에 부합하는 더욱 낮은 누설전류를 가지는 메모리의 필요성이 커지고 있다.However, as the problem of high leakage current of memory in three-dimensional stacked structures arises, the need for memory with lower leakage current suitable for high density is increasing.
본원의 배경이 되는 기술은 공개특허 제10-2018-0010790호에 개시되어 있다.The background technology of this application is disclosed in Patent Publication No. 10-2018-0010790.
본 발명에서 해결하고자 하는 기술적 과제는, 전기적 특성 및 스위칭 특성이 향상된 가변 저항 메모리 소자 및 그의 제조 방법을 제공하는데 있다. The technical problem to be solved by the present invention is to provide a variable resistance memory device with improved electrical characteristics and switching characteristics and a method for manufacturing the same.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고, 상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 직렬로 연결된 제1 전극, 가변 저항체, 중간 전극, 선택 소자 및 제2 전극을 포함하되, 상기 선택 소자는 칼코겐화합물을 포함하는 칼코게나이드 물질층과 상기 칼코게나이드 물질층의 표면 상에 증착된 금속 박막층을 포함하고, 상기 금속 박막층은 상기 칼코게나이드 물질층 내로 확산 가능한 금속 물질로서 Ag를 포함한다.According to embodiments of the present invention for achieving the above object, a variable resistance memory device includes: first conductive lines extending in a first direction; second conductive lines extending in a second direction intersecting the first direction; and memory cells respectively provided at intersections between the first conductive lines and the second conductive lines, each of the memory cells including a first electrode, a variable resistor, an intermediate electrode, a selection element, and a second electrode connected in series between corresponding first conductive lines and second conductive lines, wherein the selection element includes a chalcogenide material layer including a chalcogenide compound and a metal thin film layer deposited on a surface of the chalcogenide material layer, and the metal thin film layer includes Ag as a metal material capable of diffusing into the chalcogenide material layer.
일 실시예에 따르면, 상기 금속 박막층은 전기화학 증착법을 통해 형성된 것일 수 있다. According to one embodiment, the metal thin film layer may be formed through an electrochemical deposition method.
일 실시예에 따르면, 상기 금속 박막층의 형성 전에 상기 칼코게나이드 물질층의 표면은 알칼리 용액으로 전처리 될 수 있다.According to one embodiment, prior to formation of the metal thin film layer, the surface of the chalcogenide material layer may be pretreated with an alkaline solution.
본 발명의 실시예들에 따르면, 칼코겐 화합물을 포함하는 칼코게나이드 물질층과 칼코게나이드 물질층의 표면 상에 증착된 것으로 높은 이동성을 갖는 금속 물질을 포함하는 금속 박막층으로 구성된 선택 소자는 저전력 및 고집적의 저항성 메모리 소자를 구현하도록 오보닉 문턱 스위치(Ovonic Threshold Switch: OTS) 특성을 가지며, 종래의 선택 소자보다 더 높은 비선형 특성을 갖고, 외부 전계에 대칭적인 I-V 특성을 가질 수 있다. 또한, 본 발명의 선택 소자는 종래보다 우수한 비선형 특성을 갖도록 낮은 외부 전계에서는 낮은 전류가 흐르고 높은 외부 전계에서는 높은 전류가 흘러 높은 온/오프 전류 비(Ion/Ioff)를 가질 수 있다.According to embodiments of the present invention, a selection element composed of a chalcogenide material layer including a chalcogen compound and a metal thin film layer including a metal material having high mobility deposited on a surface of the chalcogenide material layer has an ovonic threshold switch (OTS) characteristic to implement a low-power and high-density resistive memory element, has higher nonlinear characteristics than a conventional selection element, and can have symmetrical I-V characteristics with respect to an external electric field. In addition, the selection element of the present invention can have a high on/off current ratio (Ion/Ioff) by flowing a low current at a low external electric field and flowing a high current at a high external electric field so as to have better nonlinear characteristics than a conventional selection element.
결과적으로, 전기적 특성 및 스위칭 특성이 향상된 가변 저항 메모리 소자의 제공이 가능할 수 있다.As a result, it may be possible to provide a variable resistance memory device with improved electrical characteristics and switching characteristics.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 메모리 셀을 설명하기 위한 단면도이다.
도 3은 도 2의 칼코게나이드 물질층(CML)을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 5a 및 도 5b는 각각 도 4의 I-I'선 및 II-II'선에 따른 단면도들이다.FIG. 1 is a perspective view schematically illustrating a variable resistance memory element according to embodiments of the present invention.
FIG. 2 is a cross-sectional view illustrating a memory cell according to embodiments of the present invention.
Figure 3 is a cross-sectional view illustrating the chalcogenide material layer (CML) of Figure 2.
FIG. 4 is a plan view showing a variable resistance memory element according to embodiments of the present invention.
Figures 5a and 5b are cross-sectional views taken along lines I-I' and II-II' of Figure 4, respectively.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention, and the methods for achieving them, will become clearer with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the present embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. In this specification, when it is said that an element is “on” another element, this includes not only cases where the element is in contact with the other element, but also cases where another element exists between the two elements. In addition, when it is said in this specification that a part “includes” a certain element, this does not mean that other elements are excluded, but rather that other elements can be included, unless otherwise specifically stated.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. The terms “about,” “substantially,” and the like, as used throughout this specification, are used in a meaning that is at or near the numerical value when manufacturing and material tolerances inherent in the meanings referred to are presented, and are used to prevent unscrupulous infringers from unfairly exploiting the disclosure, which contains precise or absolute values to aid understanding of this specification.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. FIG. 1 is a perspective view schematically illustrating a variable resistance memory element according to embodiments of the present invention.
도 1을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 실시예에서 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다. 메모리 셀 스택(MCA)은 복수 개로 제공되어 수직 적층될 수 있다.Referring to FIG. 1, first conductive lines (CL1) extending in a first direction (D1) and second conductive lines (CL2) extending in a second direction (D2) intersecting the first direction (D1) may be provided. The second conductive lines (CL2) may be spaced apart from the first conductive lines (CL1) along a third direction (D3) perpendicular to the first direction (D1) and the second direction (D2). A memory cell stack (MCA) may be provided between the first conductive lines (CL1) and the second conductive lines (CL2). The memory cell stack (MCA) may include memory cells (MC) provided at each of the intersections of the first conductive lines (CL1) and the second conductive lines (CL2). The memory cells (MC) may be arranged two-dimensionally to form rows and columns. Although one memory cell stack (MCA) is illustrated in the present embodiment, embodiments of the present invention are not limited thereto. Memory cell stacks (MCAs) can be provided in multiples and stacked vertically.
메모리 셀들(MC)의 각각은 가변 저항체(VR) 및 선택 소자(SW)를 포함할 수 있다. 가변 저항체(VR) 및 선택 소자(SW)는 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. Each of the memory cells (MC) may include a variable resistor (VR) and a selection element (SW). The variable resistor (VR) and the selection element (SW) may be connected in series with each other between a pair of conductive lines (CL1, CL2) connected thereto.
일 예로, 메모리 셀들(MC)의 각각에 포함된 가변 저항체(VR) 및 선택 소자(SW)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 여기서, 제1 도전 라인(CL1)은 비트 라인(bit line)이고, 제2 도전 라인(CL2)은 워드 라인(word line)이거나 혹은 그 반대일 수 있다. 또한, 도 1에는 가변 저항체(VR) 위에 선택 소자(SW)가 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 도 1에 도시된 바와 달리, 선택 소자(SW) 위에 가변 저항체(VR)가 제공될 수도 있다.For example, a variable resistor (VR) and a selection element (SW) included in each of the memory cells (MC) may be connected in series with each other between a corresponding first conductive line (CL1) and a corresponding second conductive line (CL2). Here, the first conductive line (CL1) may be a bit line, and the second conductive line (CL2) may be a word line, or vice versa. In addition, although FIG. 1 illustrates that the selection element (SW) is provided on the variable resistor (VR), embodiments of the present invention are not limited thereto. Unlike FIG. 1, the variable resistor (VR) may also be provided on the selection element (SW).
제1 도전 라인(CL1)과 제2 도전 라인(CL2)을 통해 메모리 셀(MC)의 가변 저항체(VR)에 전압이 인가되어 가변 저항체(VR)에 전류가 흐를 수 있으며, 인가되는 전압에 따라 선택된 메모리 셀(MC)의 가변 저항체(VR)의 저항이 변화될 수 있다.Voltage is applied to the variable resistor (VR) of the memory cell (MC) through the first challenge line (CL1) and the second challenge line (CL2), so that current can flow through the variable resistor (VR), and the resistance of the variable resistor (VR) of the selected memory cell (MC) can change depending on the applied voltage.
가변 저항체(VR)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.According to the change in resistance of the variable resistor (VR), the memory cell (MC) can store digital information such as "0" or "1", and the digital information can be erased from the memory cell (MC). For example, data can be written in the memory cell (MC) in a high resistance state "0" and a low resistance state "1". Here, writing from the high resistance state "0" to the low resistance state "1" can be called a "set operation", and writing from the low resistance state "1" to the high resistance state "0" can be called a "reset operation". However, the memory cell (MC) according to the embodiments of the present invention is not limited to the digital information of the high resistance state "0" and the low resistance state "1" exemplified above, and can store various resistance states.
일 예로, 가변 저항체(VR)는 전이 금속 산화물층을 포함할 수 있으며, 이 경우 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항체(VR) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항체(VR)는 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항체(VR)는 높은 저항 값을 가질 수 있다. 이러한 가변 저항체(VR)의 저항 값 차이를 이용하여 가변 저항 메모리 소자는 데이터를 저장할 수 있다. For example, the variable resistor (VR) may include a transition metal oxide layer, in which case at least one electrical path may be created or destroyed within the variable resistor (VR) by a program operation. When the electrical path is created, the variable resistor (VR) may have a low resistance value, and when the electrical path is destroyed, the variable resistor (VR) may have a high resistance value. By utilizing the difference in resistance value of the variable resistor (VR), the variable resistance memory element may store data.
다른 예로, 가변 저항체(VR)는 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항체(VR)는 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다.As another example, the variable resistor (VR) may include a phase change material layer that can reversibly transition between a first state and a second state. However, the variable resistor (VR) is not limited thereto, and may include any variable resistor whose resistance value changes depending on an applied voltage.
선택 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 선택 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 즉, 선택 소자(SW)는 선택 소자(SW)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 선택 소자(SW)에 문턱 전압보다 작은 전압이 인가될 때 선택 소자(SW)는 고저항 상태에 있고, 선택 소자(SW)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 선택 소자(SW)를 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자(SW)는 고저항 상태로 변화될 수 있다.The selection element (SW) may be a device based on a threshold switching phenomenon having a nonlinear (e.g., S-shaped) I-V curve. For example, the selection element (SW) may be an OTS (Ovonic Threshold Switch) device having bi-directional characteristics. That is, the selection element (SW) may include a material having an ovonic threshold switching characteristic in which resistance can change depending on the magnitude of a voltage applied across both ends of the selection element (SW). Accordingly, when a voltage smaller than a threshold voltage is applied to the selection element (SW), the selection element (SW) is in a high-resistance state, and when a voltage larger than the threshold voltage is applied to the selection element (SW), it is in a low-resistance state and current starts to flow. In addition, when a current flowing through the selection element (SW) becomes smaller than a holding current, the selection element (SW) can change into a high-resistance state.
본 발명의 실시예들에 따르면, 선택 소자(SW)는 칼코겐화합물로 형성된 칼코게나이드 물질층(CML) 및 칼코게나이드 물질층(CML) 상에 구비된 금속 박막층(TML)을 포함할 수 있다. 이에 대해서는 뒤에서 자세히 설명한다.According to embodiments of the present invention, the selection element (SW) may include a chalcogenide material layer (CML) formed of a chalcogenide compound and a metal thin film layer (TML) provided on the chalcogenide material layer (CML). This will be described in detail later.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 제1 도전 라인(CL1)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.Any memory cell (MC) can be addressed by selecting a first challenge line (CL1) and a second challenge line (CL2), and by applying a predetermined signal between the first challenge line (CL1) and the second challenge line (CL2), the memory cell (MC) is programmed, and by measuring a current value through the first challenge line (CL1), information according to the resistance value of a variable resistor constituting the corresponding memory cell (MC) can be read.
도 2는 본 발명의 실시예들에 따른 메모리 셀을 설명하기 위한 단면도이다. 도 3은 도 2의 칼코게나이드 물질층(CML)을 설명하기 위한 단면도이다. FIG. 2 is a cross-sectional view illustrating a memory cell according to embodiments of the present invention. FIG. 3 is a cross-sectional view illustrating a chalcogenide material layer (CML) of FIG. 2.
도 2를 참조하면, 메모리 셀(MC)은 차례로 적층된 제1 전극(EL1), 가변 저항체(VR), 중간 전극(MEL), 선택 소자(SW) 및 제2 전극(EL2)을 포함할 수 있다.Referring to FIG. 2, a memory cell (MC) may include a first electrode (EL1), a variable resistor (VR), an intermediate electrode (MEL), a selection element (SW), and a second electrode (EL2) that are sequentially stacked.
제1 전극(EL1)은 비트 라인(BL)과 전기적으로 연결되고, 제2 전극(EL)은 워드 라인(WL)과 전기적으로 연결될 수 있다. 제1 전극(EL1) 및 제2 전극(EL2)의 각각은 Ir, Ru, Pd, Au, Pt 와 같은 귀금속이나 IrO2 와 같은 금속산화물, W, Ni, Al, Ti, Ta, TiN, TiW, TaN 과 같은 비귀금속 또는 IZO, ITO 와 같은 도전성 산화물로 형성될 수 있다. 제1 전극(EL1) 및 제2 전극(EL2)의 각각은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 전극(EL1)과 제2 전극(EL2)은 서로 동일하거나, 서로 다른 물질로 이루어질 수 있다.The first electrode (EL1) may be electrically connected to the bit line (BL), and the second electrode (EL) may be electrically connected to the word line (WL). Each of the first electrode (EL1) and the second electrode (EL2) may be formed of a noble metal such as Ir, Ru, Pd, Au, Pt, a metal oxide such as IrO2, a non-noble metal such as W, Ni, Al, Ti, Ta, TiN, TiW, TaN, or a conductive oxide such as IZO or ITO. Each of the first electrode (EL1) and the second electrode (EL2) may be formed through a physical vapor deposition (PVD) process, a sputtering process, or a chemical vapor deposition (CVD) process, but the present invention is not limited thereto. In addition, the first electrode (EL1) and the second electrode (EL2) may be formed of the same or different materials.
가변 저항체(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. A variable resistor (VR) may include a material that stores information based on changes in resistance.
일 실시예들에 따르면, 가변 저항체(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 즉, 가변 저항체(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항체(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항체(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 이 경우, 메모리 셀은 상변화 메모리 소자(Phase Change RAM: PRAM)의 메모리 셀로서 제공될 수 있다.According to some embodiments, the variable resistor (VR) may include a material capable of a reversible phase change between a crystalline and an amorphous state depending on the temperature. That is, the variable resistor (VR) may include a compound in which at least one of the chalcogen elements Te and Se is combined with at least one of Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O, and C. As an example, the variable resistor (VR) may include at least one of GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, and InSbTe. As another example, the variable resistor (VR) may have a superlattice structure in which layers including Ge and layers not including Ge are repeatedly stacked (for example, a structure in which GeTe layers and SbTe layers are repeatedly stacked). In this case, the memory cell can be provided as a memory cell of a phase change memory device (PRAM).
다른 실시예들에 따르면, 가변 저항체(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항체(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항체(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 때, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 본 예에서, 메모리 셀은 저항 변화 메모리 소자(Resistive Random Access Memory: ReRAM)의 메모리 셀로서 제공될 수 있다.According to other embodiments, the variable resistor (VR) may include at least one of perovskite compounds or conductive metal oxides. For example, the variable resistor (VR) may include at least one of niobium oxide, titanium oxide, nickel oxide, zirconium oxide, vanadium oxide, PCMO ((Pr,Ca)MnO3), strontium-titanium oxide, barium-strontium-titanium oxide, strontium-zirconium oxide, barium-zirconium oxide, and barium-strontium-zirconium oxide. As another example, the variable resistor (VR) may have a dual structure of a conductive metal oxide film and a tunnel insulating film, or a triple structure of a first conductive metal oxide film, a tunnel insulating film, and a second conductive metal oxide film. In this case, the tunnel insulating film may include aluminum oxide, hafnium oxide, or silicon oxide. In this example, the memory cell may be provided as a memory cell of a resistive random access memory (ReRAM).
중간 전극(MEL)은 가변 저항층(VR)과 선택 소자(SW)를 전기적으로 연결할 수 있으며, 가변 저항층(VR)과 선택 소자(SW)의 직접적인 접촉을 방지할 수 있다. 중간 전극(MEL)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.The intermediate electrode (MEL) can electrically connect the variable resistance layer (VR) and the selection element (SW), and can prevent direct contact between the variable resistance layer (VR) and the selection element (SW). The intermediate electrode (MEL) can include at least one of W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, and TaSiN.
선택 소자(SW)는 칼코게나이드 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함하는 칼코게나이드 물질층(CML)과 칼코게나이드 물질층(CML)의 표면 상에 증착된 금속 박막층(TML)을 포함할 수 있다. The selection element (SW) may include a chalcogenide material layer (CML) including an ovonic threshold switch (OTS) material of the chalcogenide series and a metal thin film layer (TML) deposited on a surface of the chalcogenide material layer (CML).
일 예로, 칼코게나이드 물질층(CML)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 칼코게나이드 물질층(CML)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 칼코게나이드 물질층(CML)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다. 칼코게나이드 물질층(CML)은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.For example, the chalcogenide material layer (CML) can include a compound combining at least one of the chalcogen elements Te and Se and at least one of Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P. For example, the chalcogenide material layer (CML) can include at least one of AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, and GeAsBiSe. According to some embodiments, the chalcogenide material layer (CML) may further include an impurity (for example, at least one of C, N, B, and O). The chalcogenide material layer (CML) may be formed through an atomic layer deposition (ALD) process or a chemical vapor deposition (CVD) process.
금속 박막층(TML)은 높은 이동성을 갖는 금속 물질을 포함할 수 있다. 예컨대, 금속 박막층(TML)은 Ag를 포함할 수 있다. 도 3에 도시된 바와 같이, 금속 박막층(TML)의 금속 물질은 그의 높은 이동성으로 인해 칼코게나이드 물질층(CML) 내로 확산될 수 있으며, 이를 통해 칼코게나이드 물질층(CML)의 고저항 상태와 저저항 상태 사이의 저항 차이를 획기적으로 증대시킬 수 있다. The metal thin film layer (TML) may include a metal material having high mobility. For example, the metal thin film layer (TML) may include Ag. As illustrated in FIG. 3, the metal material of the metal thin film layer (TML) can diffuse into the chalcogenide material layer (CML) due to its high mobility, thereby dramatically increasing the resistance difference between the high-resistance state and the low-resistance state of the chalcogenide material layer (CML).
일 실시예에 있어서, 금속 박막층(TML)은 전기화학 증착법을 통해 형성될 수 있다. 예컨대, 전기화학 증착법은 일반적인 3상의 전기화학 셀을 이용한 사이클릭 볼타메트리(cyclic voltammetry: CV) 방법을 이용할 수 있다.In one embodiment, the metal thin film layer (TML) can be formed by an electrochemical deposition method. For example, the electrochemical deposition method can utilize a cyclic voltammetry (CV) method using a general three-phase electrochemical cell.
다른 실시예에 있어서, 금속 박막층(TML)은 스퍼터링, 증발법, 이온플레이팅과 같은 물리기상증착법(physical vapor deposition), 화학기상증착벅(chemical vapor deposition) 혹은 원자층증착법(atomic layer deposition)을 통해 형성될 수 있다.In other embodiments, the metal thin film layer (TML) can be formed via physical vapor deposition such as sputtering, evaporation, ion plating, chemical vapor deposition, or atomic layer deposition.
또 다른 실시예에 있어서, 금속 박막층(TML)의 형성 전에 칼코게나이드 물질층(CML)의 표면은 알칼리 용액으로 전처리 될 수 있다. 예컨대, 상기 전처리는 갈바노스태틱(galvanostatic) 방법으로 수산화나트륨(NaOH) 용액을 이용하여 10분 동안 수행될 수 있다. 이와 같은 전처리를 통해 금속 박막층(TML)의 형성을 용이하게 함과 더불어 금속 박막층(TML)의 금속 물질이 칼코게나이드 물질층(CML) 내로 효과적으로 확산될 수 있다.In another embodiment, the surface of the chalcogenide material layer (CML) may be pretreated with an alkaline solution before forming the metal thin film layer (TML). For example, the pretreatment may be performed for 10 minutes using a sodium hydroxide (NaOH) solution by a galvanostatic method. Such pretreatment facilitates the formation of the metal thin film layer (TML) and enables the metal material of the metal thin film layer (TML) to be effectively diffused into the chalcogenide material layer (CML).
이처럼 칼코겐 화합물을 포함하는 칼코게나이드 물질층(CML)과 칼코게나이드 물질층(CML)의 표면 상에 증착된 것으로 높은 이동성을 갖는 금속 물질을 포함하는 금속 박막층(TML)으로 구성된 선택 소자(SW)는 저전력 및 고집적의 저항성 메모리 소자를 구현하도록 오보닉 문턱 스위치(Ovonic Threshold Switch: OTS) 특성을 가지며, 종래의 선택 소자보다 더 높은 비선형 특성을 갖고, 외부 전계에 대칭적인 I-V 특성을 가질 수 있다. 또한, 본 발명의 선택 소자(SW)는 종래보다 우수한 비선형 특성을 갖도록 낮은 외부 전계에서는 낮은 전류가 흐르고 높은 외부 전계에서는 높은 전류가 흘러 높은 온/오프 전류 비(Ion/Ioff)를 가질 수 있다.A selection element (SW) composed of a chalcogenide material layer (CML) including a chalcogen compound and a metal thin film layer (TML) deposited on the surface of the chalcogenide material layer (CML) and including a metal material having high mobility has an ovonic threshold switch (OTS) characteristic to implement a low-power and high-density resistive memory element, has higher nonlinear characteristics than a conventional selection element, and can have symmetrical I-V characteristics with respect to an external electric field. In addition, the selection element (SW) of the present invention can have a high on/off current ratio (Ion/Ioff) by flowing a low current at a low external electric field and flowing a high current at a high external electric field so as to have better nonlinear characteristics than a conventional one.
결과적으로, 전기적 특성 및 스위칭 특성이 향상된 가변 저항 메모리 소자의 제공이 가능할 수 있다.As a result, it may be possible to provide a variable resistance memory device with improved electrical characteristics and switching characteristics.
이하 도 4, 도 5a 및 도 5b를 참조하여, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 일 예를 설명한다. Referring to FIGS. 4, 5a, and 5b below, an example of a variable resistance memory element according to embodiments of the present invention will be described.
도 4는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 5a 및 도 5b는 각각 도 4의 I-I'선 및 II-II'선에 따른 단면도들이다.Fig. 4 is a plan view showing a variable resistance memory element according to embodiments of the present invention. Figs. 5a and 5b are cross-sectional views taken along lines I-I' and II-II' of Fig. 4, respectively.
도 4, 도 5a, 및 도 5b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)이 차례로 제공될 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. Referring to FIGS. 4, 5A, and 5B, first conductive lines (CL1) and second conductive lines (CL2) may be sequentially provided on a substrate (100). The first conductive lines (CL1) may extend in a first direction (D1) substantially parallel to a top surface of the substrate (100) and may be spaced apart from each other in a second direction (D2) substantially parallel to the top surface of the substrate (100) and intersecting the first direction (D1). The second conductive lines (CL2) may extend in the second direction (D2) and be spaced apart from each other in the first direction (D1). The first conductive lines (CL1) and the second conductive lines (CL2) may be spaced apart from each other in a third direction (D3) perpendicular to the top surface of the substrate (100).
기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.The substrate (100) may include a semiconductor substrate, such as a Si substrate, a Ge substrate, a Si-Ge substrate, a Silicon-on-Insulator (SOI) substrate, a Germanium-On-Insulator (GOI) substrate, etc. The substrate (100) may also include a III-V group compound, such as InP, GaP, GaAs, GaSb, etc. Meanwhile, although not shown, a p-type or n-type impurity may be injected into the upper portion of the substrate (100) to form a well.
제1 및 제2 도전 라인들(CL1, CL2)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.Each of the first and second challenge lines (CL1, CL2) may include a metal (e.g., copper, tungsten, or aluminum) and/or a metal nitride (e.g., tantalum nitride, titanium nitride, or tungsten nitride).
도시하지는 않았지만, 기판(100) 상에 절연막(미도시)이 개재될 수 있다. 이 경우, 제1 도전 라인(CL1)은 상기 절연막 상에 형성될 수 있다. 또한, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시안됨)이 기판(100) 상에 형성될 수 있다.Although not illustrated, an insulating film (not illustrated) may be interposed on the substrate (100). In this case, the first conductive line (CL1) may be formed on the insulating film. In addition, a peripheral circuit (not illustrated) including a transistor, a contact, a wiring, etc. may be formed on the substrate (100). In addition, a lower insulating film (not illustrated) that at least partially covers the peripheral circuit may be formed on the substrate (100).
메모리 셀들(MC)이 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 복수의 메모리 셀 스택들이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.Memory cells (MC) may be arranged between first conductive lines (CL1) and second conductive lines (CL2), and may be respectively positioned at intersections of the first conductive lines (CL1) and second conductive lines (CL2). The memory cells (MC) may be two-dimensionally arranged along the first direction (D1) and the second direction (D2). The memory cells (MC) may form one memory cell stack (MCA). For convenience of explanation, only one memory cell stack (MCA) is illustrated, but a plurality of memory cell stacks may be stacked on the substrate (100) along the third direction (D3). In this case, structures corresponding to the first conductive lines (CL1), the second conductive lines (CL2), and the memory cells (MC) may be repeatedly stacked on the substrate (100).
메모리 셀들(MC)의 각각은 그에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 직렬로 연결되는 제1 전극(EL1), 가변 저항체(VR), 중간 전극(MEL), 칼코게나이드 물질층(CML), 금속 박막층(TML) 및 제2 전극(EL2)을 포함할 수 있다. 차례로 적층된 칼코게나이드 물질층(CML) 및 금속 박막층(TML)은 선택 소자(SW)로서 기능할 수 있다. Each of the memory cells (MC) may include a first electrode (EL1), a variable resistor (VR), an intermediate electrode (MEL), a chalcogenide material layer (CML), a metal thin film layer (TML), and a second electrode (EL2) that are connected in series between a pair of conductive lines (CL1, CL2) connected thereto. The chalcogenide material layer (CML) and the metal thin film layer (TML) that are sequentially stacked may function as a selection element (SW).
제1 전극(EL1), 가변 저항체(VR), 중간 전극(MEL), 칼코게나이드 물질층(CML), 금속 박막층(TML) 및 제2 전극(EL2)에 대해서는 도 2 및 도 3을 참조하여 설명하였으므로, 이에 대한 상세한 설명은 생략한다.The first electrode (EL1), variable resistor (VR), intermediate electrode (MEL), chalcogenide material layer (CML), metal thin film layer (TML), and second electrode (EL2) have been described with reference to FIGS. 2 and 3, so detailed description thereof will be omitted.
차례로 적층된 제1 전극(EL1), 가변 저항체(VR), 중간 전극(MEL), 칼코게나이드 물질층(CML), 금속 박막층(TML) 및 제2 전극(EL2)을 포함하는 적층 구조물은 도 5a 및 도 5b에 도시된 바와 같이, 도전 라인들(CL1, CL2) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. A laminated structure including a first electrode (EL1), a variable resistor (VR), an intermediate electrode (MEL), a chalcogenide material layer (CML), a metal thin film layer (TML), and a second electrode (EL2) that are sequentially laminated can be arranged at intersections between conductive lines (CL1, CL2) to form a two-dimensional array, as illustrated in FIGS. 5a and 5b.
메모리 셀(MC)의 제1 방향(D1)의 외측벽들 사이에 제1 몰드 패턴(110)이 구비되고, 메모리 셀(MC)의 제2 방향(D2)의 외측벽들 사이에 제2 몰드 패턴(120)이 구비될 수 있다. 제1 몰드 패턴(110) 및 제2 몰드 패턴(120)의 각각은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.A first mold pattern (110) may be provided between the outer walls of the memory cell (MC) in the first direction (D1), and a second mold pattern (120) may be provided between the outer walls of the memory cell (MC) in the second direction (D2). Each of the first mold pattern (110) and the second mold pattern (120) may include silicon oxide and/or silicon nitride.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features thereof. Therefore, it should be understood that the embodiments and application examples described above are exemplary in all respects and are not limiting.
Claims (3)
상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고,
상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 직렬로 연결된 제1 전극, 가변 저항체, 중간 전극, 선택 소자 및 제2 전극을 포함하되,
상기 선택 소자는 칼코겐화합물을 포함하는 칼코게나이드 물질층과 상기 칼코게나이드 물질층의 표면 상에 증착된 금속 박막층을 포함하고,
상기 금속 박막층은 상기 칼코게나이드 물질층 내로 확산 가능한 금속 물질로서 Ag를 포함하고,
상기 금속 박막층은 전기화학 증착법을 통해 형성된 것이고,
상기 금속 박막층의 형성 전에 상기 칼코게나이드 물질층의 표면은 알칼리 용액으로 전처리 되는 가변 저항 메모리 소자.First challenge lines extending in the first direction;
Second challenge lines extending in a second direction intersecting the first direction; and
Including memory cells provided at each intersection between the first challenge lines and the second challenge lines,
Each of the above memory cells includes a first electrode, a variable resistor, an intermediate electrode, a selection element and a second electrode, which are connected in series between corresponding first and second conductive lines,
The above selection element comprises a chalcogenide material layer including a chalcogen compound and a metal thin film layer deposited on the surface of the chalcogenide material layer,
The above metal thin film layer includes Ag as a metal material that can diffuse into the chalcogenide material layer,
The above metal thin film layer is formed through electrochemical deposition,
A variable resistance memory element in which the surface of the chalcogenide material layer is pretreated with an alkaline solution before formation of the metal thin film layer.
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Legal Events
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20230803 |
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| PA0201 | Request for examination |
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| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20240624 Patent event code: PE09021S01D |
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Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20240828 |
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Payment date: 20250305 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration |