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KR102766447B1 - 낮은 굴절률 및 낮은 수증기 투과율을 갖는 수분 배리어 막 - Google Patents

낮은 굴절률 및 낮은 수증기 투과율을 갖는 수분 배리어 막 Download PDF

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KR102766447B1
KR102766447B1 KR1020217038267A KR20217038267A KR102766447B1 KR 102766447 B1 KR102766447 B1 KR 102766447B1 KR 1020217038267 A KR1020217038267 A KR 1020217038267A KR 20217038267 A KR20217038267 A KR 20217038267A KR 102766447 B1 KR102766447 B1 KR 102766447B1
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Abstract

본 개시내용의 실시예들은 일반적으로 유기 발광 다이오드 디바이스에 관한 것으로, 더 상세하게는, OLED 디바이스에서 이용되는 수분 배리어 막들에 관한 것이다. OLED 디바이스는 박막 캡슐화 구조 및/또는 박막 트랜지스터를 포함한다. 수분 배리어 막은 박막 캡슐화 구조에서 제1 배리어 층으로서 그리고 박막 트랜지스터에서 패시베이션 층 및/또는 게이트 절연 층으로서 사용된다. 수분 배리어 막은 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 수증기 투과율, 및 약 8% 미만의 낮은 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다.

Description

낮은 굴절률 및 낮은 수증기 투과율을 갖는 수분 배리어 막
[0001] 본 개시내용의 실시예들은 일반적으로, OLED(organic light emitting diode) 디바이스에 관한 것으로, 더 상세하게는 OLED 디바이스에서 이용되는 수분 배리어 막들에 관한 것이다.
[0002] OLED 구조는 정보를 디스플레이 하기 위한 텔레비전 스크린들, 컴퓨터 모니터들, 모바일 폰들, 다른 핸드-헬드 디바이스들 등의 제조에 사용된다. OLED 디스플레이들은, 이를테면 LCD(liquid crystal displays)와 비교하여, 그들의 더 빠른 응답 시간, 더 큰 시야각들, 더 높은 콘트라스트, 더 가벼운 무게, 저전력, 및 가요성 기판들에 대한 순응성(amenability)으로 인해 디스플레이 애플리케이션들에서 최근 상당한 관심을 얻고 있다.
[0003] OLED 구조들은 전계발광(electroluminescence) 효율의 감소 및 구동 전압의 증가를 특징으로 하는 제한된 수명을 가질 수 있다. OLED 구조들의 열화에 대한 주된 이유는 수분 또는 산소 유입으로 인한 비-방출 다크 스폿(non-emissive dark spot)들의 형성이다. 이러한 이유로, OLED 구조들은 통상적으로, 무기 층들 사이에 개재된 유기 층에 의해 캡슐화되며, 여기서, 무기 층들은 수분 배리어 층들로서 작용한다. 그러나, 그러한 캡슐화 구조는 층들 각각 사이에 간섭을 야기하여, 약 30% 이상의 광학 손실을 초래할 수 있다.
[0004] 따라서, OLED 구조를 위한 개선된 캡슐화 구조에 대한 필요성이 존재한다.
[0005] 본 개시내용의 실시예들은 일반적으로 유기 발광 다이오드 디바이스에 관한 것으로, 더 상세하게는, OLED 디바이스에서 이용되는 수분 배리어 막들에 관한 것이다. OLED 디바이스는 박막 캡슐화 구조 및/또는 박막 트랜지스터를 포함한다. 수분 배리어 막은 박막 캡슐화 구조에서 제1 배리어 층으로서 그리고 박막 트랜지스터에서 패시베이션 층 및/또는 게이트 절연 층으로서 사용된다. 수분 배리어 막은 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 수증기 투과율, 및 약 8% 미만의 낮은 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다.
[0006] 일 실시예에서, 박막 캡슐화 구조는 제1 배리어 층을 포함하며, 제1 배리어 층은 약 1.46 내지 약 1.48의 굴절률, 약 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 약 8% 미만의 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다. 버퍼 층은 제1 배리어 층 상에 배치되고, 제2 배리어 층은 버퍼 층 상에 배치된다.
[0007] 다른 실시예에서, 박막 트랜지스터는 게이트 전극, 게이트 전극 위에 배치된 게이트 절연 층을 포함하며, 게이트 절연 층은 약 1.46 내지 약 1.48의 굴절률, 약 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 약 6% 미만의 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다. 반도체 층은 게이트 절연 층 위에 배치되고, 드레인 전극은 반도체 층 위에 배치되고, 소스 전극은 드레인 전극에 인접하게 배치되며, 패시베이션 층은 드레인 전극, 소스 전극, 및 반도체 층 위에 배치된다.
[0008] 또 다른 실시예에서, 디스플레이 디바이스는 발광 디바이스, 발광 디바이스 위에 배치된 캡핑 층, 및 캡핑 층 위에 배치된 박막 캡슐화 구조를 포함한다. 박막 캡슐화 구조는 캡핑 층 위에 배치된 제1 배리어 층을 포함하며, 제1 배리어 층은 약 1.46 내지 약 1.48의 굴절률, 약 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 약 8% 미만의 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다. 버퍼 층은 제1 배리어 층 상에 배치되고, 제2 배리어 층은 버퍼 층 상에 배치된다.
[0009] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 예시적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것을 유의해야 한다.
[0010] 도 1은 일 실시예에 따른 플라즈마 강화 화학 기상 증착 장치의 개략적인 단면도이다.
[0011] 도 2는 일 실시예에 따른, 박막 캡슐화 구조가 상부에 배치되어 있는 디스플레이 디바이스의 개략적인 단면도이다.
[0012] 도 3a 및 도 3b는 다양한 실시예들에 따른, 디스플레이 디바이스에서 이용되는 박막 트랜지스터들의 개략적인 단면도들을 예시한다.
[0013] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 인용 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0014] 본 개시내용의 실시예들은 일반적으로 유기 발광 다이오드 디바이스에 관한 것으로, 더 상세하게는, OLED 디바이스에서 이용되는 수분 배리어 막들에 관한 것이다. OLED 디바이스는 박막 캡슐화 구조 및/또는 박막 트랜지스터를 포함한다. 수분 배리어 막은 박막 캡슐화 구조에서 제1 배리어 층으로서 그리고 박막 트랜지스터에서 패시베이션 층 및/또는 게이트 절연 층으로서 사용된다. 수분 배리어 막은 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 수증기 투과율, 및 약 8% 미만의 낮은 수소 함량을 갖는 실리콘 산질화물 재료를 포함한다.
[0015] 도 1은 본 명세서에 설명되는 동작들을 수행하는 데 사용될 수 있는 플라즈마 강화 화학 기상 증착(PECVD) 장치(101)의 개략적인 단면도이다. PECVD 장치(101)는 하나 이상의 막들이 기판(120) 상에 증착될 수 있는 챔버(100)를 포함한다. 챔버(100)는 일반적으로 벽들(102), 최하부(104), 및 샤워헤드(106)를 포함하며, 이들은 프로세스 볼륨을 집합적으로 정의한다. 프로세스 볼륨은 진공 환경일 수 있다. 기판 지지부(118)는 프로세스 볼륨 내에 배치된다. 프로세스 볼륨은, 기판(120)이 챔버(100) 안팎으로 이송될 수 있도록 슬릿 밸브 개구(108)를 통해 접근된다. 기판 지지부(118)는 기판 지지부(118)를 상승 및 하강시키기 위해 액추에이터(116)에 커플링될 수 있다. 리프트 핀들(122)은 기판 수용 표면으로 그리고 기판 수용 표면으로부터 기판(120)을 이동시키기 위해 기판 지지부(118)를 통해 이동가능하게 배치된다. 기판 지지부(118)는 또한, 기판 지지부(118)를 원하는 온도로 유지하기 위한 가열 및/또는 냉각 엘리먼트들(124)을 포함할 수 있다. 기판 지지부(118)는 또한, 기판 지지부(118)의 주변부에서 RF 리턴 경로를 제공하기 위한 RF 리턴 스트랩(RF return strap)들(126)을 포함할 수 있다.
[0016] 샤워헤드(106)는 체결 메커니즘(150)에 의해 백킹 플레이트(backing plate)(112)에 커플링된다. 샤워헤드(106)는, 샤워헤드(106)의 직진도(straightness)/곡률을 제어하고 그리고/또는 처짐(sag)을 방지하는 것을 돕기 위해 하나 이상의 체결 메커니즘들(150)에 의해 백킹 플레이트(112)에 커플링될 수 있다.
[0017] 가스 소스(132)는 샤워헤드(106) 내의 가스 통로들을 통해, 샤워헤드(106)와 기판(120) 사이의 프로세싱 영역으로 가스를 제공하기 위해 백킹 플레이트(112)에 커플링된다. 프로세스 볼륨을 원하는 압력으로 유지하기 위해 진공 펌프(110)가 챔버(100)에 커플링된다. RF 전류를 샤워헤드(106)에 제공하기 위해 RF 소스(128)가 정합 네트워크(190)를 통해 백킹 플레이트(112) 및/또는 샤워헤드(106)에 커플링된다. RF 전류는 샤워헤드(106)와 기판 지지부(118) 사이의 가스들로부터 플라즈마가 생성될 수 있도록 샤워헤드(106)와 기판 지지부(118) 사이에 전기장을 생성한다.
[0018] 원격 플라즈마 소스(130), 이를테면 유도성 커플링된 원격 플라즈마 소스(130)가 또한 가스 소스(132)와 백킹 플레이트(112) 사이에 커플링될 수 있다. 기판들을 프로세싱하는 사이에, 원격 플라즈마가 생성되도록, 세정 가스가 원격 플라즈마 소스(130)에 제공될 수 있다. 원격 플라즈마로부터의 라디칼들은 챔버(100) 컴포넌트들을 세정하기 위해 챔버(100)에 제공될 수 있다. 세정 가스는 샤워헤드(106)에 제공된 RF 소스(128)에 의해 추가로 여기될 수 있다.
[0019] 부가적으로, 샤워헤드(106)는 샤워헤드 서스펜션(134)에 의해 백킹 플레이트(112)에 커플링될 수 있다. 일 실시예에서, 샤워헤드 서스펜션(134)은 가요성 금속 스커트(skirt)이다. 샤워헤드 서스펜션(134)은 샤워헤드(106)가 놓일 수 있는 립(lip)(136)을 가질 수 있다. 백킹 플레이트(112)는 챔버(100)를 밀봉하여 진공 환경을 형성하기 위해 챔버 벽들(102)과 커플링된 레지(ledge)(114)의 상부 표면 상에 놓일 수 있다.
[0020] 도 2는 일 실시예에 따른, 박막 캡슐화(TFE) 구조(214)가 상부에 배치되어 있는 디스플레이 디바이스(200)의 개략적인 단면도이다. 디스플레이 디바이스(200)는 기판(202)을 포함한다. 기판(202)은 실리콘-함유 재료, 유리, 폴리이미드, 또는 플라스틱, 이를테면 폴리에틸렌테레프탈레이트(PET) 또는 폴리에틸렌나프탈레이트(PEN)로 제조될 수 있다. 발광 디바이스(204)는 기판(202) 상에 배치된다. 발광 디바이스(204)는 OLED 구조 또는 양자점(quantum-dot) 구조일 수 있다. 접촉 층(도시되지 않음)은 발광 디바이스(204)와 기판(202) 사이에 배치될 수 있고, 접촉 층은 기판(202) 및 발광 디바이스(204)와 접촉한다.
[0021] 캡핑 층(206)은 발광 디바이스(204) 및 기판(202) 위에 배치된다. 캡핑 층(206)은 약 1.7 내지 약 1.8의 굴절률을 가질 수 있다. 얇은 금속 층(도시되지 않음)은 캡핑 층(206) 위에 배치될 수 있다. 제1 배리어 층(208)은 캡핑 층(206) 또는 얇은 금속 층 상에 배치된다. 버퍼 층(210)은 제1 배리어 층(208) 상에 배치된다. 제2 배리어 층(212)은 버퍼 층(210) 상에 배치된다. 제1 배리어 층(208), 버퍼 층(210), 및 제2 배리어 층(212)은 TFE 구조(214)를 포함한다. 제1 배리어 층(208) 및 제2 배리어 층(212)은 수분 배리어 막들 또는 층들이다.
[0022] TFE 구조(214)는 약 2 μm 내지 약 10 μm, 이를테면 약 4 μm의 두께를 가질 수 있다. 버퍼 층(210)은 약 2 μm 내지 약 5 μm의 범위의 두께를 갖는다. 제1 배리어 층(208) 및 제2 배리어 층(212)은 각각 약 0.5 μm 내지 약 3 μm의 두께를 가질 수 있다. 예컨대, 제1 배리어 층(208) 및 제2 배리어 층(212)은 각각 약 1 μm의 두께를 가질 수 있고, 버퍼 층(210)은 약 2 μm의 두께를 가질 수 있다. 제1 배리어 층(208) 및 제2 배리어 층(212)은 동일한 재료를 포함할 수 있거나, 또는 제1 배리어 층(208) 및 제2 배리어 층(212)은 상이한 재료들을 포함할 수 있다. 부가적으로, 제1 배리어 층(208) 및 제2 배리어 층(212)은 동일한 두께를 가질 수 있거나, 또는 제1 배리어 층(208) 및 제2 배리어 층(212)은 상이한 두께들을 가질 수 있다.
[0023] 버퍼 층(210)은 약 1.5의 굴절률을 갖는 유기 재료를 포함할 수 있다. 버퍼 층(210)은 유기실리콘 화합물들, 이를테면 pp-HMDSO(plasma-polymerized hexamethyldisiloxane), pp-HMDSO:F(fluorinated plasma-polymerized hexamethyldisiloxane), 및 HMDSN(hexamethyldisilazane)을 포함할 수 있다. 대안적으로, 버퍼 층(210)은 탄화수소 화합물들에 의해 구성된 폴리머 재료일 수 있다. 폴리머 재료는 화학식 CxHyOz를 가질 수 있으며, 여기서 x, y 및 z는 정수들이다. 일 실시예에서, 버퍼 층(210)은 폴리아크릴 레이트, 파릴렌, 폴리이미드들, 폴리테트라플루오로에틸렌, 플루오르화 에틸렌 프로필렌의 코폴리머, 퍼플루오로알콕시 코폴리머 수지, 에틸렌 및 테트라플루오로에틸렌의 코폴리머, 파릴렌으로 이루어진 그룹으로부터 선택될 수 있다. 하나의 특정 예에서, 버퍼 층(210)은 폴리아크릴 레이트 또는 파릴렌이다.
[0024] 제1 배리어 층(208)은 실리콘 산질화물(SiON)을 포함하는 재료로 구성된다. 제1 배리어 층(208)의 SiON 재료는 632 nm에서 약 1.5 미만, 이를테면 약 1.46 내지 약 1.48의 굴절률, 및 섭씨 40도에서 약 5.0×10-5 g/m2/day 미만의 수증기 투과율(WVTR), 및 100%의 상대 습도를 갖는다. 제1 버퍼 층(108)의 SiON 재료는 약 1.70 내지 약 2.15의 O/Si 및 약 0.01 내지 약 0.05의 N/Si의 XPS(x-ray photoelectron spectroscopy)에 의한 조성을 갖는다. 제1 배리어 층(208)의 SiON 재료는 추가로, 약 2.15 g/cm3 내지 약 2.20 g/cm3, 이를테면 약 2.18 g/cm3의 XPS에 의한 밀도를 갖는다. 제1 배리어 층(208)의 SiON 재료는 약 8% 미만의 수소(H2)의 HFS(hydrogen forward scattering)에 의한 조성을 갖는다. 제1 배리어 층(208)의 SiON 재료는 FTIR(Fourier-transform infrared spectroscopy)에 의해 측정될 때 약 1050 cm-1 내지 약 1080 cm-1의 Si-O-Si 피크 포지션을 갖는다. 부가적으로, 제1 배리어 층(208)의 SiON 재료는 섭씨 85도 및 85%의 상대 습도(즉, 포화됨)에서 약 104% 내지 약 106%의 두께 변화 백분율을 갖는다. 일부 실시예들에서, 제2 배리어 층(212)은 제1 배리어 층(208)과 동일한 재료(즉, 위에서 설명된 속성들 및 조성을 갖는 SiON 막)를 포함할 수 있다.
[0025] TFE 구조(214)의 각각의 층은 PECVD 프로세스 및 장치, 이를테면 도 1의 PECVD 장치(101)를 사용하여 증착될 수 있다. 일부 실시예들에서, TFE 구조(214)의 각각의 층은 화학 기상 증착(CVD) 프로세스 및 장치, 또는 원자 층 증착(ALD) 프로세스 및 장치를 사용하여 증착될 수 있다. TFE 구조(214)의 각각의 층은 단일 PECVD 챔버, 이를테면 도 1의 챔버(100)에서 증착될 수 있다. PECVD 챔버의 퍼징은 오염의 위험을 최소화하기 위해 사이클들 사이에서 수행될 수 있다. 단일 챔버 프로세스는 다중 챔버 프로세스를 사용하는 챔버들의 수(및 장비 비용들)를 감소시킬 뿐만 아니라 사이클 시간들을 감소시키는 데 유리하다.
[0026] 일 실시예에서, TFE 구조(214)는 발광 디바이스(204)를 포함하는 기판(202)을 챔버, 이를테면 도 1의 챔버(100) 내에 배치함으로써 형성된다. 캡핑 층(206)은 PECVD 챔버에서 발광 디바이스(204) 상에 증착될 수 있거나, 또는 캡핑 층(206)은 챔버 내에 배치될 때 발광 디바이스 상에 이미 증착되어 있을 수 있다. 제1 배리어 층(208)은 PECVD 프로세스에 의해 챔버에서 캡핑 층(206) 상에 증착된다. 제1 배리어 층(208)을 증착시키기 위한 PECVD 프로세스는 섭씨 약 100도 미만의 온도로 실리콘-함유 전구체 및 질소 함유 전구체를 PECVD 챔버 내로 도입하는 것을 포함할 수 있다.
[0027] 일 실시예에서, 제1 배리어 층(208)은 SiON이며, SiON의 제1 배리어 층(208)을 증착시키기 위해 SiH4, N2O, NH3, N2, 및 H2 가스들이 챔버 내로 도입된다. NH3 가스 대 SiH4 가스의 유량비(flow rate ratio)는 약 0.9 내지 1.1의 범위이고, N2O 가스 대 SiH4 가스의 유량비는 약 15.5 내지 16.5의 범위이고, N2 가스 대 SiH4 가스의 유량비는 약 8.4 내지 8.5의 범위이고, H2 가스의 유량비 대 전체 유량비는 약 0.13 내지 0.16이며, N2O 가스의 유량비 대 전체 유량비는 약 0.23 내지 0.36의 범위이다. 챔버 압력은 약 0.13 Torr 내지 약 0.14 Torr의 범위이고, 전력 밀도는 약 4.5 mW/mm2 내지 약 6.5 mW/mm2의 범위이다.
[0028] 버퍼 층(210)은 PECVD 프로세스에 의해 챔버에서 제1 배리어 층(208) 위에 증착된다. 퍼지 단계는, 상이한 전구체들이 증착 프로세스들을 위해 사용되고 있기 때문에, 버퍼 층(210)을 증착시키기 전에 제1 배리어 층(208)을 증착시킨 이후 수행된다. 버퍼 층(210)이 증착된 이후, 다른 퍼지 단계가 수행된다. 제2 배리어 층(212)은 버퍼 층(210) 위에 증착되며, 제2 배리어 층(212)은 제1 배리어 층(208)과 동일한 프로세스 조건들 하에서 증착될 수 있다.
[0029] 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 WVTR, 및 약 8% 미만의 낮은 H2 함량을 갖는 SiON을 포함하는 제1 배리어 층(208)을 갖는 TFE(214)를 이용하는 것은, 제1 배리어 층(208)이 수분 민감성, H 결합 민감성, 및/또는 OH 결합 민감성 디바이스들인 투명 또는 가요성 디스플레이 디바이스들에서 신뢰할 수 있는 배리어 층일 수 있게 한다. 부가적으로, 위에서 언급된 속성들을 갖는 제1 배리어 층(208)은 실리콘 질화물 막들과 비교하여 약 10%만큼 광학 손실을 감소시키고, 수분 및/또는 수소 확산이 디스플레이 디바이스들 내에서 발생하는 것을 방지하는 것을 도와서, TFE(214)가 고장나는 것을 추가로 방지한다.
[0030] 도 3a 및 도 3b는 다양한 실시예들에 따른, 디스플레이 디바이스에서 각각 이용되는 박막 트랜지스터들(TFT)(300, 350)의 개략적인 단면도이다. 도 3a의 TFT(300) 및 도 3b의 TFT(350)는 동일하지만; 도 3a의 TFT(300)의 게이트 절연 층(306)은 단일 층인 반면, 도 3b의 TFT(350)의 게이트 절연 층(306)은 이중 층이고, 도 3a의 TFT(300)의 패시베이션 층(310)은 단일 층인 반면, 도 3b의 TFT(350)의 패시베이션 층(310)은 이중 층이다. 도 3a의 TFT(300) 및 도 3b의 TFT(350)는 각각 기판(302)을 포함한다. 기판(302)은 실리콘-함유 재료, 유리, 폴리이미드, 또는 플라스틱, 이를테면 PET 또는 PEN로 제조될 수 있다. 게이트 전극(304)은 기판(302) 상에 배치된다. 게이트 전극(304)은 그 중에서도, 구리, 텅스텐, 탄탈륨, 알루미늄을 포함할 수 있다. 게이트 절연 층(306)은 게이트 전극(304) 및 기판(302) 위에 배치된다.
[0031] 반도체 층(308)은 게이트 절연 층(306) 위에 배치된다. 반도체 층(308)은 그 중에서도, 금속 산화물 반도체 재료, 금속 산질화물 반도체 재료, 이를테면 인듐 갈륨 아연 산화물(IGZO), 또는 실리콘, 이를테면 비정질 실리콘, 결정질 실리콘, 및 폴리실리콘을 포함할 수 있다. 드레인 전극(312) 및 소스 전극(314)은 반도체 층(308) 상에 배치된다. 드레인 전극(312)은 소스 전극(314)으로부터 소스 전극(314)에 인접하게 이격된다. 드레인 전극(312) 및 소스 전극(314)은 각각, 그 중에서도 구리, 텅스텐, 탄탈륨, 알루미늄을 포함할 수 있다. 패시베이션 층(310)은 반도체 층(308), 드레인 전극(312) 및 소스 전극(314) 위에 배치된다. 패시베이션 층(310) 및 게이트 절연 층(306)은 수분 배리어 막들 또는 층들이다.
[0032] 패시베이션 층(310) 및 게이트 절연 층(306)은 각각, 도 2의 제1 배리어 층(208)과 동일한 재료를 개별적으로 포함할 수 있다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)은 실리콘 산질화물(SiON)을 포함하는 재료로 적어도 부분적으로 구성된다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 632 nm에서 약 1.5 미만, 이를테면 약 1.46 내지 약 1.48의 굴절률, 및 섭씨 40도에서 약 5.0×10-5 g/m2/day 미만의 WVTR, 및 100%의 상대 습도를 갖는다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 약 1.70 내지 약 2.15의 O/Si 및 약 0.01 내지 약 0.05의 N/Si의 XPS에 의한 조성을 갖는다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 추가로, 약 2.15 g/cm3 내지 약 2.20 g/cm3의 XPS에 의한 밀도를 갖는다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 FTIR에 의해 측정될 때 약 1050 cm-1 내지 약 1080 cm-1의 Si-O-Si 피크 포지션을 갖는다. 부가적으로, 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 섭씨 85도 및 85%의 상대 습도(즉, 포화됨)에서 약 104% 내지 약 106%의 두께 변화 백분율을 갖는다.
[0033] 패시베이션 층(310) 및/또는 게이트 절연 층(306)의 SiON 재료는 약 8% 미만의 수소의 HFS에 의한 조성을 갖는다. 일 실시예에서, 패시베이션 층(310)의 SiON 재료는 약 6% 미만의 수소의 HFS에 의한 조성을 갖고, 게이트 절연 층(306)의 SiON 재료는 약 5% 미만의 수소의 HFS에 의한 조성을 갖는다. 패시베이션 층(310) 및 게이트 절연 층(306)은 각각, 위에서 설명된 속성들 및 조성을 갖는 SiON 재료를 포함할 수 있거나, 또는 패시베이션 층(310) 또는 게이트 절연 층(306) 중 오직 하나만이 위에서 설명된 속성들 및 조성을 갖는 SiON 재료를 포함할 수 있다.
[0034] 도 3a는 단일 층 게이트 절연 층(306) 및 단일 층 패시베이션 층(310)을 예시한다. 단일 층 게이트 절연 층(306) 및 단일 층 패시베이션 층(310)은 각각 SiON을 개별적으로 포함할 수 있다. 도 3b는 이중 층 게이트 절연 층(306) 및 이중 층 패시베이션 층(310)을 예시한다. 도 3b의 TFT(350)에서, 게이트 절연 층(306)은 SiON을 포함하는 층(306A) 및 실리콘 산화물(SiOx)을 포함하는 층(306B)을 포함한다. 게이트 절연 층(306)의 SiON을 포함하는 층(306A)은 기판(302) 및 게이트 전극(304) 상에 배치되고 그들과 접촉한다. 게이트 절연 층(306)의 SiOx를 포함하는 층(306B)은 유전체 층(308) 및 SiON을 포함하는 층(306A) 사이에 배치되고 그들과 접촉한다. 도 3b의 TFT(350)의 패시베이션 층(310)은 SiOx를 포함하는 층(310A) 및 SiON을 포함하는 층(310B)을 포함한다. 패시베이션 층(310)의 SiOx를 포함하는 층(310A)은 유전체 층(308), 드레인 전극(312), 및 소스 전극(314) 상에 배치된다. 패시베이션 층(310)의 SiON을 포함하는 층(310B)은 SiOx를 포함하는 층(310A) 상에 배치된다.
[0035] 패시베이션 층(310) 및 게이트 절연 층(306)은 도 2의 제1 배리어 층(208)과 동일한 PECVD 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(310) 및 게이트 절연 층(306)은 CVD 또는 ALD 프로세스에 의해 형성될 수 있다. 패시베이션 층(310) 및/또는 게이트 절연 층(306)을 증착시키기 위한 PECVD 프로세스는 실리콘-함유 전구체 및 질소 함유 전구체를 PECVD 챔버, 이를테면 도 1의 챔버(100) 내로 도입하는 것을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층(310)은 섭씨 약 300도 미만의 온도로 증착되고, 게이트 절연 층(306)은 섭씨 약 100도 미만의 온도로 증착된다. 일 실시예에서, 패시베이션 층(310) 및 게이트 절연 층(306)은 각각 SiON이며, SiON 패시베이션 층(310) 및 SiON 게이트 절연 층(306)을 증착시키기 위해 SiH4, N2O, NH3, N2, 및 H2 가스들이 챔버 내로 도입된다. 게이트 절연 층(306)이 먼저 증착되고, 뒤이어 반도체 층(308)이 증착되고, 뒤이어 패시베이션 층(310)이 증착된다. 챔버는 각각의 층 증착 사이에서 퍼징될 수 있다.
[0036] 패시베이션 층(310) 및 게이트 절연 층(306) 둘 모두에 대해, NH3 가스 대 SiH4 가스의 유량비는 약 0.9 내지 1.1의 범위이고, N2O 가스 대 SiH4 가스의 유량비는 약 15.5 내지 16.5의 범위이고, N2 가스 대 SiH4 가스의 유량비는 약 8.4 내지 8.5의 범위이고, H2 가스의 유량비 대 전체 유량비는 약 0.13 내지 0.16이며, N2O 가스의 유량비 대 전체 유량비는 약 0.23 내지 0.36의 범위이다. 챔버 압력은 약 0.13 Torr 내지 약 0.14 Torr의 범위이고, 전력 밀도는 약 4.5 mW/mm2 내지 약 6.5 mW/mm2의 범위이다.
[0037] 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 WVTR, 및 약 8% 미만의 낮은 H2 함량을 갖는 SiON을 포함하는 패시베이션 층(310) 및/또는 게이트 절연 층(306)을 갖는 TFE들(300, 350)을 이용하는 것은, 패시베이션 층(310) 및/또는 게이트 절연 층(306)이 수분 민감성, H 결합 민감성, 및/또는 OH 결합 민감성 디바이스들인 투명 또는 가요성 디스플레이 디바이스들에서 신뢰할 수 있는 배리어 층들일 수 있게 한다. 위에서 언급된 속성들을 갖는 패시베이션 층(310) 및/또는 게이트 절연 층(306)은 실리콘 질화물 막들과 비교하여 약 10%만큼 광학 손실을 감소시키고, 수분 및/또는 수소 확산이 디스플레이 디바이스들 내에서 발생하는 것을 방지하는 것을 도와서, TFE들(300, 350)의 특성들이 바람직하지 않게 시프트하는 것을 추가로 방지한다.
[0038] 게다가, 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 WVTR, 및 약 8% 미만의 낮은 H2 함량을 갖는 패시베이션 층(310) 및/또는 게이트 절연 층(306)을 이용하는 것은, 포지티브 바이어스 온도 응력, 네거티브 바이어스 온도 응력, 및 네거티브 바이어스 온도 조명 응력의 더 적은 변화를 초래한다. 그러므로, 위에서 언급된 속성들을 갖는 패시베이션 층(310) 및/또는 게이트 절연 층(306)은 TFT들(300, 350)에 통합될 때 더 양호한 바이어스 안정성 및 더 낮은 턴-온 전압들을 가능하게 한다.
[0039] 따라서, 약 1.5 미만의 낮은 굴절률, 약 5.0×10-5 g/m2/day 미만의 낮은 WVTR, 및 약 8% 미만의 낮은 H2 함량을 갖는 SiON을 포함하는 TFE 내의 제1 배리어 층으로서 또는 TFT 내의 패시베이션 층 및/또는 게이트 절연 층으로서 수분 배리어 막을 이용하는 것은, 층들이 수분 민감성, H 결합 민감성, 및/또는 OH 결합 민감성 디바이스들인 투명 또는 가요성 디스플레이 디바이스들에서 신뢰할 수 있는 배리어 층들일 수 있게 한다. 부가적으로, 위에서 언급된 속성들을 각각 갖는 수분 배리어 층들은 실리콘 질화물 막들과 비교하여 약 10%만큼 광학 손실을 감소시키고, 수분 및/또는 수소 확산이 디스플레이 디바이스들 내에서 발생하는 것을 방지하는 것을 도와서, 추가로, TFE들이 고장나는 것을 방지하고 TFT들의 특성들이 바람직하지 않게 시프트하는 것을 방지한다.
[0040] 전술한 것이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 박막 캡슐화 구조로서,
    제1 배리어 층 － 상기 제1 배리어 층은, 1.46 내지 1.48의 굴절률, 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 8% 미만의 수소 함량을 가지고 1.70 내지 2.15의 O/Si 및 0.01 내지 0.05의 N/Si의 조성을 갖는 실리콘 산질화물 재료를 포함함 －;
    상기 제1 배리어 층 상에 배치된 버퍼 층; 및
    상기 버퍼 층 상에 배치된 제2 배리어 층을 포함하는, 박막 캡슐화 구조.
  2. 제1항에 있어서,
    상기 제2 배리어 층은 상기 제1 배리어 층과 동일한 재료를 포함하는, 박막 캡슐화 구조.
  3. 제1항에 있어서,
    상기 제2 배리어 층은 상기 제1 배리어 층과 상이한 재료를 포함하는, 박막 캡슐화 구조.
  4. 제1항에 있어서,
    상기 제1 배리어 층은 0.5 마이크로미터 내지 3 마이크로미터의 두께를 갖는, 박막 캡슐화 구조.
  5. 제1항에 있어서,
    상기 실리콘 산질화물 재료는 섭씨 85도 및 85%의 상대 습도에서 104% 내지 106%의 두께 변화 백분율을 갖는, 박막 캡슐화 구조.
  6. 박막 트랜지스터로서,
    게이트 전극;
    상기 게이트 전극 위에 배치된 게이트 절연 층 － 상기 게이트 절연 층은, 1.46 내지 1.48 미만의 굴절률, 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 6% 미만의 수소 함량을 가지고 1.70 내지 2.15의 O/Si 및 0.01 내지 0.05의 N/Si의 조성을 갖는 실리콘 산질화물 재료를 포함함 －;
    상기 게이트 절연 층 위에 배치된 반도체 층;
    상기 반도체 층 위에 배치된 드레인 전극;
    상기 드레인 전극에 인접하게 배치된 소스 전극; 및
    상기 드레인 전극, 상기 소스 전극, 및 상기 반도체 층 위에 배치된 패시베이션 층을 포함하는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 패시베이션 층은, 1.46 내지 1.48의 굴절률, 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 6% 미만의 수소 함량을 갖는 실리콘 산질화물 재료를 포함하는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 패시베이션 층은 섭씨 300도 미만의 온도에서 플라즈마 강화 화학 기상 증착 프로세스에 의해 증착되거나, 또는
    상기 실리콘 산질화물 재료는 섭씨 85도 및 85%의 상대 습도에서 104% 내지 106%의 두께 변화 백분율을 갖는, 박막 트랜지스터.
  9. 제7항에 있어서,
    상기 게이트 절연 층의 실리콘 산질화물 재료는 이중 층을 형성하기 위해, 실리콘 산화물을 포함하는 층과 결합되는, 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 이중 층의 실리콘 산질화물 재료는 상기 게이트 전극에 인접하게 배치되고,
    상기 실리콘 산화물을 포함하는 층은 상기 반도체 층, 상기 드레인 전극, 및 상기 소스 전극에 인접하게 배치되는, 박막 트랜지스터.
  11. 제7항에 있어서,
    상기 패시베이션 층의 실리콘 산질화물 재료는 이중 층을 형성하기 위해, 실리콘 산화물을 포함하는 층과 결합되는, 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 이중 층의 실리콘 산화물을 포함하는 층은 상기 반도체 층, 상기 드레인 전극, 및 상기 소스 전극에 인접하게 배치되고,
    상기 실리콘 산질화물 재료는 상기 실리콘 산화물을 포함하는 층 상에 배치되는, 박막 트랜지스터.
  13. 디스플레이 디바이스로서,
    발광 디바이스;
    상기 발광 디바이스 위에 배치된 캡핑 층; 및
    상기 캡핑 층 위에 배치된 박막 캡슐화 구조를 포함하며,
    상기 박막 캡슐화 구조는,
    상기 캡핑 층 위에 배치된 제1 배리어 층 － 상기 제1 배리어 층은, 1.46 내지 1.48의 굴절률, 5.0×10-5 g/m2/day 미만의 수증기 투과율, 및 8% 미만의 수소 함량을 가지고 1.70 내지 2.15의 O/Si 및 0.01 내지 0.05의 N/Si의 조성을 갖는 실리콘 산질화물 재료를 포함함 －;
    상기 제1 배리어 층 상에 배치된 버퍼 층; 및
    상기 버퍼 층 상에 배치된 제2 배리어 층을 포함하는, 디스플레이 디바이스.
  14. 제13항에 있어서,
    상기 발광 디바이스는 유기 발광 다이오드 디바이스이거나, 또는
    상기 제2 배리어 층은 상기 제1 배리어 층과 동일한 재료를 포함하는, 디스플레이 디바이스.
  15. 제13항에 있어서,
    상기 실리콘 산질화물 재료는 섭씨 85도 및 85%의 상대 습도에서 104% 내지 106%의 두께 변화 백분율을 갖는, 디스플레이 디바이스.
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