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KR102762691B1 - 유기 발광 표시 장치 - Google Patents

유기 발광 표시 장치 Download PDF

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KR102762691B1
KR102762691B1 KR1020180116624A KR20180116624A KR102762691B1 KR 102762691 B1 KR102762691 B1 KR 102762691B1 KR 1020180116624 A KR1020180116624 A KR 1020180116624A KR 20180116624 A KR20180116624 A KR 20180116624A KR 102762691 B1 KR102762691 B1 KR 102762691B1
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김성철
최범락
고건우
조성민
최준후
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삼성디스플레이 주식회사
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Abstract

유기 발광 표시 장치는 제1 서브 화소 영역을 포함하며 제1 해상도를 갖는 제1 표시 영역 및 제2 서브 화소 영역 및 제1 투과 영역을 포함하며 제1 해상도보다 낮은 제2 해상도를 갖는 제2 표시 영역을 포함하고, 제1 면으로 영상을 표시하는 표시 패널 및 표시 패널의 상기 제1 면과 반대되는 제2 면 상의 상기 제2 표시 영역과 중첩하여 배치되는 제1 광학 모듈을 포함할 수 있다. 이에 따라, 제1 광학 모듈이 배치되는 부분에서도 영상이 표시 될 수 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 광학 모듈을 포함하는 유기 발광 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
유기 발광 표시 장치는 영상을 표시할 수 있는 표시 영역과 비표시 영역을 포함할 수 있고, 상기 비표시 영역에 광학 모듈이 배치될 수 있다. 예를 들면, 상기 광학 모듈은 유기 발광 표시 장치의 전면 상에 위치하는 사물의 이미지를 촬영할 수 있는 카메라 모듈, 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 유기 발광 표시 장치의 움직임을 판단하는 가속도 센서 모듈 및 지자기 센서 모듈, 유기 발광 표시 장치 앞의 근접 여부를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 주머니 혹은 가방에 방치될 때 밝기의 정도를 측정하기 위한 조도 센서 모듈 등을 포함할 수 있다. 상기 광학 모듈들이 유기 발광 표시 장치의 비표시 영역에 배치되기 때문에, 상기 광학 모듈들이 배치되는 부분은 영상이 표시되지 않을 수 있다.
본 발명의 목적은 광학 모듈을 포함하는 유기 발광 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 제1 서브 화소 영역을 포함하며 제1 해상도를 갖는 제1 표시 영역 및 제2 서브 화소 영역 및 제1 투과 영역을 포함하며 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 표시 영역을 포함하고, 제1 면으로 영상을 표시하는 표시 패널 및 상기 표시 패널의 상기 제1 면과 반대되는 제2 면 상의 상기 제2 표시 영역과 중첩하여 배치되는 제1 광학 모듈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널은 상기 제1 표시 영역에 배치되는 제1 서브 화소 회로 및 상기 제2 표시 영역에 배치되고, 상기 제1 서브 화소 회로와 다른 제2 서브 화소 회로를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수는 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수보다 많을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널은 상기 제1 서브 화소 회로 상의 상기 제1 서브 화소 영역에 배치되고, 상기 제1 서브 화소 회로와 전기적으로 연결되는 제1 서브 화소 구조물, 상기 제2 서브 화소 회로 상의 상기 제2 서브 화소 영역에 배치되고, 상기 제2 서브 화소 회로와 전기적으로 연결되는 제2 서브 화소 구조물 및 상기 제2 서브 화소 영역과 인접한 상기 제1 투과 영역에 배치되는 제1 투과창을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 광학 모듈은 카메라 모듈을 포함하고, 상기 제1 광학 모듈은 상기 제1 투과창을 통해 상기 표시 패널의 상기 제1 면 상에 위치하는 사물을 인식할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 서브 화소 회로는 상기 제1 투과 영역에 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널은 상기 제2 표시 영역과 인접하여 위치하고, 제3 서브 화소 영역 및 제2 투과 영역을 포함하며, 상기 제1 해상도와 상기 제2 해상도 사이의 제3 해상도를 갖는 제3 표시 영역, 상기 제3 표시 영역에 배치되고, 상기 제1 및 제2 서브 화소 회로들과 다른 제3 서브 화소 회로를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 화소 회로를 구성하는 트랜지스터의 개수는 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수보다 적고, 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수보다 많을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널의 상기 제2 면 상의 상기 제3 표시 영역과 중첩하여 배치되는 제2 광학 모듈을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널은 상기 제3 서브 화소 회로 상의 상기 제3 서브 화소 영역에 배치되고, 상기 제3 서브 화소 회로와 전기적으로 연결되는 제3 서브 화소 구조물 및 상기 제3 서브 화소 영역과 인접한 상기 제2 투과 영역에 배치되는 제2 투과창을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 화소 회로는 상기 제2 투과 영역에 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 광학 모듈은 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈, 조도 센서 모듈 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 광학 모듈의 크기는 상기 제2 표시 영역의 크기와 동일하고, 상기 제2 광학 모듈의 크기는 상기 제3 표시 영역의 크기와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 표시 영역의 면적이 상기 제2 표시 영역의 면적보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 표시 영역은 상기 표시 패널의 상기 제2 면 상의 일측에 위치하고, 상기 제1 표시 영역은 상기 제2 표시 영역을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널은 상기 제1 표시 영역에 배치되는 제1 서브 화소 회로 및 상기 제2 표시 영역에 배치되는 제2 서브 화소 회로를 더 포함하고, 상기 제1 및 제2 서브 화소 회로들은 동일한 구성을 가질 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 제1 서브 화소 영역을 포함하며 제1 해상도로 영상이 표시되는 제1 표시 영역 및 제2 서브 화소 영역 및 제1 투과 영역을 포함하며 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시되는 제2 표시 영역을 갖는 기판, 상기 기판 상의 제1 표시 영역에 배치되는 제1 서브 화소 회로, 상기 기판 상의 제2 표시 영역에 배치되고, 상기 제1 투과 영역을 노출시키는 제2 서브 화소 회로, 상기 기판 상의 상기 제1 서브 화소 영역 및 제2 서브 화소 영역에 배치되는 서브 화소 구조물들 및 상기 기판 상의 상기 제1 투과 영역에 형성된 제1 투과창을 포함하고, 제1 면으로 영상을 표시 하는 표시 패널 및 상기 표시 패널의 제1 면과 반대되는 제2 면에 상기 제2 표시 영역과 중첩하여 배치되는 제1 광학 모듈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 제2 면 중 상기 제2 표시 영역과 중첩하는 부분에 형성된 제1 그루브를 포함하고, 상기 제1 그루브에 상기 제1 광학 모듈이 매립될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 배치되는 절연층 구조물, 상기 절연층 구조물 상에 배치되는 평탄화층 및 상기 평탄화층 상에 배치되는 화소 정의막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 투과 영역에서 상기 절연층 구조물, 상기 평탄화층 및 상기 화소 정의막은 기판을 노출시키는 제1 개구를 포함하고, 상기 제1 개구가 상기 제1 투과창으로 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 정의막 상에 배치되는 캡핑층을 더 포함하고, 상기 캡핑층은 상기 제1 및 제2 서브 화소 영역에서 제1 두께를 갖고, 상기 제1 투과 영역에서 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 제2 표시 영역과 인접하여 위치하고, 제3 서브 화소 영역 및 제2 투과 영역을 포함하며, 상기 제2 해상도로 영상이 표시되는 제3 표시 영역, 상기 제3 표시 영역에 배치되고, 상기 제2 서브 화소 회로와 동일한 구성을 갖는 제3 서브 화소 회로를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 화소 회로를 구성하는 트랜지스터의 개수는 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 패널의 상기 제2 면에 상기 제3 표시 영역과 중첩하여 배치되는 제2 광학 모듈을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 제2 면 중 상기 제3 표시 영역과 중첩하는 부분에 형성된 제2 그루브를 포함하고, 상기 제2 그루브에 상기 제2 광학 모듈이 매립될 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 제3 서브 화소 회로 상의 상기 제3 서브 화소 영역에 배치되고, 상기 제3 서브 화소 회로와 전기적으로 연결되는 제3 서브 화소 구조물 및 상기 제3 서브 화소 영역과 인접한 상기 제2 투과 영역에 배치되는 제2 투과창을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 화소 회로는 상기 제2 투과 영역에 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 투과 영역에서 상기 절연층 구조물, 상기 평탄화층 및 상기 화소 정의막은 기판을 노출시키는 제2 개구를 포함하고, 상기 제2 개구가 상기 제2 투과창으로 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 화소 회로의 구성은 상기 제2 및 제3 서브 화소 회로들 각각의 구성과 동일하고, 상기 제1 투과창의 크기는 상기 제2 투과창의 크기와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 서브 화소 회로의 구성은 상기 제3 서브 화소 회로의 구성과 다르고, 상기 제1 투과창의 크기와 상기 제2 투과창의 크기는 다를 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 화소 회로를 구성하는 트랜지스터의 개수는 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수보다 많을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 투과창의 크기는 상기 제1 투과창의 크기보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 서브 화소 회로들 각각은 적어도 하나의 반도체 소자 및 적어도 하나의 커패시터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 서브 화소 구조물들 각각은 상기 제1 및 제2 서브 화소 회로들 상에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 상부 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극이 상기 제1 투과 영역에 배치되지 않을 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 제1 서브 화소 영역을 포함하며 제1 해상도를 갖는 제1 표시 영역, 제2 서브 화소 영역 및 제1 투과 영역을 포함하며 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 표시 영역 및 제2 투과 영역을 포함하며 영상을 표시하지 않는 비표시 영역을 포함하고, 제1 면으로 영상을 표시 하는 표시 패널, 상기 표시 패널의 상기 제1 면과 반대되는 제2 면 상의 상기 비표시 영역과 중첩하여 배치되는 제1 광학 모듈 및 상기 표시 패널의 상기 제2 면 상의 상기 제2 서브 화소 영역과 중첩하여 배치되는 제2 광학 모듈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 광학 모듈은 카메라 모듈을 포함하고, 상기 제1 광학 모듈은 상기 제2 투과 영역을 통해 상기 표시 패널의 상기 제1 면 상에 위치하는 사물을 인식할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 광학 모듈은 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈, 조도 센서 모듈 등을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 제1 해상도를 갖는 제1 표시 영역 및 제1 해상도보다 낮은 제2 해상도를 갖는 제2 및 제3 표시 영역들을 포함함으로써, 제1 광학 모듈 및 제2 광학 모듈이 배치되는 부분에서도 영상이 표시 될 수 있다. 또한, 유기 발광 표시 장치가 제1 투과창 및 제2 투과창을 포함함으로써, 제1 광학 모듈 및 제2 광학 모듈이 제1 투과창 및 제2 투과창을 통해 표시 패널의 제1 면에 위치하는 주변 상황을 감지 또는 사물의 이미지를 촬영할 수 있다.
다만, 본 발명의 효과가 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 사시도이다.
도 2는 도 1의 유기 발광 표시 장치의 배면에 배치된 광학 모듈을 나타내는 사시도이다.
도 3은 도 1의 유기 발광 표시 장치의 제1 표시 영역, 제2 표시 영역 및 제3 표시 영역을 설명하기 위한 평면도이다.
도 4는 도 3의 제1 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 5는 도 4의 제1 표시 영역에 배치되는 제1 서브 화소 회로 및 제1 유기 발광 다이오드를 나타내는 회로도이다.
도 6은 도 3의 제2 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 7은 도 3의 제2 표시 영역의 일 예를 나타내는 부분 확대 평면도이다.
도 8은 도 6의 제2 표시 영역에 배치되는 제2 서브 화소 회로 및 제2 유기 발광 다이오드를 나타내는 회로도이다.
도 9는 도 3의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 10은 도 9의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다.
도 11은 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 12는 도 6의 II-II'라인을 따라 절단한 단면도이다.
도 13은 도 9의 III-III'라인을 따라 절단한 단면도이다.
도 14는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 15는 도 14의 제2 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 16은 도 15의 제2 표시 영역에 배치되는 제2 서브 화소 회로 및 제2 유기 발광 다이오드를 나타내는 회로도이다.
도 17은 도 14의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 18은 도 15의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다.
도 19는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 20은 도 19의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이다.
도 21은 도 20의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다.
도 22는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 사시도이다.
도 23은 도 22의 유기 발광 표시 장치에 매립된 광학 모듈을 나타내는 사시도이다.
도 24는 도 23의 유기 발광 표시 장치에 형성된 그루브를 설명하기 위한 사시도이다.
도 25는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 26은 도 25의 비표시영역을 확대 도시한 확대 평면도이다.
도 27은 도 26의 IV-IV'라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치들에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 사시도이고, 도 2는 도 1의 유기 발광 표시 장치의 배면에 배치된 광학 모듈을 나타내는 사시도이며, 도 3은 도 1의 유기 발광 표시 장치의 제1 표시 영역, 제2 표시 영역 및 제3 표시 영역을 설명하기 위한 평면도이다.
도 1 내지 3을 참조하면, 유기 발광 표시 장치(100)는 표시 패널(200), 제1 광학 모듈(410), 제2 광학 모듈(420) 등을 포함할 수 있다. 표시 패널(200)은 영상을 표시하는 제1 면(S1) 및 제1 면(S1)과 반대되는 제2 면(S2)을 가질 수 있다. 제1 광학 모듈(410) 및 제2 광학 모듈(420)은 표시 패널(200)의 제2 면(S2) 상의 일측에 배치될 수 있고, 제1 광학 모듈(410)과 제2 광학 모듈(420)은 서로 인접하여 배치될 수 있다.
표시 패널(200)은 제1 표시 영역(10), 제2 표시 영역(20) 및 제3 표시 영역(30)을 포함할 수 있다. 여기서, 제2 및 제3 표시 영역들(20, 30) 각각은 표시 패널(200)의 제1 면(S1) 상의 일측에 위치할 수 있고, 제2 표시 영역(20)과 제3 표시 영역(30)은 서로 인접하여 위치할 수 있다. 또한, 제1 표시 영역(10)은 제2 표시 영역(20) 및 제3 표시 영역(30)을 둘러쌀 수 있고, 제1 표시 영역(10)의 면적은 제2 및 제3 표시 영역들(20, 30) 각각의 면적보다 클 수 있다.
제1 표시 영역(10)은 복수의 제1 서브 화소 영역들(예를 들어, 도 4의 제1 서브 화소 영역(11)에 대응)을 포함할 수 있고, 제2 표시 영역(20)은 복수의 제2 서브 화소 영역들 및 복수의 제1 투과 영역들(예를 들어, 도 6의 제2 서브 화소 영역(12) 및 제1 투과 영역(21)에 대응)을 포함할 수 있으며, 제3 표시 영역(30)은 복수의 제3 서브 화소 영역들 및 제2 투과 영역들(예를 들어, 도 9의 제3 서브 화소 영역(13) 및 제2 투과 영역(22)에 대응)을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(200)은 제1 표시 영역(10)과 제2 및 제3 표시 영역들(20, 30)에서 서로 상이한 해상도로 상기 영상을 표시할 수 있다. 예를 들면, 제1 표시 영역(10)에서 제1 해상도로 영상이 표시될 수 있고, 제2 및 제3 표시 영역들(20, 30)에서 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시될 수 있다. 다시 말하면, 제1 표시 영역(10)은 상기 제1 해상도를 가질 수 있고, 제2 및 제3 표시 영역들(20, 30) 각각은 상기 제2 해상도를 가질 수 있다.
제1 광학 모듈(410)은 표시 패널(200)의 제2 면(S2) 상의 제2 표시 영역(20)과 중첩하여 배치될 수 있다. 다시 말하면, 제2 표시 영역(20)의 크기는 제1 광학 모듈(410)의 크기와 실질적으로 동일할 수 있다. 즉, 제2 표시 영역(20)의 형상은 제1 광학 모듈(410)의 형상에 따라 정의될 수 있다. 제1 광학 모듈(410)은 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영(또는 인식)할 수 있는 카메라 모듈을 포함할 수 있다.
제2 광학 모듈(420)은 표시 패널(200)의 제2 면(S2) 상의 제3 표시 영역(30)과 중첩하여 배치될 수 있다. 다시 말하면, 제3 표시 영역(30)의 크기는 제2 광학 모듈(420)의 크기와 실질적으로 동일할 수 있다. 즉, 제3 표시 영역(30)의 형상은 제2 광학 모듈(420)의 형상에 따라 정의될 수 있다. 제2 광학 모듈(420)은 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 유기 발광 표시 장치(100)의 움직임을 판단하는 가속도 센서 모듈 및 지자기 센서 모듈, 유기 발광 표시 장치(100) 앞의 근접 여부를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 주머니 혹은 가방에 방치될 때 밝기의 정도를 측정하기 위한 조도 센서 모듈 등을 포함할 수 있다.
도 4는 도 3의 제1 표시 영역의 일부를 확대 도시한 부분 확대 평면도이고, 도 5는 도 4의 제1 표시 영역에 배치되는 제1 서브 화소 회로 및 제1 유기 발광 다이오드를 나타내는 회로도이다.
도 3, 4 및 5를 참조하면, 표시 패널(200)은 제1 서브 화소 회로들(first sub-pixel circuit: SPC1) 및 제1 유기 발광 다이오드들(first organic light emitting diode: OLED1)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제1 표시 영역(10)을 가질 수 있고, 제1 표시 영역(10)은 복수의 제1 서브 화소 영역들(11)을 포함할 수 있다. 예를 들면, 제1 서브 화소 영역들(11)은 제1 표시 영역(10) 내에서 표시 패널(200)의 제1 면(S1)과 평행한 제1 방향(D1) 및 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배열될 수 있다. 즉, 제1 서브 화소 영역들(11)은 제1 표시 영역(10) 내에 전체적으로 배열될 수 있다.
제1 서브 화소 회로들(SPC1) 각각은 제1 서브 화소 영역(11)과 중첩하여 배치될 수 있고, 제1 서브 화소 회로(SPC1)(예를 들어, 도 11의 제1 반도체 소자(250) 및 제2 반도체 소자(255)에 대응) 상에 제1 유기 발광 다이오드(OLED1)(예를 들어, 도 11의 제1 서브 화소 구조물(300)에 대응)가 배치될 수 있다. 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)를 통해 제1 서브 화소 영역(11)에 영상이 표시될 수 있다. 선택적으로, 제1 서브 화소 회로(SPC1)가 제1 서브 화소 영역(11)의 일부 및 상기 제1 서브 화소 영역(11)과 다른 제1 서브 화소 영역(11)의 일부(예를 들어, 제1 서브 화소 영역(11)과 인접하여 위치하는 제1 서브 화소 영역들(11)의 일부)와 중첩하여 배치될 수도 있다. 또한, 제1 유기 발광 다이오드들(OLED1)은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프(RGB stripe) 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 다이오드를 포함하는 S-스트라이프(s-stripe) 방식, 백색 유기 발광 다이오드를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일 방식 등을 이용하여 배열될 수도 있다.
다만, 본 발명의 제1 표시 영역(10) 및 제1 서브 화소 영역(11) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상들이 이에 한정되는 것은 아니다. 예를 들면, 제1 표시 영역(10) 및 제1 서브 화소 영역(11) 각각의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 5에 도시된 바와 같이, 제1 서브 화소 회로(SPC1)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 또한, 제1 서브 화소 회로(SPC1)와 제1 유기 발광 다이오드(OLED1)가 전기적으로 연결될 수 있다.
제1 유기 발광 다이오드(OLED1)(예를 들어, 도 11의 제1 서브 화소 구조물(300)에 대응)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 제1 유기 발광 다이오드(OLED1)는 제1 단자 및 제2 단자를 포함할 수 있다. 제1 유기 발광 다이오드(OLED1)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있다. 예를 들면, 제1 유기 발광 다이오드(OLED1)의 제1 단자는 애노드 단자이고, 제1 유기 발광 다이오드(OLED1)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 제1 유기 발광 다이오드(OLED1)의 제1 단자는 캐소드 단자이고, 제1 유기 발광 다이오드(OLED1)의 제2 단자는 애노드 단자일 수도 있다. 예시적인 실시예들에 있어서, 제1 유기 발광 다이오드(OLED1)의 상기 애노드 단자는 도 11의 제1 하부 전극(290)에 해당될 수 있고, 제1 유기 발광 다이오드(OLED1)의 상기 캐소드 단자는 도 11의 제1 상부 전극(340)에 해당될 수 있다.
제1 트랜지스터(TR1)(예를 들어, 도 11의 제1 반도체 소자(250)에 대응)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)의 제1 단자는 소스 단자이고, 제1 트랜지스터(TR1)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제1 트랜지스터(TR1)의 제1 단자는 드레인 단자이고, 제1 트랜지스터(TR1)의 제2 단자는 소스 단자일 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 제1 유기 발광 다이오드(OLED1)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제2 트랜지스터(TR2)의 제1 단자는 소스 단자이고, 제2 트랜지스터(TR2)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제2 트랜지스터(TR2)의 제1 단자는 드레인 단자이고, 제2 트랜지스터(TR2)의 제2 단자는 소스 단자일 수 있다.
제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제3 트랜지스터(TR3)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제3 트랜지스터(TR3)의 제1 단자는 소스 단자이고, 제3 트랜지스터(TR3) 의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제3 트랜지스터(TR3)의 제1 단자는 드레인 단자이고, 제3 트랜지스터(TR3)의 제2 단자는 소스 단자일 수 있다.
제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)의 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)는 제1 트랜지스터(TR1)의 문턱 전압만큼 보상할 수 있고, 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 상기 문턱 전압 보상을 수행함에 따라 제1 트랜지스터(TR1)의 문턱 전압 편차로 발생하는 구동 전류 불균일 문제가 해결될 수 있다.
초기화 전압(VINT)이 제공되는 초기화 전압 배선의 입력단은 제4 트랜지스터(TR4)의 제1 단자 및 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압 배선의 출력단은 제4 트랜지스터(TR4)의 제2 단자 및 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제4 트랜지스터(TR4)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제4 트랜지스터(TR4)의 제1 단자는 소스 단자일 수 있고, 제4 트랜지스터(TR4)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제4 트랜지스터(TR4)의 제1 단자는 드레인 단자이고, 제4 트랜지스터(TR4)의 제2 단자는 소스 단자일 수 있다.
제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터의 게이트 단자에 공급될 수 있다.
예시적인 실시예들에 있어서, 게이트 초기화 신호(GI)는 일 수평 시간 전의 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들면, 유기 발광 표시 장치(100)가 포함하는 복수의 서브 화소 회로들 중 제n(단, n은 2이상의 정수)행의 서브 화소 회로에 공급되는 게이트 초기화 신호(GI)는 상기 서브 화소 회로들 중 (n-1)행의 서브 화소 회로에 공급되는 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 제1 서브 화소 회로들(SPC1) 중 (n-1)행의 제1 서브 화소 회로에 활성화된 게이트 신호(GW)를 공급함으로써, 제1 서브 화소 회로들(SPC1) 중 n행의 제1 서브 화소 회로에 활성화된 게이트 초기화 신호(GI)를 공급할 수 있다. 그 결과, 서브 화소 회로들 중 (n-1)행의 서브 화소 회로에 데이터 신호(DATA)를 공급함과 동시에 제1 서브 화소 회로들(SPC1) 중 n행의 서브 화소 회로가 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
제5 트랜지스터(TR5)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제1 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제5 트랜지스터(TR5)의 제1 단자는 소스 단자이고, 제5 트랜지스터(TR5)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제5 트랜지스터(TR5)의 제1 단자는 드레인 단자이고, 제5 트랜지스터(TR5)의 제2 단자는 소스 단자일 수 있다.
제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)(예를 들어, 도 11의 제2 반도체 소자(255)에 대응)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제2 단자는 제1 유기 발광 다이오드(OLED1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제6 트랜지스터(TR6)의 제1 단자는 소스 단자이고, 제6 트랜지스터(TR6)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제6 트랜지스터(TR6)의 제1 단자는 드레인 단자이고, 제6 트랜지스터(TR6)의 제2 단자는 소스 단자일 수 있다.
제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 제1 유기 발광 다이오드(OLED1)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 제1 유기 발광 다이오드(OLED1)에 공급함으로써, 제1 유기 발광 다이오드(OLED1)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 제1 유기 발광 다이오드(OLED1)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제2 단자는 제1 유기 발광 다이오드(OLED1)의 제1 단자에 연결될 수 있다. 예시적인 실시예들에 있어서, 제7 트랜지스터(TR7)의 제1 단자는 소스 단자이고, 제7 트랜지스터(TR7)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제7 트랜지스터(TR7)의 제1 단자는 드레인 단자이고, 제7 트랜지스터(TR7)의 제2 단자는 소스 단자일 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 제1 유기 발광 다이오드(OLED1)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 제1 유기 발광 다이오드(OLED1)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
선택적으로, 게이트 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 제1 유기 발광 다이오드(OLED1)의 제1 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 제1 유기 발광 다이오드(OLED1)의 제1 단자를 초기화 시키는 동작은 서로 독립적일 수 있다. 이에 따라, 다이오드 초기화 신호(GB)를 별도로 생성하지 않음으로써, 공정의 경제성이 향상될 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 게이트 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 제1 유기 발광 다이오드(OLED1)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 제1 유기 발광 다이오드(OLED1)에 공급될 수 있다.
다만, 본 발명의 제1 서브 화소 회로(SPC1)가 7개의 트랜지스터들 및 하나의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 제1 서브 화소 회로(SPC1)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 6은 도 3의 제2 표시 영역의 일부를 확대 도시한 부분 확대 평면도이고, 도 7은 도 3의 제2 표시 영역의 일 예를 나타내는 부분 확대 평면도이며, 도 8은 도 6의 제2 표시 영역에 배치되는 제2 서브 화소 회로 및 제2 유기 발광 다이오드를 나타내는 회로도이다. 도 8에 예시한 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)는 도 5를 참조하여 설명한 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 8에 있어서, 도 5를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 3, 6 및 8을 참조하면, 표시 패널(200)은 제2 서브 화소 회로들(second sub-pixel circuit: SPC2) 및 제2 유기 발광 다이오드들(second organic light emitting diode: OLED2)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제2 표시 영역(20)을 가질 수 있고, 제2 표시 영역(20)은 복수의 제2 서브 화소 영역들(12) 및 복수의 제1 투과 영역들(21)을 포함할 수 있다. 예를 들면, 제2 서브 화소 영역들(12)은 제2 표시 영역(20) 내에서 제1 방향(D1)으로 배열될 수 있고, 제1 투과 영역들(21)은 제2 서브 화소 영역들(12)이 배열된 행과 다른 행에서 제1 방향(D1)으로 배열될 수 있다. 즉, 제2 서브 화소 영역들(12) 및 제1 투과 영역들(21)은 제2 표시 영역(20) 내에 전체적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 도 4의 제1 표시 영역(10)에 배치된 제1 서브 화소 영역들(11)과 비교했을 때, 제2 표시 영역(20)에는 제1 투과 영역들(21) 때문에 단위 면적 당 상대적으로 적은 개수의 서브 화소 영역을 포함할 수 있다. 다시 말하면, 제2 표시 영역(20)의 제2 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮을 수 있다.
제2 서브 화소 회로들(SPC2) 각각은 제2 서브 화소 영역(12)과 중첩하여 배치될 수 있고, 제2 서브 화소 회로(SPC2)(예를 들어, 도 12의 제3 반도체 소자(550) 및 제4 반도체 소자(555)에 대응) 상에 제2 유기 발광 다이오드(OLED2)(예를 들어, 도 12의 제2 서브 화소 구조물(600)에 대응)가 배치될 수 있다. 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)를 통해 제2 서브 화소 영역(12)에 영상이 표시될 수 있다.
선택적으로, 제2 서브 화소 회로(SPC2)가 제2 서브 화소 영역(12)의 일부 및 상기 제2 서브 화소 영역(12)과 다른 제2 서브 화소 영역(12)의 일부(예를 들어, 제2 서브 화소 영역(12)과 인접하여 위치하는 제2 서브 화소 영역들(12)의 일부)와 중첩하여 배치될 수도 있다. 또한, 제2 유기 발광 다이오드들(OLED2)은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 다이오드를 포함하는 S-스트라이프 방식, 백색 유기 발광 다이오드를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일 방식 등을 이용하여 배열될 수도 있다.
또한, 제1 투과 영역(21)을 통해 표시 패널(200)의 제2 면(S2) 상에 배치된 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영할 수 있다. 다시 말하면, 제1 투과 영역(21)은 실질적으로 투명할 수 있다.
다른 예시적인 실시예들에 있어서, 도 7에 도시된 바와 같이, 제2 표시 영역(20)은 상대적으로 넓은 면적을 갖는 제1 투과 영역(31)을 포함할 수도 있다. 다시 말하면, 제2 표시 영역(20)에는 상대적으로 넓은 면적을 갖는 제1 투과 영역(31) 때문에 단위 면적 당 상대적으로 더 적은 개수의 서브 화소 영역을 포함할 수 있다. 이러한 경우, 상대적으로 제2 표시 영역(20)의 해상도가 낮아지더라도 상대적으로 넓은 면적을 갖는 제1 투과 영역(31)때문에 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 상대적으로 용이하게 인식할 수 있다.
다만, 본 발명의 제2 표시 영역(20), 제2 서브 화소 영역(12) 및 제1 투과 영역(21) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상들이 이에 한정되는 것은 아니다. 예를 들면, 제2 표시 영역(20), 제2 서브 화소 영역(12) 및 제1 투과 영역(21) 각각의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 8에 도시된 바와 같이, 제2 서브 화소 회로(SPC2)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 또한, 제2 서브 화소 회로(SPC2)와 제2 유기 발광 다이오드(OLED2)가 전기적으로 연결될 수 있다. 여기서, 제2 서브 화소 회로(SPC2)의 제1 트랜지스터(TR1)는 도 12의 제3 반도체 소자(550)에 해당될 수 있고, 제2 서브 화소 회로(SPC2)의 제6 트랜지스터(TR6)는 도 12의 제4 반도체 소자(555)에 해당될 수 있다. 또한, 제2 유기 발광 다이오드(OLED2)는 도 12의 제2 서브 화소 구조물(600)에 대응될 수 있고, 제2 유기 발광 다이오드(OLED2)의 애노드 단자는 도 12의 제2 하부 전극(690)에 대응될 수 있으며, 제2 유기 발광 다이오드(OLED2)의 캐소드 단자는 도 12의 제2 상부 전극(640)에 대응될 수 있다.
예시적인 실시예들에 있어서, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)에 배치되지 않을 수 있다. 다시 말하면, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성과 제2 표시 영역(20)에서 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)의 구성은 실질적으로 동일할 수 있다. 다시 말하면, 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수는 제2 서브 화소 영역(12)에서 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수와 동일할 수 있다.
도 9는 도 3의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이고, 도 10은 도 9의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다. 도 10에 예시한 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)는 도 5를 참조하여 설명한 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 10에 있어서, 도 5를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 3, 9 및 10을 참조하면, 표시 패널(200)은 제3 서브 화소 회로들(third sub-pixel circuit: SPC3) 및 제3 유기 발광 다이오드들(third organic light emitting diode: OLED2)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제3 표시 영역(30)을 가질 수 있고, 제3 표시 영역(30)은 복수의 제3 서브 화소 영역들(13) 및 복수의 제2 투과 영역들(22)을 포함할 수 있다. 예를 들면, 제3 서브 화소 영역들(13)은 제3 표시 영역(30) 내에서 제1 방향(D1)으로 배열될 수 있고, 제2 투과 영역들(22)은 제3 서브 화소 영역들(13)이 배열된 행과 다른 행에서 제1 방향(D1)으로 배열될 수 있다. 즉, 제3 서브 화소 영역들(13) 및 제2 투과 영역들(22)은 제3 표시 영역(30) 내에 전체적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 도 4의 제1 표시 영역(10)에 배치된 제1 서브 화소 영역들(11)과 비교했을 때, 제3 표시 영역(30)에는 제2 투과 영역들(22) 때문에 단위 면적 당 상대적으로 적은 개수의 서브 화소 영역을 포함할 수 있다. 다시 말하면, 제3 표시 영역(30)의 제2 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮을 수 있다.
제3 서브 화소 회로들(SPC3) 각각은 제3 서브 화소 영역(13)과 중첩하여 배치될 수 있고, 제3 서브 화소 회로(SPC3)(예를 들어, 도 13의 제5 반도체 소자(850) 및 제6 반도체 소자(855)에 대응) 상에 제3 유기 발광 다이오드(OLED3)(예를 들어, 도 13의 제3 서브 화소 구조물(900)에 대응)가 배치될 수 있다. 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)를 통해 제3 서브 화소 영역(13)에 영상이 표시될 수 있다.
선택적으로, 제3 서브 화소 회로(SPC3)가 제3 서브 화소 영역(13)의 일부 및 상기 제3 서브 화소 영역(13)과 다른 제3 서브 화소 영역(13)의 일부(예를 들어, 제3 서브 화소 영역(13)과 인접하여 위치하는 제3 서브 화소 영역들(13)의 일부)와 중첩하여 배치될 수도 있다. 또한, 제3 유기 발광 다이오드들(OLED3)은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 다이오드를 포함하는 S-스트라이프 방식, 백색 유기 발광 다이오드를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일 방식 등을 이용하여 배열될 수도 있다.
또한, 제2 투과 영역(22)을 통해 표시 패널(200)의 제2 면(S2) 상의 제3 표시 영역(30)에 배치된 제2 광학 모듈(420)이 표시 패널(200)의 제1 면(S1) 상의 주변 상황을 감지 또는 사물의 이미지를 촬영할 수 있다. 다시 말하면, 제2 투과 영역(22)은 실질적으로 투명할 수 있다.
다만, 본 발명의 제3 표시 영역(30), 제3 서브 화소 영역(13) 및 제2 투과 영역(22) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상들이 이에 한정되는 것은 아니다. 예를 들면, 제3 표시 영역(30), 제3 서브 화소 영역(13) 및 제2 투과 영역(22) 각각의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다
도 10에 도시된 바와 같이, 제3 서브 화소 회로(SPC3)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 또한, 제3 서브 화소 회로(SPC3)와 제3 유기 발광 다이오드(OLED3)가 전기적으로 연결될 수 있다. 여기서, 제3 서브 화소 회로(SPC3)의 제1 트랜지스터(TR1)는 도 13의 제5 반도체 소자(850)에 해당될 수 있고, 제3 서브 화소 회로(SPC3)의 제6 트랜지스터(TR6)는 도 13의 제6 반도체 소자(855)에 해당될 수 있다. 또한, 제3 유기 발광 다이오드(OLED3)는 도 13의 제3 서브 화소 구조물(900)에 대응될 수 있고, 제3 유기 발광 다이오드(OLED3)의 애노드 단자는 도 13의 제3 하부 전극(890)에 대응될 수 있으며, 제3 유기 발광 다이오드(OLED3)의 캐소드 단자는 도 13의 제3 상부 전극(940)에 대응될 수 있다.
예시적인 실시예들에 있어서, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)에 배치되지 않을 수 있다. 다시 말하면, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성과 제3 표시 영역(30)에서 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)의 구성은 실질적으로 동일할 수 있다. 다시 말하면, 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수는 제3 서브 화소 영역(13)에서 제3 서브 화소 회로(SPC3)에 포함된 트랜지스터의 개수와 동일할 수 있다.
도 11은 도 4의 유기 발광 표시 장치의 I-I'라인을 따라 절단한 단면도이고, 도 12는 도 6의 유기 발광 표시 장치의 II-II'라인을 따라 절단한 단면도이며, 도 13은 도 9의 유기 발광 표시 장치의 III-III'라인을 따라 절단한 단면도이다.
도 11, 12 및 13을 참조하면, 유기 발광 표시 장치(100)는 표시 패널(200), 제1 광학 모듈(410) 및 제2 광학 모듈(420) 등을 포함할 수 있다. 여기서, 표시 패널(200)은 기판(110), 제1 반도체 소자(250), 제2 반도체 소자(255), 제3 반도체 소자(550), 제4 반도체 소자(555), 제5 반도체 소자(850), 제6 반도체 소자(855), 절연층 구조물(260), 평탄화층(270), 화소 정의막(310), 제1 서브 화소 구조물(300), 제2 서브 화소 구조물(600), 제3 서브 화소 구조물(900), 캡핑층(345), 봉지 기판(450) 등을 포함할 수 있다.
또한, 제1 반도체 소자(250)는 제1 액티브층(130), 제1 게이트 전극(170), 제1 소스 전극(210) 및 제1 드레인 전극(230)을 포함할 수 있고, 제2 반도체 소자(255)는 제2 액티브층(135), 제2 게이트 전극(175), 제2 소스 전극(215) 및 제2 드레인 전극(235)을 포함할 수 있다. 제3 반도체 소자(550) 제3 액티브층(430), 제3 게이트 전극(470), 제3 소스 전극(510) 및 제3 드레인 전극(530)을 포함할 수 있고, 제4 반도체 소자(555)는 제4 액티브층(435), 제4 게이트 전극(475), 제4 소스 전극(515) 및 제4 드레인 전극(535)을 포함할 수 있다. 제5 반도체 소자(850)는 제5 액티브층(730), 제5 게이트 전극(770), 제5 소스 전극(810) 및 제5 드레인 전극(830)을 포함할 수 있고, 제6 반도체 소자(855)는 제6 액티브층(735), 제6 게이트 전극(775), 제6 소스 전극(815) 및 제6 드레인 전극(835)을 포함할 수 있다. 절연층 구조물(260)은 게이트 절연층(150) 및 층간 절연층(190)을 포함할 수 있다.
더욱이, 제1 서브 화소 구조물(300)은 제1 하부 전극(290), 제1 발광층(330) 및 제1 상부 전극(340)을 포함할 수 있고, 제2 서브 화소 구조물(600)은 제2 하부 전극(690), 제2 발광층(630) 및 제2 상부 전극(640)을 포함할 수 있으며, 제3 서브 화소 구조물(900)은 제3 하부 전극(890), 제3 발광층(930) 및 제3 상부 전극(940)을 포함할 수 있다. 표시 패널(200)이 제1 서브 화소 영역(11)을 포함하는 제1 표시 영역(10), 제2 서브 화소 영역(12) 및 제1 투과 영역(21)을 포함하는 제2 표시 영역(20) 및 제3 서브 화소 영역(13) 및 제2 투과 영역(22)을 포함하는 제3 표시 영역(30)을 가짐에 따라, 기판(110)도 제1 서브 화소 영역(11)을 포함하는 제1 표시 영역(10), 제2 서브 화소 영역(12) 및 제1 투과 영역(21)을 포함하는 제2 표시 영역(20) 및 제3 서브 화소 영역(13) 및 제2 투과 영역(22)으로 구분될 수 있다.
투명한 또는 불투명한 재료를 포함하는 기판(110)이 제공될 수 있다. 기판(110)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(soda-lime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다.
선택적으로, 기판(110)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 기판(110)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 순서대로 적층된 구성을 가질 수 있다. 유기 발광 표시 장치(100)의 제조 방법에 있어서, 상기 폴리이미드 기판의 제2 폴리이미드층 상에 절연층(예를 들어, 버퍼층(미도시))을 배치한 후, 상기 절연층 상에 상부 구조물(예를 들어, 제1 내지 제6 반도체 소자들(250, 255, 550, 555, 850, 855), 제1 내지 제3 서브 화소 구조물들(300, 600, 900) 등)이 배치될 수 있다. 이러한 상부 구조물의 형성 후, 상기 경질의 유리 기판이 제거될 수 있다. 즉, 상기 폴리이미드 기판은 얇고 플렉서블하기 때문에, 상기 폴리이미드 기판 상에 상기 상부 구조물을 직접 형성하기 어려울 수 있다. 이러한 점을 고려하여, 상기 경질의 유리 기판을 이용하여 상부 구조물을 형성한 다음, 상기 유리 기판을 제거함으로써, 상기 폴리이미드 기판이 기판(110)으로 이용될 수 있다.
기판(110) 상에 버퍼층(미도시)이 배치될 수 있다. 상기 버퍼층은 기판(110) 상에 전체적으로 배치될 수 있다. 상기 버퍼층은 기판(110)으로부터 금속 원자들이나 불순물들이 상기 상부 구조물로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층이 제공될 수 있거나 버퍼층이 배치되지 않을 수 있다. 예를 들면, 상기 버퍼층은 유기 물질 또는 무기 물질을 포함할 수 있다.
제1 액티브층(130), 제2 액티브층(135), 제3 액티브층(430), 제4 액티브층(435), 제5 액티브층(730) 및 제6 액티브층(735)이 기판(110) 상에 배치될 수 있다. 예를 들면, 제1 액티브층(130) 및 제2 액티브층(135)은 기판(110) 상의 제1 표시 영역(10)에서 서로 이격하여 배치될 수 있고, 제3 액티브층(430) 및 제4 액티브층(435)은 기판(110) 상의 제1 투과 영역(21)을 제외한 제2 표시 영역(20)에서 서로 이격하여 배치될 수 있다. 제5 반도체 소자(730) 및 제6 반도체 소자(735)는 기판(110) 상의 제2 투과 영역(22)을 제외한 제3 표시 영역(30)에서 서로 이격하여 배치될 수 있다. 제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735) 각각은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735) 및 기판(110) 상에는 게이트 절연층(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 절연층(150)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 배치되지 않을 수 있다. 다시 말하면, 게이트 절연층(150)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 예를 들면, 게이트 절연층(150)은 기판(110) 상에서 제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735)을 충분히 덮을 수 있으며, 제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 기판(110) 상에서 제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735)을 덮으며, 균일한 두께로 제1 내지 제6 액티브층들(130, 135, 430, 435, 730, 735)의 프로파일을 따라 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다.
제1 게이트 전극(170), 제2 게이트 전극(175), 제3 게이트 전극(470), 제4 게이트 전극(475), 제5 게이트 전극(770) 및 제6 게이트 전극(775)은 게이트 절연층(150) 상에서 서로 이격되어 배치될 수 있다. 예를 들면, 제1 게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 제1 액티브층(130)이 위치하는 부분 상에 배치될 수 있고, 제2 게이트 전극(175)은 게이트 절연층(150) 중에서 제2 액티브층(135)이 위치하는 부분 상에 배치될 수 있으며, 제3 게이트 전극(470)은 게이트 절연층(150) 중에서 하부에 제3 액티브층(430)이 위치하는 부분 상에 배치될 수 있고, 제4 게이트 전극(475)은 게이트 절연층(150) 중에서 제4 액티브층(435)이 위치하는 부분 상에 배치될 수 있으며, 제5 게이트 전극(770)은 게이트 절연층(150) 중에서 하부에 제5 액티브층(730)이 위치하는 부분 상에 배치될 수 있고, 제6 게이트 전극(775)은 게이트 절연층(150) 중에서 제6 액티브층(735)이 위치하는 부분 상에 배치될 수 있다.
제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775) 각각은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775) 각각은 복수의 층들을 포함하는 다층 구조를 포함할 수 있다.
제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775) 및 게이트 절연층(150) 상에는 층간 절연층(190)이 배치될 수 있다. 예시적인 실시예들에 있어서, 층간 절연층(190)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 배치되지 않을 수 있다. 다시 말하면, 층간 절연층(190)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있다. 층간 절연층(190)의 상기 개구는 게이트 절연층(150)의 상기 개구와 중첩할 수 있다.
예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775)을 충분히 덮을 수 있으며, 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775)을 덮으며, 균일한 두께로 제1 내지 제6 게이트 전극들(170, 175, 470, 475, 770, 775)의 프로파일을 따라 배치될 수 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 이에 따라, 게이트 절연층(150) 및 층간 절연층(190)을 포함하는 절연층 구조물(260)이 구성될 수 있다.
층간 절연층(190) 상에는 제1 소스 전극(210), 제1 드레인 전극(230), 제2 소스 전극(215), 제2 드레인 전극(235), 제3 소스 전극(510), 제3 드레인 전극(530), 제4 소스 전극(515), 제4 드레인 전극(535), 제5 소스 전극(810), 제5 드레인 전극(830), 제6 소스 전극(815) 및 제6 드레인 전극(835)이 배치될 수 있다. 제1 소스 전극(210)은 게이트 절연층(150) 및 층간 절연층(190)의 제1 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 소스 영역에 접속될 수 있고, 제1 드레인 전극(230)은 게이트 절연층(150) 및 층간 절연층(190)의 제2 부분을 제거하여 형성된 콘택홀을 통해 제1 액티브층(130)의 드레인 영역에 접속될 수 있다. 또한, 제2 소스 전극(215)은 게이트 절연층(150) 및 층간 절연층(190)의 제3 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(135)의 소스 영역에 접속될 수 있고, 제2 드레인 전극(235)은 게이트 절연층(150) 및 층간 절연층(190)의 제4 부분을 제거하여 형성된 콘택홀을 통해 제2 액티브층(135)의 드레인 영역에 접속될 수 있다.
제3 소스 전극(510)은 게이트 절연층(150) 및 층간 절연층(190)의 제5 부분을 제거하여 형성된 콘택홀을 통해 제3 액티브층(430)의 소스 영역에 접속될 수 있고, 제3 드레인 전극(530)은 게이트 절연층(150) 및 층간 절연층(190)의 제6 부분을 제거하여 형성된 콘택홀을 통해 제3 액티브층(430)의 드레인 영역에 접속될 수 있다. 또한, 제4 소스 전극(515)은 게이트 절연층(150) 및 층간 절연층(190)의 제7 부분을 제거하여 형성된 콘택홀을 통해 제4 액티브층(435)의 소스 영역에 접속될 수 있고, 제4 드레인 전극(535)은 게이트 절연층(150) 및 층간 절연층(190)의 제8 부분을 제거하여 형성된 콘택홀을 통해 제4 액티브층(435)의 드레인 영역에 접속될 수 있다.
제5 소스 전극(810)은 게이트 절연층(150) 및 층간 절연층(190)의 제9 부분을 제거하여 형성된 콘택홀을 통해 제5 액티브층(730)의 소스 영역에 접속될 수 있고, 제5 드레인 전극(830)은 게이트 절연층(150) 및 층간 절연층(190)의 제10 부분을 제거하여 형성된 콘택홀을 통해 제5 액티브층(730)의 드레인 영역에 접속될 수 있다. 또한, 제6 소스 전극(815)은 게이트 절연층(150) 및 층간 절연층(190)의 제11 부분을 제거하여 형성된 콘택홀을 통해 제6 액티브층(735)의 소스 영역에 접속될 수 있고, 제6 드레인 전극(835)은 게이트 절연층(150) 및 층간 절연층(190)의 제12 부분을 제거하여 형성된 콘택홀을 통해 제6 액티브층(735)의 드레인 영역에 접속될 수 있다.
제1 내지 제6 소스 전극들(210, 215, 510, 515, 810, 815) 및 제1 내지 제6 드레인 전극들(230, 235, 530, 535, 830, 835)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1, 제2, 제3 및 제4 소스 전극들(210, 215, 510, 515, 810, 815) 및 제1, 제2, 제3 및 제4 드레인 전극들(230, 235, 530, 535, 830, 835) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
이에 따라, 제1 액티브층(130), 제1 게이트 전극(170), 제1 소스 전극(210) 및 제1 드레인 전극(230)을 포함하는 제1 반도체 소자(250)가 구성될 수 있고, 제2 액티브층(135), 제2 게이트 전극(175), 제2 소스 전극(215) 및 제2 드레인 전극(235)을 포함하는 제2 반도체 소자(255)가 구성될 수 있다. 다만, 도 11에는 제1 반도체 소자(250)(도 5의 제1 트랜지스터(TR1)에 해당) 및 제2 반도체 소자(255)(도 5의 제6 트랜지스터(TR6)에 해당)만 도시되어 있으나, 도 4의 제1 서브 화소 영역(11)의 다른 단면도에서 도 5의 제2 내지 제5 및 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR7) 및 스토리지 커패시터(CST)가 도시될 수도 있다.
또한, 제3 액티브층(430), 제3 게이트 전극(470), 제3 소스 전극(510) 및 제3 드레인 전극(530)을 포함하는 제3 반도체 소자(550)가 구성될 수 있고, 제4 액티브층(435), 제4 게이트 전극(475), 제4 소스 전극(515) 및 제4 드레인 전극(535)을 포함하는 제4 반도체 소자(555)가 구성될 수 있다. 다만, 도 12에는 제3 반도체 소자(550)(도 8의 제1 트랜지스터(TR1)에 해당) 및 제4 반도체 소자(555)(도 8의 제6 트랜지스터(TR6)에 해당)만 도시되어 있으나, 도 6의 제2 서브 화소 영역(12)의 다른 단면도에서 도 8의 제2 내지 제5 및 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR7) 및 스토리지 커패시터(CST)가 도시될 수도 있다.
더욱이, 제5 액티브층(730), 제5 게이트 전극(770), 제5 소스 전극(810) 및 제5 드레인 전극(830)을 포함하는 제5 반도체 소자(850)가 구성될 수 있고, 제6 액티브층(735), 제6 게이트 전극(775), 제6 소스 전극(815) 및 제6 드레인 전극(835)을 포함하는 제6 반도체 소자(855)가 구성될 수 있다. 다만, 도 13에는 제5 반도체 소자(850)(도 10의 제1 트랜지스터(TR1)에 해당) 및 제6 반도체 소자(855)(도 10의 제6 트랜지스터(TR6)에 해당)만 도시되어 있으나, 도 9의 제3 서브 화소 영역(13)의 다른 단면도에서 도 10의 제2 내지 제5 및 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR7) 및 스토리지 커패시터(CST)가 도시될 수도 있다.
예시적인 실시예들에 있어서, 제1 내지 제6 반도체 소자들(250, 255, 550, 555, 850, 855) 각각이 상부 게이트 구조를 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제1 내지 제6 반도체 소자들(250, 255, 550, 555, 850, 855) 각각은 하부 게이트 구조 및/또는 더블 게이트 구조를 가질 수도 있다.
층간 절연층(190) 및 제1 내지 제6 반도체 소자들(250, 255, 550, 555, 850, 855) 상에 평탄화층(270)이 배치될 수 있고, 평탄화층(270)에는 제2 드레인 전극(235)의 일부, 제4 드레인 전극(535)의 일부 및 제6 드레인 전극(835)의 일부 각각을 노출시키는 콘택홀이 형성될 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있고, 평탄화층(270)의 상기 개구는 게이트 절연층(150)의 상기 개구 및 층간 절연층(190)의 상기 개구와 중첩할 수 있다.
평탄화층(270)은 제1 내지 제6 반도체 소자들(250, 255, 550, 555, 850, 855)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 평탄화층(270)은 유기 물질 또는 무기 물질 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 유기 물질을 포함할 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
제1 하부 전극(290), 제2 하부 전극(690) 및 제3 하부 전극(890)이 평탄화층(270) 상에 배치될 수 있다. 예를 들면, 제1 하부 전극(290)은 평탄화층(270) 상의 제1 서브 화소 영역(11)에 배치될 수 있고, 평탄화층(270)의 상기 콘택홀을 통해 제2 드레인 전극(235)과 직접적으로 접촉할 수 있고, 제1 하부 전극(290)은 제2 반도체 소자(255)와 전기적으로 연결될 수 있다. 또한, 제2 하부 전극(690)은 평탄화층(270) 상의 제2 서브 화소 영역(12)에 배치될 수 있고, 평탄화층(270)의 상기 콘택홀을 통해 제4 드레인 전극(535)과 직접적으로 접촉할 수 있고, 제2 하부 전극(690)은 제4 반도체 소자(555)와 전기적으로 연결될 수 있다. 더욱이, 제3 하부 전극(890)은 평탄화층(270) 상의 제3 서브 화소 영역(13)에 배치될 수 있고, 평탄화층(270)의 상기 콘택홀을 통해 제6 드레인 전극(835)과 직접적으로 접촉할 수 있고, 제3 하부 전극(890)은 제6 반도체 소자(855)와 전기적으로 연결될 수 있다.
제1, 제2 및 제3 하부 전극들(290, 590, 890) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1, 제2 및 제3 하부 전극들(290, 590, 890) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다.
화소 정의막(310)은 제1, 제2 및 제3 하부 전극들(290, 590, 890) 각각의 일부 및 평탄화층(270) 상에 배치될 수 있다. 화소 정의막(310)은 제1, 제2 및 제3 하부 전극들(290, 590, 890) 각각의 양측부를 덮을 수 있고, 제1, 제2 및 제3 하부 전극들(290, 590, 890) 각각의 상면의 일부를 노출시키는 개구를 가질 수 있다.
예시적인 실시예들에 있어서, 화소 정의막(310)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 위치하는 기판(110)의 상면을 노출시키는 개구를 가질 수 있고, 화소 정의막(310)의 상기 개구는 평탄화층(270)의 상기 개구, 층간 절연층(190)의 상기 개구 및 게이트 절연층(150)의 상기 개구와 중첩할 수 있다. 여기서, 제1 투과 영역(21)에 위치하는 상기 개구들(예를 들어, 제1 개구)이 제1 투과창(385)으로 정의될 수 있고, 제2 투과 영역(22)에 위치하는 상기 개구들(예를 들어, 제2 개구)이 제2 투과창(395)으로 정의될 수 있다. 제1 투과 영역(21) 및 제2 투과 영역(22)에서 절연층 구조물(260)이 배치되지 않음에 따라, 제1 투과창(385) 및 제2 투과창(395) 각각의 투과율이 상대적으로 증가할 수 있다. 화소 정의막(310)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 물질을 포함할 수 있다.
제1 발광층(330)은 화소 정의막(310)에 의해 노출된 제1 하부 전극(290) 상에 배치될 수 있고, 제2 발광층(630)은 화소 정의막(310)에 의해 노출된 제2 하부 전극(690) 상에 배치될 수 있으며, 제3 발광층(930)은 화소 정의막(310)에 의해 노출된 제3 하부 전극(890) 상에 배치될 수 있다. 제1, 제2 및 제3 발광층들(330, 630, 930) 각각은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 제1, 제2 및 제3 발광층들(330, 630, 930) 각각은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수 있다. 이러한 경우, 제1, 제2 및 제3 발광층들(330, 630, 930) 각각의 상에 컬러 필터가 배치(예를 들어, 봉지 기판(450)의 상면에 제1, 제2 및 제3 발광층들(330, 630, 930) 각각과 중첩되도록 배치)될 수도 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.
제1 상부 전극(340), 제2 상부 전극(640) 및 제3 상부 전극(940)은 화소 정의막(310) 및 제1, 제2 및 제3 발광층들(330, 630, 930) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 상부 전극들(640, 940)은 제1 투과 영역(21) 및 제2 투과 영역(22)에 위치하는 기판(110)의 상면을 노출시킬 수 있다. 다만, 도 11, 12 및 13에서 제1, 제2 및 제3 상부 전극들(340, 640, 940)이 서로 분리된 것으로 도시되어 있으나, 제1, 제2 및 제3 상부 전극들(340, 640, 940)은 서로 전기적으로 연결될 수 있고, 실질적으로 하나의 층으로 형성될 수 있다. 예를 들면, 제1, 제2 및 제3 상부 전극들(340, 640, 940)은 제1 투과 영역(21) 및 제2 투과 영역(22)을 제외한 제1 표시 영역(10), 제2 표시 영역(20) 및 제3 표시 영역(30)에서 일체로 형성될 수 있다. 선택적으로, 제1, 제2 및 제3 상부 전극들(340, 640, 940)은 제1 표시 영역(10), 제2 표시 영역(20) 및 제3 표시 영역(30)에 전체적으로 형성될 수도 있다.
제1, 제2 및 제3 상부 전극들(340, 640, 940) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1, 제2 및 제3 상부 전극들(340, 640, 940) 각각은 복수의 층들을 포함하는 다층 구조를 가질 수도 있다. 이에 따라, 제1 하부 전극(290), 제1 발광층(330) 및 제1 상부 전극(340)을 포함하는 제1 서브 화소 구조물(300), 제2 하부 전극(690), 제2 발광층(630) 및 제2 상부 전극(640)을 포함하는 제2 서브 화소 구조물(600) 및 제3 하부 전극(890), 제3 발광층(930) 및 제3 상부 전극(940)을 포함하는 제3 서브 화소 구조물(900)이 구성될 수 있다.
제1, 제2 및 제3 상부 전극들(340, 640, 940) 상에 캡핑층(345)이 배치될 수 있다. 예시적인 실시예들에 있어서, 캡핑층(345)은 기판(110) 상에 전체적으로 배치될 수 있다. 또한, 캡핑층(345)은 제1 표시 영역(10)에서 제1 두께(T1)로 배치될 수 있고, 제2 표시 영역(20) 및 제3 표시 영역(30)에서 제1 두께(T1)보다 작은 제2 두께(T2)로 배치될 수 있다. 예를 들면, 캡핑층(345)은 제1 투과 영역(21) 및 제2 투과 영역(22)에서 상대적으로 얇은 두께(예를 들어, 제2 두께(T2))로 배치될 수 있고, 제1 투과창(385) 및 제2 투과창(395)의 투과율을 상대적으로 덜 감소시킬 수 있다. 선택적으로, 캡핑층(345)이 제1 투과 영역(21) 및 제2 투과 영역(22)에 배치되지 않을 수도 있다.
캡핑층(345)은 제1, 제2 및 제3 서브 화소 구조물(300, 600, 900)을 보호할 수 있고, 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들면, 캡핑층(345)은 트리아민(triamine) 유도체, 아릴렌디아민(arylenediamine) 유도체, CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), Alq3(tris(8-hydroxyquinolino)aluminum) 등을 포함할 수 있다.
캡핑층(345) 상에 봉지 기판(450)이 배치될 수 있다. 봉지 기판(450)은 실질적으로 기판(110)과 동일한 재료를 포함할 수 있다. 예를 들면, 봉지 기판(450)은 석영 기판, 합성 석영 기판, 불화칼슘 기판, 불소가 도핑된 석영 기판, 소다 라임 유리 기판, 무알칼리 유리 기판 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 봉지 기판(450)은 투명 무기 물질 또는 플렉서블 플라스틱을 포함할 수도 있다. 예를 들면, 봉지 기판(450)은 연성을 갖는 투명 수지 기판을 포함할 수 있다. 이러한 경우, 유기 발광 표시 장치(100)의 가요성을 향상시키기 위하여 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층되는 구조를 가질 수 있고, 캡핑층(345)이 배치되지 않을 수도 있다. 상기 적층 구조는 제1 무기층, 유기층 및 제2 무기층으로 구성될 수 있다. 예를 들면, 상부 전극(340)의 프로파일을 따라 가요성을 갖는 제1 무기층이 배치될 수 있고, 상기 제1 무기층 상에 가요성을 갖는 유기층이 배치될 수 있으며, 상기 유기층 상에 가요성을 갖는 제2 무기층이 배치될 수 있다. 즉, 상기 적층 구조는 상기 상부 전극(340)과 직접적으로 접촉하는 박막 봉지 구조물에 해당될 수 있다. 이에 따라, 기판(110), 제1 반도체 소자(250), 제2 반도체 소자(255), 제3 반도체 소자(550), 제4 반도체 소자(555), 제5 반도체 소자(850), 제6 반도체 소자(855), 절연층 구조물(260), 평탄화층(270), 화소 정의막(310), 제1 서브 화소 구조물(300), 제2 서브 화소 구조물(600), 제3 서브 화소 구조물(900), 캡핑층(345), 봉지 기판(450)을 포함하는 표시 패널(200)이 구성될 수 있다.
제1 광학 모듈(410)이 기판(110)의 저면(예를 들어, 표시 패널(200)의 제2 면(S2)) 상의 제2 표시 영역(20)과 중첩하여 배치될 수 있다. 제1 광학 모듈(410)은 제1 투과 영역(21)을 통해 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영할 수 있다. 예시적인 실시예들에 있어서, 제1 광학 모듈(410)은 카메라 모듈을 포함할 수 있다.
제2 광학 모듈(420)이 기판(110)의 저면 상의 제3 표시 영역(30)과 중첩하여 배치될 수 있다. 제2 광학 모듈(420)은 제2 투과 영역(22)을 통해 표시 패널(200)의 제1 면(S1) 상의 주변 상황을 감지 또는 사물의 이미지를 감지할 수 있다. 예시적인 실시예들에 있어서, 제2 광학 모듈(420)은 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 지자기 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈, 조도 센서 모듈 등을 포함할 수 있다. 이에 따라, 표시 패널(200), 제1 광학 모듈(410) 및 제2 광학 모듈(420)을 포함하는 유기 발광 표시 장치(100)가 구성될 수 있다.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치(100)는 제1 해상도를 갖는 제1 표시 영역(10) 및 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 및 제3 표시 영역들(20, 30)을 포함함으로써, 제1 광학 모듈(410) 및 제2 광학 모듈(420)이 배치되는 부분에서도 영상이 표시 될 수 있다. 또한, 유기 발광 표시 장치(100)가 제1 투과창(385) 및 제2 투과창(395)을 포함함으로써, 제1 광학 모듈(410) 및 제2 광학 모듈(420)이 제1 투과창(385) 및 제2 투과창(395)을 통해 표시 패널(200)의 제1 면(S1)에 위치하는 주변 상황을 감지 또는 사물의 이미지를 촬영할 수 있다.
도 14는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이고, 도 15는 도 14의 제2 표시 영역의 일부를 확대 도시한 부분 확대 평면도이며, 도 16은 도 15의 제2 표시 영역에 배치되는 제2 서브 화소 회로 및 제2 유기 발광 다이오드를 나타내는 회로도이고, 도 17은 도 14의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이며, 도 18은 도 15의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다. 도 14 내지 18에 예시한 유기 발광 표시 장치(1000)는 도 1 내지 도 13을 참조하여 설명한 유기 발광 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 14 내지 18에 있어서, 도 1 내지 13을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1, 2 및 14를 참조하면, 유기 발광 표시 장치(1000)는 표시 패널(200), 제1 광학 모듈(410), 제2 광학 모듈(420) 등을 포함할 수 있다. 표시 패널(200)은 영상을 표시하는 제1 면(S1) 및 제1 면(S1)과 반대되는 제2 면(S2)을 가질 수 있다. 제1 광학 모듈(410) 및 제2 광학 모듈(420)은 표시 패널(200)의 제2 면(S2) 상의 일측에 배치될 수 있고, 제1 광학 모듈(410)과 제2 광학 모듈(420)은 서로 인접하여 배치될 수 있다.
제1 표시 영역(10)은 복수의 제1 서브 화소 영역들(예를 들어, 도 4의 제1 서브 화소 영역(11)에 대응)을 포함할 수 있고, 제2 표시 영역(20)은 복수의 제2 서브 화소 영역들 및 복수의 제1 투과 영역들(예를 들어, 도 15의 제2 서브 화소 영역(12) 및 제1 투과 영역(21)에 대응)을 포함할 수 있으며, 제3 표시 영역(30)은 복수의 제3 서브 화소 영역들 및 제2 투과 영역들(예를 들어, 도 17의 제3 서브 화소 영역(13) 및 제2 투과 영역(22)에 대응)을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(200)은 제1 표시 영역(10)과 제2 및 제3 표시 영역들(20, 30)에서 서로 상이한 해상도로 상기 영상을 표시할 수 있다. 예를 들면, 제1 표시 영역(10)에서 제1 해상도로 영상이 표시될 수 있고, 제2 및 제3 표시 영역들(20, 30)에서 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시될 수 있다. 다시 말하면, 제1 표시 영역(10)은 상기 제1 해상도를 가질 수 있고, 제2 및 제3 표시 영역들(20, 30) 각각은 상기 제2 해상도를 가질 수 있다.
도 4 및 5를 참조하면, 표시 패널(200)은 제1 서브 화소 회로들(SPC1) 및 제1 유기 발광 다이오드들(OLED1)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제1 표시 영역(10)을 가질 수 있고, 제1 표시 영역(10)은 복수의 제1 서브 화소 영역들(11)을 포함할 수 있다.
제1 서브 화소 회로들(SPC1) 각각은 제1 서브 화소 영역(11)과 중첩하여 배치될 수 있고, 제1 서브 화소 회로(SPC1) 상에 제1 유기 발광 다이오드(OLED1)가 배치될 수 있다. 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)를 통해 제1 서브 화소 영역(11)에 영상이 표시될 수 있다.
도 5에 도시된 바와 같이, 제1 서브 화소 회로(SPC1)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 또한, 제1 서브 화소 회로(SPC1)와 제1 유기 발광 다이오드(OLED1)가 전기적으로 연결될 수 있다.
도 15 및 16을 참조하면, 표시 패널(200)은 제2 서브 화소 회로들(SPC2) 및 제2 유기 발광 다이오드들(OLED2)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제2 표시 영역(20)을 가질 수 있고, 제2 표시 영역(20)은 복수의 제2 서브 화소 영역들(12) 및 복수의 제1 투과 영역들(21)을 포함할 수 있다. 예시적인 실시예들에 있어서, 도 4의 제1 표시 영역(10)에 배치된 제1 서브 화소 영역들(11)과 비교했을 때, 제2 표시 영역(20)에는 제1 투과 영역들(21) 때문에 단위 면적 당 상대적으로 적은 개수의 서브 화소 영역을 포함할 수 있다. 다시 말하면, 제2 표시 영역(20)의 제2 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮을 수 있다.
제2 서브 화소 회로들(SPC2) 각각은 제2 서브 화소 영역(12)과 중첩하여 배치될 수 있고, 제2 서브 화소 회로(SPC2) 상에 제2 유기 발광 다이오드(OLED2)가 배치될 수 있다. 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)를 통해 제2 서브 화소 영역(12)에 영상이 표시될 수 있다. 또한, 제1 투과 영역(21)을 통해 표시 패널(200)의 제2 면(S2) 상에 배치된 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영할 수 있다. 다시 말하면, 제1 투과 영역(21)은 실질적으로 투명할 수 있다.
도 16에 도시된 바와 같이, 제2 서브 화소 회로(SPC2)는 제1 및 제2 트랜지스터들(TR1, TR2) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선 등을 포함할 수 있다. 또한, 제2 서브 화소 회로(SPC2)와 제2 유기 발광 다이오드(OLED2)가 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)에 배치되지 않을 수 있다. 다시 말하면, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성과 제2 표시 영역(20)에서 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)의 구성은 다를 수 있다. 다시 말하면, 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수는 제2 서브 화소 영역(12)에서 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수보다 많을 수 있다.
더욱이, 도 6의 제1 투과 영역(21)과 비교했을 때, 도 16의 제2 서브 화소 회로(SPC2)는 제3, 제4, 제5, 제6 및 제7 트랜지스터들(TR3, TR4, TR5, TR6, TR7), 초기화 전압(VINT) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함하지 않기 때문에 도 15의 제1 투과 영역(21)이 상대적으로 넓게 형성될 수 있다. 이러한 경우, 상대적으로 넓은 면적을 갖는 제1 투과 영역(21)때문에 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 상대적으로 용이하게 촬영할 수 있다.
도 17 및 18을 참조하면, 표시 패널(200)은 제3 서브 화소 회로들(SPC3) 및 제3 유기 발광 다이오드들(OLED3)을 더 포함할 수 있다. 또한, 표시 패널(200)은 제3 표시 영역(30)을 가질 수 있고, 제3 표시 영역(30)은 복수의 제3 서브 화소 영역들(13) 및 복수의 제2 투과 영역들(22)을 포함할 수 있다. 예시적인 실시예들에 있어서, 도 4의 제1 표시 영역(10)에 배치된 제1 서브 화소 영역들(11)과 비교했을 때, 제3 표시 영역(30)에는 제2 투과 영역들(22) 때문에 단위 면적 당 상대적으로 적은 개수의 서브 화소 영역을 포함할 수 있다. 다시 말하면, 제3 표시 영역(30)의 제2 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮을 수 있다.
제3 서브 화소 회로들(SPC3) 각각은 제3 서브 화소 영역(13)과 중첩하여 배치될 수 있고, 제3 서브 화소 회로(SPC3) 상에 제3 유기 발광 다이오드(OLED3)가 배치될 수 있다. 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)를 통해 제3 서브 화소 영역(13)에 영상이 표시될 수 있다. 또한, 제2 투과 영역(22)을 통해 표시 패널(200)의 제2 면(S2) 상에 배치된 제2 광학 모듈(420)이 표시 패널(200)의 제1 면(S1) 상의 주변 상황을 감지 또는 사물의 이미지를 촬영할 수 있다. 다시 말하면, 제1 투과 영역(21)은 실질적으로 투명할 수 있다.
도 18에 도시된 바와 같이, 제3 서브 화소 회로(SPC3)는 제1 및 제2 트랜지스터들(TR1, TR2) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선 등을 포함할 수 있다. 또한, 제3 서브 화소 회로(SPC3)와 제3 유기 발광 다이오드(OLED3)가 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)에 배치되지 않을 수 있다. 다시 말하면, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성과 제3 표시 영역(30)에서 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)의 구성은 다를 수 있다. 다시 말하면, 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수는 제3 서브 화소 영역(13)에서 제3 서브 화소 회로(SPC3)에 포함된 트랜지스터의 개수보다 많을 수 있다. 한편, 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)의 구성과 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)의 구성은 동일할 수 있고, 제2 서브 화소 영역(12)에서 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수는 제3 서브 화소 영역(13)에서 제3 서브 화소 회로(SPC3)에 포함된 트랜지스터의 개수와 동일할 수 있다.
더욱이, 도 9의 제2 투과 영역(22)과 비교했을 때, 도 18의 제3 서브 화소 회로(SPC3)는 제3, 제4, 제5, 제6 및 제7 트랜지스터들(TR3, TR4, TR5, TR6, TR7), 초기화 전압(VINT) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함하지 않기 때문에 도 17의 제2 투과 영역(22)이 상대적으로 넓게 형성될 수 있다. 이러한 경우, 상대적으로 넓은 면적을 갖는 제2 투과 영역(22)때문에 제2 광학 모듈(420)이 표시 패널(200)의 제1 면(S1) 상의 주변 상황을 용이하게 감지 또는 사물의 이미지를 용이하게 촬영할 수 있다.
도 19는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이고, 도 20은 도 19의 제3 표시 영역의 일부를 확대 도시한 부분 확대 평면도이며, 도 21은 도 20의 제3 표시 영역에 배치되는 제3 서브 화소 회로 및 제3 유기 발광 다이오드를 나타내는 회로도이다. 도 19 내지 21에 예시한 유기 발광 표시 장치(1100)는 도 14 내지 도 18을 참조하여 설명한 유기 발광 표시 장치(1000)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 19 내지 21에 있어서, 도 14 내지 18을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도4, 5, 15, 16, 19, 20 및 21을 참조하면, 유기 발광 표시 장치(1100)는 표시 패널(200), 제1 광학 모듈(410), 제2 광학 모듈(420) 등을 포함할 수 있다. 여기서, 표시 패널(200)은 제1 서브 화소 회로(SPC1), 제1 유기 발광 다이오드(OLED1), 제2 서브 화소 회로(SPC2), 제2 유기 발광 다이오드(OLED2), 제3 서브 화소 회로(SPC3), 제3 유기 발광 다이오드(OLED3) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 표시 패널(200)은 제1 표시 영역(10), 제2 표시 영역(20) 및 제3 표시 영역(30)에서 서로 상이한 해상도로 영상을 표시할 수 있다. 예를 들면, 제1 표시 영역(10)에서 제1 해상도로 영상이 표시될 수 있고, 제2 표시 영역(20)에서 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시될 수 있으며, 제3 표시 영역(30)에서 상기 제1 해상도와 상기 제2 해상도 사이 제3 해상도로 영상이 표시될 수 있다. 다시 말하면, 제1 표시 영역(10)은 상기 제1 해상도를 가질 수 있고, 제2 표시 영역(20)은 상기 제2 해상도를 가질 수 있으며, 제3 표시 영역(30)은 상기 제3 해상도를 가질 수 있다.
도 4 및 5에 도시된 바와 같이, 제1 서브 화소 회로(SPC1)는 제1 표시 영역(10)의 제1 서브 화소 영역(11)과 중첩하여 배치될 수 있고, 제1 서브 화소 회로(SPC1)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다.
도 15 및 16에 도시된 바와 같이, 제2 서브 화소 회로(SPC2)는 제2 표시 영역(20)의 제2 서브 화소 영역(12)과 중첩하여 배치될 수 있고, 제2 서브 화소 회로(SPC2)는 제1 및 제2 트랜지스터들(TR1, TR2) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 도 4의 제1 표시 영역(10)에 배치된 제1 서브 화소 영역들(11)과 비교했을 때, 제2 표시 영역(20)에는 제1 투과 영역들(21) 때문에 단위 면적 당 상대적으로 적은 개수의 서브 화소 영역을 포함할 수 있다. 다시 말하면, 제2 표시 영역(20)의 제2 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)에 배치되지 않을 수 있다. 다시 말하면, 제2 서브 화소 회로(SPC2)는 제1 투과 영역(21)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성과 제2 표시 영역(20)에서 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)의 구성은 다를 수 있다. 다시 말하면, 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수는 제2 서브 화소 영역(12)에서 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수보다 많을 수 있다.
더욱이, 도 6의 제1 투과 영역(21)과 비교했을 때, 도 16의 제2 서브 화소 회로(SPC2)는 제3, 제4, 제5, 제6 및 제7 트랜지스터들(TR3, TR4, TR5, TR6, TR7), 초기화 전압(VINT) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함하지 않기 때문에 도 15의 제1 투과 영역(21)이 상대적으로 넓게 형성될 수 있다. 이러한 경우, 상대적으로 넓은 면적을 갖는 제1 투과 영역(21)때문에 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 상대적으로 용이하게 촬영할 수 있다.
도 20 및 21에 도시된 바와 같이, 제3 서브 화소 회로(SPC3)는 제3 표시 영역(30)의 제3 서브 화소 영역(13)과 중첩하여 배치될 수 있고, 제3 서브 화소 회로(SPC3)는 제1 내지 제6 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선 등을 포함할 수 있다. 선택적으로, 제3 서브 화소 회로(SPC3)에 포함된 트랜지스터의 개수가 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수보다 크며 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수보다 작을 수도 있다.
예시적인 실시예들에 있어서, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)에 배치되지 않을 수 있다. 다시 말하면, 제3 서브 화소 회로(SPC3)는 제2 투과 영역(22)을 노출시킬 수 있다.
또한, 제1 표시 영역(10)에서 제1 서브 화소 회로(SPC1) 및 제1 유기 발광 다이오드(OLED1)의 구성 및 제2 표시 영역(20)에서 제2 서브 화소 회로(SPC2) 및 제2 유기 발광 다이오드(OLED2)의 구성과 제3 표시 영역(30)에서 제3 서브 화소 회로(SPC3) 및 제3 유기 발광 다이오드(OLED3)의 구성은 다를 수 있다. 다시 말하면, 제3 서브 화소 영역(13)에서 제3 서브 화소 회로(SPC3)에 포함된 트랜지스터의 개수는 제1 서브 화소 영역(11)에서 제1 서브 화소 회로(SPC1)에 포함된 트랜지스터의 개수보다 적고, 제2 서브 화소 영역(12)에서 제2 서브 화소 회로(SPC2)에 포함된 트랜지스터의 개수보다 많을 수 있다.
더욱이, 도 15의 제1 투과 영역(21)과 비교했을 때, 도 21의 제3 서브 화소 회로(SPC3)는 제3, 제4, 제5 및 제6 트랜지스터들(TR3, TR4, TR5, TR6), 초기화 전압(VINT) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선 등을 포함하기 때문에 도 20의 제2 투과 영역(22)이 상대적으로 작게 형성될 수 있다.
다시 말하면, 도 15의 제2 표시 영역(20)에 배치된 제2 서브 화소 영역들(12)과 비교했을 때, 제3 표시 영역(30)에는 상대적으로 작은 면적을 갖는 제2 투과 영역들(22) 때문에 단위 면적 당 상대적으로 많은 개수의 서브 화소 영역을 포함할 수 있다. 즉, 제3 표시 영역(30)의 제3 해상도는 제1 표시 영역(10)의 제1 해상도보다 낮고, 제2 표시 영역(20)의 제2 해상도보다 높을 수 있다.
도 22는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 사시도이고, 도 23은 도 22의 유기 발광 표시 장치에 매립된 광학 모듈을 나타내는 사시도이며, 도 24는 도 23의 유기 발광 표시 장치에 형성된 그루브를 설명하기 위한 사시도이다. 도 22 내지 24에 예시한 유기 발광 표시 장치(1200)는 도 1 내지 도 13을 참조하여 설명한 유기 발광 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 22 내지 24에 있어서, 도 1 내지 13을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 3, 22, 23 및 24를 참조하면, 유기 발광 표시 장치(1200)는 표시 패널(200), 제1 광학 모듈(410), 제2 광학 모듈(420) 등을 포함할 수 있다. 표시 패널(200)은 영상을 표시하는 제1 면(S1) 및 제1 면(S1)과 반대되는 제2 면(S2)을 가질 수 있다. 표시 패널(200)은 제1 표시 영역(10), 제2 표시 영역(20) 및 제3 표시 영역(30)을 포함할 수 있다. 또한, 표시 패널(200)(또는 기판(110))의 제2 면(S2) 중 제2 표시 영역(20)과 중첩하는 부분에 제1 그루브(910)가 형성될 수 있고, 표시 패널(200)의 제2 면(S2) 중 제3 표시 영역(30) 중첩하는 부분에 제2 그루브(920)가 형성될 수 있다. 이에 따라, 제1 광학 모듈(410)은 제1 그루브(910)에 매립될 수 있고, 제2 광학 모듈(420)은 제2 그루브(920)에 매립될 수 있다. 이러한 경우, 표시 패널(200)과 제1 광학 모듈(410) 및 제2 광학 모듈(420)이 일체형으로 제조될 수 있다.
도 25는 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치를 나타내는 평면도이고, 도 26은 도 25의 비표시 영역을 확대 도시한 확대 평면도이며, 도 27은 도 26의 IV-IV'라인을 따라 절단한 단면도이다. 도 25 내지 27에 예시한 유기 발광 표시 장치(1300)는 도 1 내지 도 13을 참조하여 설명한 유기 발광 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 25 내지 27에 있어서, 도 1 내지 13을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 25, 26 및 27을 참조하면, 유기 발광 표시 장치(1300)는 표시 패널(200), 제1 광학 모듈(410), 제2 광학 모듈(420) 등을 포함할 수 있다. 표시 패널(200)은 제1 표시 영역(10), 제2 표시 영역(30) 및 비표시 영역(40)을 포함할 수 있다.
제1 표시 영역(10)은 복수의 제1 서브 화소 영역들(예를 들어, 도 4의 제1 서브 화소 영역(11)에 대응)을 포함할 수 있고, 제2 표시 영역(30)은 복수의 제2 서브 화소 영역들 및 복수의 제1 투과 영역들(예를 들어, 도 11의 제3 서브 화소 영역(13) 및 제2 투과 영역(22)에 대응)을 포함할 수 있으며, 비표시 영역(40)은 제2 투과 영역(예를 들어, 도 26의 제2 투과 영역(41)에 대응)을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 패널(200)은 제1 표시 영역(10)과 제2 표시 영역(30)에서 서로 상이한 해상도로 영상을 표시할 수 있다. 예를 들면, 제1 표시 영역(10)에서 제1 해상도로 영상이 표시될 수 있고, 제2 표시 영역(30)에서 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시될 수 있다. 다시 말하면, 제1 표시 영역(10)은 상기 제1 해상도를 가질 수 있고, 제2 표시 영역(30)은 상기 제2 해상도를 가질 수 있다. 또한, 비표시 영역(40)은 영상이 표시되지 않을 수 있다. 다시 말하면, 비표시 영역(40)에는 제1 투과창(385)만 형성될 수 있다.
제1 광학 모듈(410)은 표시 패널(200)의 제2 면(S2) 상의 비표시 영역(40)과 중첩하여 배치될 수 있다. 제1 광학 모듈(410)은 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영할 수 있는 카메라 모듈을 포함할 수 있다.
이러한 경우, 상대적으로 넓은 면적을 갖는 제2 투과 영역(41)때문에 제1 광학 모듈(410)이 표시 패널(200)의 제1 면(S1) 상에 위치하는 사물의 이미지를 상대적으로 용이하게 촬영할 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 유기 발광 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 디스플레이 기기들에 적용 가능하다.
10: 제1 표시 영역 11: 제1 서브 화소 영역
12: 제2 서브 화소 영역 13: 제3 서브 화소 영역
20: 제2 표시 영역 21: 제1 투과 영역
22: 제2 투과 영역 30: 제3 표시 영역
40: 비표시 영역
100, 1100, 1200, 1300: 유기 발광 표시 장치
110: 기판 130: 제1 액티브층
135: 제2 액티브층 150: 게이트 절연층
170: 제1 게이트 전극 175: 제2 게이트 전극
190: 층간 절연층 200: 표시 패널
210: 제1 소스 전극 215: 제2 소스 전극
230: 제1 드레인 전극 235: 제2 드레인 전극
250: 제1 반도체 소자 255: 제2 반도체 소자
260: 절연층 구조물 270: 평탄화층
290: 제1 하부 전극 300: 제1 서브 화소 구조물
310: 화소 정의막 330: 제1 발광층
340: 제1 상부 전극 345: 캡핑층
385: 제1 투과창 395: 제2 투과창
410: 제1 광학 모듈 420: 제2 광학 모듈
430: 제3 액티브층 435: 제4 액티브층
450: 봉지 기판 470: 제3 게이트 전극
475: 제4 게이트 전극 510: 제3 소스 전극
515: 제4 소스 전극 530: 제3 드레인 전극
535: 제4 드레인 전극 550: 제3 반도체 소자
555: 제4 반도체 소자 600: 제2 서브 화소 구조물
630: 제2 발광층 640: 제2 상부 전극
690: 제2 하부 전극 730: 제5 액티브층
735: 제6 액티브층
770: 제5 게이트 전극 775: 제6 게이트 전극
810: 제5 소스 전극 815: 제6 소스 전극
830: 제5 드레인 전극 835: 제6 드레인 전극
850: 제5 반도체 소자 855: 제6 반도체 소자
890: 제3 하부 전극 900: 제3 서브 화소 구조물
910: 제1 그루브 920: 제2 그루브
930: 제3 발광층 940: 제3 상부 전극

Claims (38)

  1. 제1 서브 화소 영역을 포함하며 제1 해상도를 갖는 제1 표시 영역, 제2 서브 화소 영역과 제1 투과 영역을 포함하며 상기 제1 해상도보다 낮은 제2 해상도를 갖는 제2 표시 영역 및 상기 제2 표시 영역과 인접하여 위치하고 제3 서브 화소 영역과 제2 투과 영역을 포함하며 상기 제1 해상도와 상기 제2 해상도 사이의 제3 해상도를 갖는 제3 표시 영역을 포함하고, 제1 면으로 영상을 표시하는 표시 패널;
    상기 표시 패널의 상기 제1 면과 반대되는 제2 면 상의 상기 제2 표시 영역과 중첩하여 배치되는 제1 광학 모듈; 및
    상기 표시 패널의 상기 제2 면 상의 상기 제3 표시 영역과 중첩하여 배치되는 제2 광학 모듈을 포함하고,
    상기 표시 패널은,
    상기 제1 표시 영역에 배치되는 제1 서브 화소 회로;
    상기 제2 표시 영역에 배치되고, 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수보다 적은 트랜지스터의 개수를 구성하는 제2 서브 화소 회로;
    상기 제3 표시 영역에 배치되고 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수보다 적은 트랜지스터의 개수를 구성하며 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수보다 많은 트랜지스터의 개수를 구성하는 제3 서브 화소 회로;
    상기 제1 서브 화소 회로 상의 상기 제1 서브 화소 영역에 배치되고, 상기 제1 서브 화소 회로와 전기적으로 연결되는 제1 서브 화소 구조물;
    상기 제2 서브 화소 회로 상의 상기 제2 서브 화소 영역에 배치되고, 상기 제2 서브 화소 회로와 전기적으로 연결되는 제2 서브 화소 구조물;
    상기 제3 서브 화소 회로 상의 상기 제3 서브 화소 영역에 배치되고, 상기 제3 서브 화소 회로와 전기적으로 연결되는 제3 서브 화소 구조물;
    상기 제2 서브 화소 영역과 인접한 상기 제1 투과 영역에 배치되는 제1 투과창; 및
    상기 제3 서브 화소 영역과 인접한 상기 제2 투과 영역에 배치되는 제2 투과창을 더 포함하고,
    상기 제2 서브 화소 회로는 상기 제1 투과 영역에 배치되지 않으며,
    상기 제3 서브 화소 회로는 상기 제2 투과 영역에 배치되지 않고,
    상기 제1 광학 모듈은 카메라 모듈을 포함하고, 상기 제1 광학 모듈은 상기 제1 투과창을 통해 상기 표시 패널의 상기 제1 면 상에 위치하는 사물을 인식하며,
    상기 제2 광학 모듈은 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈 또는 조도 센서 모듈을 포함하고,
    상기 제1 표시 영역은 상기 제2 표시 영역 및 상기 제3 표시 영역을 둘러싸며,
    상기 제2 표시 영역 및 상기 제3 표시 영역은 모두 원형 영역이며 상기 표시 패널의 일단부에 서로 분리되어 배치되고,
    상기 제3 표시 영역의 면적은 상기 제2 표시 영역의 면적보다 작은 것을 특징으로 하는 유기 발광 표시 장치.
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  13. 제 1 항에 있어서, 상기 제1 광학 모듈의 크기는 상기 제2 표시 영역의 크기와 동일하고, 상기 제2 광학 모듈의 크기는 상기 제3 표시 영역의 크기와 동일한 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제 1 항에 있어서, 상기 제1 표시 영역의 면적이 상기 제2 표시 영역의 상기 면적보다 큰 것을 특징으로 하는 유기 발광 표시 장치.
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  17. 제1 서브 화소 영역을 포함하며 제1 해상도로 영상이 표시되는 제1 표시 영역, 제2 서브 화소 영역과 제1 투과 영역을 포함하며 상기 제1 해상도보다 낮은 제2 해상도로 영상이 표시되는 제2 표시 영역 및 상기 제2 표시 영역과 인접하여 위치하고 제3 서브 화소 영역 및 제2 투과 영역을 포함하며 상기 제1 해상도와 상기 제2 해상도 사이의 제3 해상도로 영상이 표시되는 제3 표시 영역을 갖는 기판;
    상기 기판 상의 제1 표시 영역에 배치되는 제1 서브 화소 회로;
    상기 기판 상의 제2 표시 영역에 배치되고, 상기 제1 투과 영역을 노출시키며, 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수보다 적은 트랜지스터의 개수를 구성하는 제2 서브 화소 회로;
    상기 기판 상의 상기 제1 서브 화소 영역에 배치되는 제1 서브 화소 구조물;
    상기 기판 상의 상기 제2 서브 화소 영역에 배치되는 제2 서브 화소 구조물;
    상기 기판 상의 상기 제1 투과 영역에 형성된 제1 투과창을 포함하고, 제1 면으로 영상을 표시하는 표시 패널; 및
    상기 표시 패널의 제1 면과 반대되는 제2 면에 상기 제2 표시 영역과 중첩하여 배치되는 제1 광학 모듈을 포함하고,
    상기 제3 표시 영역에 배치되고 상기 제1 서브 화소 회로를 구성하는 트랜지스터의 개수보다 적은 트랜지스터의 개수를 구성하며 상기 제2 서브 화소 회로를 구성하는 트랜지스터의 개수보다 많은 트랜지스터의 개수를 구성하는 제3 서브 화소 회로;
    상기 기판 상에 배치되는 절연층 구조물;
    상기 절연층 구조물 상에 배치되는 평탄화층;
    상기 평탄화층 상에 배치되는 화소 정의막;
    상기 화소 정의막 상에 배치되는 캡핑층; 및
    상기 표시 패널의 상기 제2 면에 상기 제3 표시 영역과 중첩하여 배치되는 제2 광학 모듈을 더 포함하며,
    상기 기판은 상기 제2 면 중 상기 제2 표시 영역과 중첩하는 부분에 형성된 제1 그루브 및 상기 제2 면 중 상기 제3 표시 영역과 중첩하는 부분에 형성된 제2 그루브를 포함하고,
    상기 제1 광학 모듈은 상기 제1 그루브에 매립되며,
    상기 제2 광학 모듈은 상기 제2 그루브에 매립되고,
    상기 제1 투과 영역에서 상기 절연층 구조물, 상기 평탄화층 및 상기 화소 정의막은 상기 기판을 노출시키는 제1 개구를 포함하며,
    상기 제2 투과 영역에서 상기 절연층 구조물, 상기 평탄화층 및 상기 화소 정의막은 상기 기판을 노출시키는 제2 개구를 포함하고,
    상기 캡핑층은 상기 제1 서브 화소 영역에서 제1 두께를 갖고, 상기 제2 서브 화소 영역 및 상기 제1 투과 영역에서 상기 제1 두께보다 작은 제2 두께를 가지며,
    상기 기판은,
    상기 제3 서브 화소 회로 상의 상기 제3 서브 화소 영역에 배치되고, 상기 제3 서브 화소 회로와 전기적으로 연결되는 제3 서브 화소 구조물; 및
    상기 제3 서브 화소 영역과 인접한 상기 제2 투과 영역에 배치되는 제2 투과창을 더 포함하고,
    상기 제1 개구가 상기 제1 투과창으로 정의되며,
    상기 제2 개구가 상기 제2 투과창으로 정의되고,
    상기 제3 서브 화소 회로는 상기 제2 투과 영역에 배치되지 않으며,
    상기 제1 표시 영역은 상기 제3 표시 영역을 둘러싸고,
    상기 제2 표시 영역 및 상기 제3 표시 영역은, 모두 원형 영역이며 상기 표시 패널의 일단부에 서로 분리되어 배치되고,
    상기 제3 표시 영역의 면적이 상기 제2 표시 영역의 면적보다 작은 것을 특징으로 하는 유기 발광 표시 장치.
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  30. 제 17 항에 있어서,
    상기 제1 투과창의 크기와 상기 제2 투과창의 크기는 다른 것을 특징으로 하는 유기 발광 표시 장치.
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  32. 제 17 항에 있어서, 상기 제2 투과창의 크기는 상기 제1 투과창의 크기보다 작은 것을 특징으로 하는 유기 발광 표시 장치.
  33. 제 17 항에 있어서, 상기 제1 및 제2 서브 화소 회로들 각각은 적어도 하나의 반도체 소자 및 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  34. 제 17 항에 있어서, 상기 제1 서브 화소 구조물 및 상기 제2 서브 화소 구조물은,
    상기 제1 및 제2 서브 화소 회로들 상에 배치되는 하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  35. 제 34 항에 있어서, 상기 상부 전극이 상기 제1 투과 영역에 배치되지 않는 것을 특징으로 하는 유기 발광 표시 장치.
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