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KR102742848B1 - 출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법 - Google Patents

출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법 Download PDF

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KR102742848B1
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Abstract

출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 풀 업 저항 블록을 포함하고 풀 업 코드를 생성하는 풀 업 코드 생성기와, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록을 포함하고 풀 다운 코드를 생성하는 풀 다운 코드 생성기를 구비하는 캘리브레이션 회로 및 데이터 수신 동작 시 상기 캘리브레이션 회로에 의해 설정된 저항 값을 갖는 터미네이션 저항을 제공하고, 데이터 출력 동작 시 상기 캘리브레이션 회로에 의해 설정된 출력 세기로서 상기 데이터를 출력하는 OCD/ODT 회로를 구비하고, 캘리브레이션 동작 시 상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절되고, 상기 풀 다운 코드는 상기 풀 다운 저항 블록의 저항 값이 상기 리플리카 풀 업 저항 블록의 작게 조절된 저항 값에 상응하도록 하는 코드 값을 갖는 것을 특징으로 한다.

Description

출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법{Calibration Circuit controlling resistance of output driver circuit, Memory Device having the same and Operating Method of Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치(semiconductor memory device)는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
메모리 컨트롤러와 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 ODT(On Die Termination) 회로 및/또는 OCD(Off Chip Driver) 회로가 메모리 장치에 구비될 수 있다. ODT/OCD 회로의 저항(또는, 임피던스)은 캘리브레이션 회로에서 생성된 제어 코드에 의해 제어된다. 캘리브레이션 회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 등의 조건에 따라 변화하는 풀 업 및 풀 다운 코드를 상기한 제어 코드로서 생성하는 ZQ 캘리브레이션(ZQ calibration) 동작을 수행한다. 이 때, 데이터 수신 시에 제공되는 온 다이 터미네이션 저항 값과 데이터 출력 시의 출력 세기를 결정하는 OCD 회로의 저항 값은 신호 특성 향상을 위해 최적화될 필요가 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 데이터 출력 시 신호의 특성을 향상할 수 있는 캘리브레이션 동작을 수행하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 풀 업 저항 블록을 포함하고 풀 업 코드를 생성하는 풀 업 코드 생성기와, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록을 포함하고 풀 다운 코드를 생성하는 풀 다운 코드 생성기를 구비하는 캘리브레이션 회로 및 데이터 수신 동작 시 상기 캘리브레이션 회로에 의해 설정된 저항 값을 갖는 터미네이션 저항을 제공하고, 데이터 출력 동작 시 상기 캘리브레이션 회로에 의해 설정된 출력 세기로서 상기 데이터를 출력하는 OCD/ODT 회로를 구비하고, 캘리브레이션 동작 시 상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절되고, 상기 풀 다운 코드는 상기 풀 다운 저항 블록의 저항 값이 상기 리플리카 풀 업 저항 블록의 작게 조절된 저항 값에 상응하도록 하는 코드 값을 갖는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 캘리브레이션 회로는, 패드를 통해 외부 캘리브레이션 저항에 연결되고, 각각 전원전압에 연결되는 적어도 하나의 풀 업 저항 세트를 포함하는 풀 업 저항 블록과, 상기 풀 업 저항 블록의 일 노드의 전압과 캘리브레이션 기준 전압의 비교 동작에 기반하여 상기 OCD/ODT 회로의 풀 업 회로를 제어하는 풀 업 코드를 생성하는 제1 코드 생성기와, 각각 상기 전원전압에 연결되는 다수 개의 풀 업 저항 세트들을 포함하는 리플리카 풀 업 저항 블록과, 접지전압에 연결되는 풀 다운 저항 세트를 포함하는 풀 다운 저항 블록 및 상기 리플리카 풀 업 저항 블록과 상기 풀 다운 저항 블록 사이의 노드의 전압과 상기 캘리브레이션 기준 전압의 비교 동작에 기반하여 상기 OCD/ODT 회로의 풀 다운 회로를 제어하는 풀 다운 코드를 생성하는 제2 코드 생성기를 구비하고, 캘리브레이션 동작에서, 상기 풀 업 저항 블록에서 인에이블되는 풀 업 저항 세트의 개수와 상기 리플리카 풀 업 저항 블록에서 인에이블되는 풀 업 저항 세트의 개수가 상이함에 따라, 상기 풀 업 코드와 상기 풀 다운 코드는 상기 OCD/ODT 회로의 풀 업 회로와 풀 다운 회로의 저항 값이 서로 상이하도록 설정하는 코드 값을 갖는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작방법은, 캘리브레이션 모드로 진입하는 단계와, 제1 캘리브레이션 동작 동안, 외부 캘리브레이션 저항 및 풀 업 저항 블록에 연결된 풀 업 코드 생성기를 통해, 상기 풀 업 저항 블록의 저항 값이 상기 외부 캘리브레이션 저항에 상응하는 값을 갖도록 하는 풀 업 코드를 생성하는 단계와, 제2 캘리브레이션 동작 동안, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록 사이의 노드에 연결된 풀 다운 코드 생성기를 통해, 상기 풀 다운 저항 블록의 저항 값이 상기 풀 업 코드를 수신하는 상기 리플리카 풀 업 저항 블록의 저항에 상응하는 값을 갖도록 하는 풀 다운 코드를 생성하는 단계 및 상기 캘리브레이션 모드가 종료된 후, 상기 풀 업 코드 및 상기 풀 다운 코드를 OCD/ODT 회로의 풀 업 회로 및 풀 다운 회로로 각각 제공하는 단계를 구비하고, 상기 리플리카 풀 업 저항 블록의 저항 값이 변동됨에 따라 상기 풀 다운 코드의 코드 값이 변동되는 것을 특징으로 한다.
본 발명의 기술적 사상의 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법에 따르면, 데이터 수신 시의 터미네이션 저항 값과 데이터 출력 시의 신호 세기에 관계된 풀 업/풀 다운 저항 값을 최적화할 수 있으므로 신호 특성을 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법에 따르면, 메모리 장치들이 다수의 모듈들에 배치됨에 따라 메모리 장치들의 신호 송수신 특성이 서로 상이하더라도, 신호 송수신 특성에 최적화된 캘리브레이션 동작을 수행하고 이를 통해 OCD/ODT 회로의 저항 값을 설정할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3a,b 및 도 4는 OCD/ODT 회로의 일 구현 예를 나타내는 회로도이다.
도 5 및 도 6은 본 발명의 메모리 장치에 구비되는 캘리브레이션 회로의 일 구현 예를 나타내는 도면이다.
도 7 및 도 8은 본 발명의 예시적인 실시예들에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9 및 도 10은 도 8의 실시예에 따른 캘리브레이션 동작을 수행하는 캘리브레이션 회로의 구현 예를 나타내는 블록도이다.
도 11a,b는 본 발명의 예시적인 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 12는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로를 나타내는 블록도이다.
도 13은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 각종 신호를 메모리 장치(200)로 제공하여 기록 및 독출 등의 메모리 동작을 제어한다. 예컨대, 메모리 컨트롤러(100)는 메모리 인터페이스(110)를 포함하고, 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 억세스한다.
커맨드(CMD)는 데이터 기록 및 독출 등 노멀 메모리 동작을 위한 커맨드를 포함할 수 있다. 이와 함께, 메모리 컨트롤러(100)는 메모리 장치(200) 내의 각종 제어 동작을 위한 커맨드(CMD)를 제공할 수 있으며, 일 예로서 캘리브레이션 커맨드(CMD_ZQ)를 메모리 장치(200)로 제공할 수 있다. 메모리 장치(200)는 초기 구동 시 캘리브레이션 동작을 수행하거나, 또는 캘리브레이션 커맨드(CMD_ZQ)에 응답하여 캘리브레이션 동작을 수행함으로써, 메모리 장치(200) 내의 온 다이 터미네이션(On-Die Termination(ODT)) 회로의 터미네이션 저항 값을 설정하거나, 출력 드라이버(또는, 오프 칩 드라이버(Off Chip Driver, OCD)) 회로의 저항 값을 설정할 수 있다.
메모리 콘트롤러(100)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 메모리 콘트롤러(100)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 콘트롤러(100)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 콘트롤러(100) 사이의 프로토콜에 적용될 수 있다.
메모리 장치(200)는 다양한 종류의 메모리를 포함할 수 있으며, 일 예로서 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)를 포함할 수 있다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 일 예로서 메모리 장치(200)는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리를 포함하여도 무방하다.
메모리 장치(200)는 다양한 표준에 따른 인터페이스를 통해 메모리 컨트롤러(100)와 통신할 수 있다. 일 예로서, 메모리 컨트롤러(100)와 메모리 장치(200)는 LPDDR4(Low Power Double Data Rate 4), LPDDR4X, LPDDR5 및 다른 다양한 종류의 표준에 따른 인터페이스를 수행할 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT 회로(220), 캘리브레이션 회로(230) 및 제어 로직(240)을 포함할 수 있다. OCD/ODT 회로(220)는 OCD 회로 및/또는 ODT 회로를 포함할 수 있다. 일 실시예에 따라, 메모리 장치(200)에서 OCD 회로와 ODT 회로는 서로 별개로 구현될 수 있다. 또는, 일 실시예에 따라, OCD 회로는 풀 업 회로와 풀 다운 회로를 포함하고, 상기 풀 업 회로와 풀 다운 회로 중 어느 하나가 상기 ODT 회로로 이용될 수 있다. 일 예로서, 데이터(DATA)의 출력 동작에서 OCD 회로는 풀 업 회로와 풀 다운 회로를 이용한 신호 출력 동작을 수행하고, 데이터(DATA)의 수신 동작에서 OCD 회로의 풀 업 회로는 데이터(DATA)가 입력되는 라인에 터미네이션 저항을 제공하기 위한 ODT 회로로 이용될 수 있다.
상기와 같이 OCD 회로와 ODT 회로는 다양한 방식에 따라 구현될 수 있으므로, 본 발명의 실시예들에서 OCD/ODT 회로(220)는 다양한 구성 요소들을 포함할 수 있는 것으로 정의될 수 있다. 이하의 실시예들에서는, 설명의 편의상 OCD 회로와 ODT 회로가 별개로 지칭될 것이나, 전술한 바와 같이 OCD 회로는 ODT 회로의 일부의 구성에 상응할 수도 있을 것이다.
캘리브레이션 회로(230)는 OCD/ODT 회로(220)의 저항 값을 조절하기 위한 각종 제어 코드들을 생성한다. 예컨대 캘리브레이션 회로(230)는 메모리 장치(200)의 동작 초기, 또는 주기적으로 캘리브레이션 모드로 진입함에 따라 캘리브레이션 동작을 수행한다. 상기 캘리브레이션 동작에서, 피드백 동작에 기반하여 상기 각종 제어 코드들이 생성될 수 있다. 일 예로서, 캘리브레이션 회로(230)는 OCD/ODT 회로(220)에 구비되는 풀 업 저항 및 풀 다운 저항과 동일한 특성을 갖는 저항 회로를 포함하고, OCD/ODT 회로(220)의 풀 업 회로의 저항 값을 조절하기 위한 풀 업 코드를 생성하고, 또한 OCD/ODT 회로(220)의 풀 다운 회로의 저항 값을 조절하기 위한 풀 다운 코드를 생성할 수 있다. 생성된 풀 업 코드와 풀 다운 코드는 메모리 장치(200) 내부에 설정 또는 저장되며, 이후 데이터(DATA) 기록 및 독출 동작에서 온 다이 터미네이션 저항을 제공하거나, OCD 회로(또는, 출력 드라이버 회로)의 저항 값(또는, 출력 세기)를 조절하기 위한 용도로 이용될 수 있다.
제어 로직(240)은 메모리 장치(200)의 메모리 동작에 관련된 각종 제어 동작을 수행할 수 있으며, 또한 메모리 장치(200) 내부의 구성 요소들로 다양한 제어 신호들을 제공할 수 있다. 예시적인 실시예에 따라, 제어 로직(240)은 저항 설정 회로(241)를 포함하고, 상기 저항 설정 회로(241)는 캘리브레이션 동작에서 전술한 풀 업 코드 및 풀 다운 코드의 생성에 이용될 수 있으며, 저항 설정 회로(241)의 제어에 기반하여 풀 업 코드 및 풀 다운 코드 중 적어도 하나의 코드 값이 변동될 수 있다. 즉, 풀 업 코드 및 풀 다운 코드의 값이 변동됨에 따라, 데이터 출력 동작에서 OCD 회로의 출력 세기가 변동될 수 있고, 이를 통해 데이터 신호 특성을 향상시킬 수 있다.
일 예로서, OCD/ODT 회로(220)의 풀 업 회로는 풀 업 코드에 응답하여 제어되는 다수 개의 제1 스위치들 및 이에 대응하여 배치되는 다수 개의 풀 업 저항들을 포함할 수 있다. 또한, OCD/ODT 회로(220)의 풀 다운 회로는 풀 다운 코드에 응답하여 제어되는 다수 개의 제2 스위치들 및 이에 대응하여 배치되는 다수 개의 풀 다운 저항들을 포함할 수 있다.
캘리브레이션 회로(230)는 OCD/ODT 회로(220)의 풀 업 저항들과 풀 다운 저항들과 동일한 특성을 갖는 저항 회로들을 포함할 수 있다. 일 예로서, 캘리브레이션 회로(230)는 하나 이상의 풀 업 저항 세트들을 포함할 수 있고, 각각의 풀 업 저항 세트는 OCD/ODT 회로(220)의 풀 업 회로와 동일한 구성을 포함할 수 있다. 또한, 또한 캘리브레이션 회로(230)는 하나 이상의 풀 다운 저항 세트들을 포함할 수 있고, 각각의 풀 다운 저항 세트는 OCD/ODT 회로(220)의 풀 다운 회로와 동일한 구성을 포함할 수 있다.
이와 함께, 캘리브레이션 회로(230)는 풀 업 저항 세트(또는, OCD/ODT 회로(220)의 풀 업 회로)와 동일한 특성을 갖는 다수 개의 리플리카 풀 업 저항 세트들을 포함할 수 있다. 예시적인 실시예에 따라, 캘리브레이션 동작에서 인에이블되는 리플리카 풀 업 저항 세트들의 개수에 따라 리플리카 풀 업 저항 세트들에 기인하는 저항 값이 변동되고, 이를 통해 풀 업 코드 및 풀 다운 코드 중 적어도 하나의 코드 값이 변동될 수 있다.
일 예로서, 일정한 개수의 풀 업 저항 세트, 풀 다운 저항 세트 및 리플리카 풀 업 저항 세트를 이용하여 풀 업 코드 및 풀 다운 코드가 생성되는 경우, 캘리브레이션 동작을 통해 OCD/ODT 회로(220)의 풀 업 회로의 저항 값과 풀 다운 회로의 저항 값이 동일한 값을 가질 수 있다. 또한, OCD/ODT 회로(220)의 풀 업 회로의 저항 구성과 풀 다운 회로의 저항 구성이 동일하게 구현되는 경우에는, 상기한 풀 업 코드 및 풀 다운 코드는 서로 동일한 코드 값을 가질 수 있다.
반면에, 풀 업 코드의 생성에 관련된 풀 업 저항 세트의 개수와, 풀 다운 코드의 생성에 관련된 리플리카 풀 업 저항 세트의 개수가 상이한 경우, 풀 업 코드 및 풀 다운 코드는 서로 상이한 코드 값을 가질 수 있으며, 또한 OCD/ODT 회로(220)의 풀 업 회로의 저항 값과 풀 다운 회로의 저항 값이 서로 다른 값을 가질 수 있다. 일 예로서, 캘리브레이션 동작에서 인에이블되는 리플리카 풀 업 저항 세트의 개수를 조절함에 의해 OCD/ODT 회로(220)의 풀 다운 회로의 저항 값이 감소될 수 있으며, 이에 따라 데이터 출력 동작에서 신호의 로직 로우 레벨로의 슬루 레이트가 증가하고, 데이터 독출 마진이 향상될 수 있다.
상기한 실시예에 따라, OCD/ODT 회로(220)를 통해 데이터를 출력함에 있어서, 출력 드라이버 회로로서 OCD 회로의 풀 업 회로 및 풀 다운 회로의 저항 값을 최적화시킬 수 있고, 이를 통해 출력되는 데이터의 아이 윈도우(eye window)가 향상될 수 있다. 일 예로서, OCD 회로의 풀 업 회로 및/또는 풀 다운 회로의 저항 값이 감소되는 경우 신호의 스윙 레벨 폭이 커지게 되고, 이를 통해 데이터 마진이 향상될 수 있는 효과가 있다.
한편, 캘리브레이션 회로(230) 내의 저항 값의 조절을 통해 OCD/ODT 회로(220)의 저항 값을 설정하는 동작은 저항 설정 회로(241)에 의해 제어될 수 있다. 일 동작 예로서, 메모리 컨트롤러(100)는 OCD/ODT 회로(220)의 저항 설정에 관련된 정보를 메모리 장치(200)로 제공하고, 저항 설정 회로(241)는 메모리 컨트롤러(100)로부터의 정보에 기반하여 전술한 제어 동작을 수행할 수 있다. 또는, 메모리 장치(200)의 제조 과정에서의 테스트 동작을 통해 OCD/ODT 회로(220)의 최적의 풀 업 회로의 저항 값 및 풀 다운 회로의 저항 값이 산출되고, 이에 관련된 정보가 메모리 장치(200)에 기 저장됨에 따라 전술한 제어 동작이 수행될 수도 있을 것이다.
한편, 전술한 실시예에서 인에이블되는 리플리카 풀 업 저항 세트의 개수를 조절함으로써 OCD/ODT 회로(220)의 저항 값을 변경하는 예가 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 실시예에 따라, 캘리브레이션 회로(230)는 다수 개의 풀 다운 저항 세트들을 포함하고, 인에이블되는 풀 다운 저항 세트들의 개수를 함께 조절함에 기반하여 OCD/ODT 회로(220)의 풀 업 저항 및 풀 다운 저항의 저항 값이 변동될 수도 있을 것이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다.
메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT 회로(220), 캘리브레이션 회로(230), 제어 로직(240) 및 어드레스 버퍼(260)를 포함할 수 있다. 도 1 및 도 2에서는 상기 저항 설정 회로(241)가 제어 로직(240) 내부에 구비되는 예가 도시되나, 본 발명의 실시예는 이에 국한될 필요가 없으며, 상기 저항 설정 회로(241)는 제어 로직(240) 외부에 구비되어도 무방하다.
한편, 메모리 동작을 위하여 메모리 장치(200)는 다른 다양한 구성들을 더 포함할 수 있다. 예컨대, 메모리 장치(200)는 메모리 셀 어레이(210)의 로우를 선택하기 위한 로우 디코더(251)와 칼럼을 선택하기 위한 칼럼 디코더(252), 입출력 센스 앰프(253) 및 입출력 데이터(DATA)의 게이팅을 수행하는 입출력 게이팅부(254)를 더 포함할 수 있다.
어드레스 버퍼(260)는 메모리 콘트롤러(100)로부터 제공되는 어드레스(ADD)를 수신할 수 있다. 어드레스(ADD)는 메모리 셀 어레이(210)의 로우를 지시하기 위한 로우 어드레스(ROW_ADD)와 칼럼을 지시하기 위한 칼럼 어드레스(COL_ADD)를 포함할 수 있다. 입출력 게이팅부(254)는 메모리 셀 어레이(210)로부터의 독출 데이터를 OCD/ODT 회로(220)를 통해 외부로 제공할 수 있다. 또한, OCD/ODT 회로(220)의 내부 또는 외부에는 입력 버퍼(미도시)가 배치될 수 있으며, 데이터 기록 동작시 데이터가 입력 버퍼 및 입출력 게이팅부(254)를 통해 메모리 셀 어레이(210)로 제공될 수 있다.
OCD/ODT 회로(220)는 데이터 출력 시 출력 드라이버 회로로 이용되고, 또한 데이터 입력 시 입출력 패드(DQ)를 통한 신호 전송 경로에 터미네이션 저항을 제공할 수 있다. 전술한 실시예에 따라, OCD/ODT 회로(220)는 풀 업 회로 및 풀 다운 회로를 포함하는 OCD 회로를 포함하고, ODT 회로는 상기 OCD 회로의 풀 업 회로 또는 풀 다운 회로 중 어느 하나에 해당할 수 있다. 또한, 캘리브레이션 회로(230)는 ODT 회로의 터미네이션 저항 값을 설정하기 위한 제1 풀 업 코드(PCODE_Rtt)를 제공하고, 또한 OCD 회로의 풀 업 회로의 저항 값을 설정하기 위한 제2 풀 업 코드(PCODE_Ron)를 제공하며, 또한 OCD 회로의 풀 다운 회로의 저항 값을 설정하기 위한 풀 다운 코드(NCODE_Ron)를 제공할 수 있다. 도 2의 예에서는 제1 풀 업 코드(PCODE_Rtt)와 제2 풀 업 코드(PCODE_Ron)가 서로 구분되는 코드인 것으로 도시되었으나, 일부 실시예들에서 제1 풀 업 코드(PCODE_Rtt)와 제2 풀 업 코드(PCODE_Ron)는 동일한 코드(예컨대, 풀 업 코드)에 해당할 수 있을 것이다.
예시적인 실시예에 따라, 캘리브레이션 회로(230)는 하나 이상의 풀 업 저항 세트, 하나 이상의 풀 다운 저항 세트 및 다수 개의 리플리카 풀 업 저항 세트들을 포함하고, 캘리브레이션 동작에서 이용되는 풀 업 저항 세트의 개수와 리플리카 풀 업 저항 세트의 개수가 다르게 설정될 수 있다. 일 예로서, 제어 로직(241)은 인에이블 제어신호(Ctrl_R)를 캘리브레이션 회로(230)로 제공하고, 캘리브레이션 동작에서 인에이블되는 리플리카 풀 업 저항 세트의 개수가 조절될 수 있다. 또한, 리플리카 풀 업 저항 세트의 개수를 조절함에 의해 변동되는 저항 값에 따라 풀 다운 저항 세트로 제공되는 풀 다운 코드(NCODE_Ron)의 코드 값이 변동될 수 있으며, 일 예로서 OCD 회로의 저항 값을 감소하기 위한 풀 다운 코드(NCODE_Ron)가 생성될 수 있다.
도 3a,b 및 도 4는 OCD/ODT 회로의 일 구현 예를 나타내는 회로도이다. 도 3에서는 OCD 회로의 일부 구성이 ODT 회로로서 이용되는 예가 도시되고, 도 4에서는 OCD 회로와 ODT 회로가 별개의 회로로 구현되는 예가 도시된다.
도 3a를 참조하면, OCD/ODT 회로(300A)는 풀 업 회로(310A)와 풀 다운 회로(320A)를 포함하고, 풀 업 회로(310A)는 전원전압(VDDQ)에 연결되고 병렬하게 배치되는 다수 개의 PMOS 트랜지스터들 및 이에 대응하여 배치되는 다수의 풀 업 저항들(RU1~RUa)을 포함할 수 있다. 또한, 풀 다운 회로(320A)는 접지전압에 연결되고 병렬하게 배치되는 다수 개의 NMOS 트랜지스터들 및 이에 대응하여 배치되는 다수의 풀 다운 저항들(RD1~RDb)을 포함할 수 있다. 데이터 출력 동작 시, OCD/ODT 회로(300A)는 Voh에 해당하는 로직 하이 레벨을 갖는 출력 데이터(Dout)를 생성할 수 있다. 도 3a에서는 풀 업 회로(310A)가 PMOS 트랜지스터를 포함하고 풀 다운 회로(320A)가 NMOS 트랜지스터들 포함하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀 업 회로(310A) 및 풀 다운 회로(320A) 각각은 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함할 수 있으며, 또는 NMOS 트랜지스터와 PMOS 트랜지스터를 함께 포함할 수도 있을 것이다.
한편, 도 3a에서는 OCD/ODT 회로(300A)가 출력 드라이버 회로로 이용되는 예가 도시되고, 전술한 실시에에서의 제2 풀 업 코드(PCODE_Ron)는 풀 업 회로(310A)로 제공되고, 풀 다운 코드(NCODE_Ron)는 풀 다운 회로(320A)로 제공될 수 있다. 일 예로서, 독출 데이터가 출력되는 경우, 풀 업 회로(310A)의 PMOS 트랜지스터들은 제2 풀 업 코드(PCODE_Ron)에 대응하는 온/오프 상태를 가지고, 상기 온/오프 상태에 따른 저항 값을 가질 수 있다. 또한, 풀 다운 회로(320A)의 NMOS 트랜지스터들은 풀 다운 코드(NCODE_Ron)에 대응하는 온/오프 상태를 가지고, 상기 온/오프 상태에 따른 저항 값을 가질 수 있다.
한편, 도 3b를 참조하면, OCD/ODT 회로(300A)는 입력 데이터의 수신 시에 온 다이 터미네이션 저항으로 이용될 수 있으며, 일 예로서 입력 데이터(Din)의 수신 시에 풀 다운 회로(320A)의 NMOS 트랜지스터들은 모두 턴 오프될 수 있다. 또한, 풀 업 회로(310A)의 PMOS 트랜지스터들은 제1 풀 업 코드(PCODE_Rtt)에 대응하는 온/오프 상태를 가지고, 상기 온/오프 상태에 따른 터미네이션 저항 값을 가질 수 있다.
한편, 도 4를 참조하면, OCD/ODT 회로(300B)는 OCD 회로(310B, 320B) 및 ODT 회로(330B)를 포함할 수 있다. 일 예로서, OCD 회로(310B, 320B)는 풀 업 회로(310B) 및 풀 다운 회로(320B)를 포함하고, OCD 회로(310B, 320B)는 도 3에 도시된 OCD/ODT 회로(300A)와 동일하게 구현될 수 있다. 또한, ODT 회로(330B)는 전원전압(VDDQ)에 연결되고 병렬하게 배치되는 다수 개의 PMOS 트랜지스터(P1~Pc)들 및 이에 대응하여 배치되는 다수의 터미네이션 저항들(Rtt1~Rttc)을 포함할 수 있다. 일 예로서, 출력 데이터(Dout)의 제공 시에는 OCD 회로(310B, 320B)가 동작하고, 입력 데이터(Din)의 수신 시에는 ODT 회로(330B)가 동작할 수 있다. 예시적인 실시예에 따라, ODT 회로(330B)는 OCD 회로(310B, 320B)의 풀 업 회로(310A)와 동일하게 구현될 수 있다.
한편, 도 3a,b 및 도 4의 예에서는 a 개의 풀 업 저항들(RU1~RUa), b 개의 풀 다운 저항들(RD1~RDb) 및 c 개의 터미네이션 저항들(Rtt1~Rttc)과 함께 이에 대응하는 스위치들로서 트랜지스터들이 개시되었으며, 상기 저항들 및 스위치들의 개수는 다양하게 배치될 수 있을 것이다.
도 5 및 도 6은 본 발명의 메모리 장치에 구비되는 캘리브레이션 회로의 일 구현 예를 나타내는 도면이다.
도 5를 참조하면, 캘리브레이션 회로(400)는 풀 업 코드(PCODE)를 생성하는 풀 업 코드 생성기(410)와 풀 다운 코드(NCODE)를 생성하는 풀 다운 코드 생성기(420)를 포함할 수 있다. 일 구현 예에 따라, 풀 업 코드 생성기(410)는 풀 업 저항 블록(411)과 제1 코드 생성기(412)를 포함하고, 제1 코드 생성기(412)는 제1 비교기(COM1) 및 제1 카운터(CNT1)를 포함할 수 있다. 풀 업 코드 생성기(410)는 패드를 통해 외부의 캘리브레이션 저항(Rzq)에 연결될 수 있다. 또한, 풀 다운 코드 생성기(420)는 리플리카 풀 업 저항 블록(421), 풀 다운 저항 블록(422) 및 제2 코드 생성기(423)를 포함하고, 제2 코드 생성기(423)는 제2 비교기(COM2) 및 제2 카운터(CNT2)를 포함할 수 있다.
풀 업 저항 블록(411)은 하나 이상의 풀 업 저항 세트(PU)들을 포함할 수 있고, 도 5의 예에서는 4 개의 풀 업 저항 세트들이 예시되나 본 발명의 실시예들은 상기 개수에 한정될 필요는 없다. 또한, 리플리카 풀 업 저항 블록(421)은 풀 업 저항 블록(411)의 풀 업 저항 세트들에 상응하는 개수를 갖는 제1 풀 업 저항 세트들(421_1)과, 추가의 풀 업 저항 세트들(PU AD_1 ~ PU AD_K, 421_2)을 포함할 수 있다. 또한, 풀 다운 저항 블록(422)은 하나 이상의 풀 다운 저항 세트(PD)들을 포함할 수 있고, 도 5의 예에서는 하나의 풀 다운 저항 세트(PD)가 예시된다.
풀 업 저항 블록(411) 및 리플리카 풀 업 저항 블록(421)은 전원전압(VDDQ)에 연결될 수 있고, 풀 다운 저항 블록(422)은 접지전압(VSSQ)에 연결될 수 있다. 또한, 외부의 캘리브레이션 저항(Rzq)은 메모리 장치의 외부에 배치되는 저항으로서, 캘리브레이션 저항(Rzq)은 소정의 저항 값을 가지며 그 일 단은 전원전압(VSSQ)이나 접지전압(VSSQ)에 연결될 수 있다. 또한, 도 5에는 도시되지 않았으나, 캘리브레이션 회로(400)는 캘리브레이션 기준 전압(Vrefzq)을 생성하는 기준 전압 생성기를 더 구비하고, 캘리브레이션 기준 전압(Vrefzq)은 제1 및 제2 비교기들 각각으로 제공될 수 있다. 도 5에 도시된 실시예에서, 캘리브레이션 기준 전압(Vrefzq)이 제1 및 제2 비교기들에 공통하게 제공되는 예가 도시되었으나, 제1 및 제2 비교기들로 제공되는 기준 전압이 별개로 생성되도록 캘리브레이션 회로(400)가 구현될 수도 있을 것이다.
풀 다운 코드(NCODE)의 생성을 위한 캘리브레이션 동작에서, 인에이블 제어신호(Ctrl_R)에 응답하여 리플리카 풀 업 저항 블록(421)의 추가의 풀 업 저항 세트들(421_2) 중 적어도 하나의 저항 세트가 더 인에이블되고, 이에 따라 리플리카 풀 업 저항 블록(421)의 저항 값이 변동될 수 있다. 풀 업 저항 블록(411) 및 리플리카 풀 업 저항 블록(421)에 포함되는 풀 업 저항 세트(PU), 추가의 풀 업 저항 세트(PU AD) 각각은 OCD 회로의 풀 업 회로와 동일하게 구현될 수 있으며, 일 예로서 풀 업 저항 세트(PU), 추가의 풀 업 저항 세트(PU AD) 각각은 다수의 풀 업 저항들 및 이에 대응하여 배치되는 스위치들(또는, 트랜지스터들)을 포함할 수 있다.
도 6은 어느 하나의 풀 업 저항 세트(PU) 및 풀 다운 저항 세트(PD)의 구현 예를 나타낸다. 도 6에서 상기 풀 업 저항 세트(PU)는 추가의 풀 업 저항 세트(PU AD)에 해당할 수도 있다.
풀 업 저항 세트(PU)를 예로 들어 설명하면, 풀 업 저항 세트(PU)는 전원전압(VDDQ)에 연결되는 다수의 제1 스위치들(또는, 다수의 PMOS 트랜지스터들)과 이에 대응하는 다수의 풀 업 저항들(RRU1~RRUa)을 포함할 수 있으며, 또한 풀 다운 저항 세트(PD)는 접지전압에 연결되는 다수의 제2 스위치들(또는, 다수의 NMOS 트랜지스터들)과 이에 대응하는 다수의 풀 다운 저항들(RRD1~RRDb)을 포함할 수 있다. 일부 실시예들에서, 풀 업 저항 세트(PU)는 도 3a,b에 도시된 풀 업 회로와 동일하게 구현될 수 있고, 이 때 다수의 풀 업 저항들(RRU1~RRUa)은 도 3a,b의 풀 업 저항들(RU1~RUa)과 동일한 저항 값을 가질 수 있다. 이와 유사하게, 풀 다운 저항 세트(PD)는 도 3a,b에 도시된 풀 다운 회로와 동일하게 구현될 수 있고, 이 때 다수의 풀 다운 저항들(RRD1~RRDb)은 도 3a,b의 풀 다운 저항들(RD1~RDb)과 동일한 저항 값을 가질 수 있다. 또한, 예시적인 실시예에 따라, OCD/ODT 회로의 풀 업 회로의 저항 값은 캘리브레이션 동작에서 설정되는 하나의 풀 업 저항 세트(PU)의 저항 값에 상응할 수 있고, OCD/ODT 회로의 풀 다운 회로의 저항 값은 캘리브레이션 동작에서 설정되는 하나의 풀 다운 저항 세트(PD)의 저항 값에 상응할 수 있다.
다시 도 5를 참조하면, 본 발명의 예시적인 실시예들에 따라, 캘리브레이션 회로(400)는 데이터 수신 및 데이터 출력 과정에서 최적화된 ODT 회로의 터미네이션 저항 값 및 OCD 회로의 출력 세기를 설정할 수 있다. 일 예로서, 캘리브레이션 회로(400)는 풀 업 코드(PCODE)를 터미네이션 저항 값을 설정하기 위한 제1 풀 업 코드(PCODE_Rtt)로서 ODT 회로로 제공하고, 또한 OCD 회로의 풀 업 회로의 저항 값을 설정하기 위한 제2 풀 업 코드(PCODE_Ron)로서 OCD 회로로 제공할 수 있다. 또한, 캘리브레이션 회로(400)는 풀 다운 코드(NCODE)를 OCD 회로의 풀 다운 회로의 저항 값을 설정하기 위한 풀 다운 코드(NCODE_Ron)로서 OCD 회로로 제공할 수 있다.
도 5에 도시된 캘리브레이션 회로(400)의 구체적인 동작 예를 설명하면 다음과 같다.
캘리브레이션 모드에서, 제1 코드 생성기(412)의 제1 비교기(COM1)는 풀 업 저항 블록(411)의 일 노드의 전압과 캘리브레이션 기준 전압(Vrefzq)을 비교한 결과를 출력한다. 제1 카운터(CNT1)는 상기 비교 결과에 대한 카운팅 동작에 기반하여 풀 업 저항 블록(411)의 풀 업 저항 세트(PU)의 저항 값이 외부 캘리브레이션 저항(Rzq)과 동일한 값이 되도록 하는 풀 업 코드(PCODE)를 생성한다. 또한, 상기 생성된 풀 업 코드(PCODE)는 메모리 장치 내에 저장되고, 이후의 데이터 수신 및 출력 동작 시 OCD/ODT 회로로 제공될 수 있다.
또한, 풀 다운 코드(NCODE)를 생성하기 위해, 상기와 같이 생성된 풀 업 코드(PCODE)는 리플리카 풀 업 저항 블록(421)으로 제공되고, 이에 따라 리플리카 풀 업 저항 블록(421)의 풀 업 저항 세트(PU)의 저항 값은 풀 업 저항 블록(411)의 풀 업 저항 세트(PU)의 저항 값과 동일해질 수 있다. 이 때, 풀 다운 코드(NCODE)를 생성하기 위한 과정에서 추가 풀 업 저항 세트들(421_2)이 인에이블되고, 이에 따라 리플리카 풀 업 저항 블록(421)의 전체 저항 값이 변동하게 된다. 일 예로서, 추가 풀 업 저항 세트들(421_2)의 저항들이 추가로 병렬하게 연결됨에 따라, 리플리카 풀 업 저항 블록(421)의 저항 값은 그 크기가 감소될 수 있다. 또한, 제2 코드 생성기(423)의 제2 비교기(COM2)는 제1 비교기(COM1)와 동일한 캘리브레이션 기준 전압(Vrefzq)을 수신하여 비교 동작을 수행하고, 풀 다운 저항 블록(422)의 저항 값이 리플리카 풀 업 저항 블록(421)의 저항 값과 동일해지도록 풀 다운 코드(NCODE)가 생성될 수 있다. 상기와 같이 생성된 풀 다운 코드(NCODE)는 메모리 장치 내에 저장될 수 있고, OCD 회로의 풀 다운 회로의 저항 값을 설정하기 위한 풀 다운 코드(NCODE_Ron)로서 OCD 회로로 제공될 수 있다.
데이터 출력 동작을 위한 OCD 회로의 출력 세기를 설정함에 있어서, 앞서 생성된 풀 업 코드(PCODE)와 풀 다운 코드(NCODE)는 각각 OCD 회로의 풀 업 회로와 풀 다운 회로로 제공될 수 있으며, 풀 업 코드(PCODE)와 풀 다운 코드(NCODE)는 서로 다른 값을 가질 수 있다. 이에 따라, OCD 회로의 풀 업 회로의 저항 값과 풀 다운 회로의 저항 값은 상이할 수 있으며, 추가 풀 업 저항 세트들(421_2)이 인에이블되지 않은 경우에 비해 OCD 회로의 풀 다운 회로의 저항 값이 감소될 수 있다. 이에 따라 OCD 회로로부터 출력되는 신호가 로직 로우 레벨로 변동되는 경우에 그 슬루 레이트가 증가할 수 있으며, 또한 데이터의 신호의 스윙 레벨 폭을 증가시켜 데이터의 독출 마진이 향상될 수 있다.
한편, 전술한 실시예에서 풀 업 코드 및 풀 다운 코드를 생성하기 위해 제1 및 제2 카운터들(COM1, COM2)이 이용되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없이 다양한 형태로 구현이 가능하다. 일 예로, 카운터 대신에 디지털 필터 등이 적용되어 캘리브레이션 회로가 구현될 수도 있을 것이다.
도 7은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 7에서는 캘리브레이션 동작이 풀 업 코드(PCODE)를 생성하는 제1 캘리브레이션 동작과 풀 다운 코드(NCODE)를 생성하는 제2 캘리브레이션 동작을 포함하는 것으로 가정된다.
도 7을 참조하면, 메모리 장치는 시스템의 초기 구동 시 또는 메모리 컨트롤러로부터의 커맨드에 응답하여 캘리브레이션 모드로 진입할 수 있다(S11). 메모리 장치의 캘리브레이션 회로는 캘리브레이션 동작 동안 메모리 장치의 ODT 회로의 터미네이션 저항과 OCD 회로의 출력 세기를 설정하기 위한 코드들을 생성할 수 있다.
일 동작 예에 따라, 캘리브레이션 회로는 제1 캘리브레이션 동작에서 ODT 회로의 터미네이션 저항을 설정하기 위한 풀 업 코드(PCODE)를 생성하고 이를 저장할 수 있다(S12). 예컨대, 캘리브레이션 회로는 풀 업 코드(PCODE)를 생성하기 위한 풀 업 저항 블록을 포함하고, 전술한 실시예에 따라 풀 업 저항 블록(또는, 풀 업 저항 블록 내의 풀 업 저항 세트)의 저항이 외부의 캘리브레이션 저항과 동일해지도록 풀 업 코드(PCODE)를 생성할 수 있다. 또한, 일 실시예에 따라, 상기 생성된 풀 업 코드(PCODE)는 OCD 회로의 풀 업 회로의 저항 값을 설정하기 위해 함께 이용될 수 있으며, 메모리 장치 내의 소정의 구성(예컨대, 레지스터)에 저장될 수 있다.
한편, 캘리브레이션 회로는 제2 캘리브레이션 동작에서 OCD 회로의 풀 다운 회로의 저항 값을 설정하기 위한 동작을 수행할 수 있으며, 일 예로서 캘리브레이션 회로는 그 내부에 구비되는 리플리카 풀 업 저항 블록의 저항 값을 변경할 수 있다(S13). 예컨대, 리플리카 풀 업 저항 블록은 하나 이상의 추가 풀 업 저항 세트들을 포함하고, 풀 다운 코드(NCODE)를 생성하는 과정에서 하나 이상의 추가 풀 업 저항 세트들을 인에이블시킴에 따라 상기 리플리카 풀 업 저항 블록의 저항 값이 변경될 수 있다. 일부 실시예들에서 상기 추가 풀 업 저항 세트들은 제1 캘리브레이션 동작에서 디스에이블된 후 제2 캘리브레이션 동작에서 선택적으로 인에이블되거나, 또는 일부 실시예들에서 상기 추가 풀 업 저항 세트들은 제1 및 제2 캘리브레이션 동작에서 모두 인에이블될 수도 있을 것이다.
캘리브레이션 회로는 리플리카 풀 업 저항 블록과 풀 다운 저항 블록 사이의 노드와 캘리브레이션 기준 전압을 비교한 결과에 기반하여 풀 다운 코드(NCODE)를 생성할 수 있으며, 일 예로 리플리카 풀 업 저항 블록의 저항 값과 풀 다운 저항 블록의 저항 값이 동일해지도록 풀 다운 코드(NCODE)를 생성할 수 있다(S14). 풀 다운 코드(NCODE)는 OCD 회로의 풀 다운 회로의 저항 값을 설정하기 위한 코드로 이용될 수 있고, 생성된 풀 다운 코드(NCODE)는 메모리 장치 내의 레지스터에 저장될 수 있다.
이후, 캘리브레이션 모드가 종료되고 노멀 모드로 진입됨에 따라, 풀 업 코드(PCODE) 및 풀 다운 코드(NCODE)는 OCD/ODT 회로로 제공될 수 있다. 일 예로, 데이터 수신 동작에서 풀 업 코드(PCODE)를 이용하여 ODT 회로의 터미네이션 저항 값이 설정될 수 있으며(S15), 데이터 출력 동작에서 풀 업 코드(PCODE) 및 풀 다운 코드(NCODE)를 이용하여 OCD 회로의 저항 값이 설정될 수 있다(S16). 또한, 전술한 실시예들에 따라, 풀 다운 코드(NCODE) 생성 과정에서 추가 풀 업 저항 세트들이 인에이블됨에 의해 OCD/ODT 회로의 풀 다운 회로의 저항 값이 풀 업 회로의 저항 값에 비해 작아지도록 캘리브레이션 동작이 수행될 수 있으며, 이에 따라 데이터 출력 시의 신호 특성이 향상될 수 있다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 8에서는 캘리브레이션 회로가 Rtt 용 제1 풀 업 코드를 생성하는 제1 캘리브레이션 동작과, Ron 용 풀 다운 코드를 생성하는 제2 캘리브레이션 동작과, Ron 용 풀 업 코드를 생성하는 제3 캘리브레이션 동작을 포함하는 예가 도시된다.
도 8을 참조하면, 메모리 장치는 시스템의 초기 구동 시 또는 메모리 컨트롤러로부터의 커맨드에 응답하여 캘리브레이션 모드로 진입할 수 있다(S21). 캘리브레이션 회로는 풀 업 저항 블록, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록을 포함하고, 리플리카 풀 업 저항 블록은 다수 개의 풀 업 저항 세트들을 포함할 수 있다. 또한, 풀 다운 저항 블록은 하나의 풀 다운 저항 세트를 포함하거나, 일부 실시예들에서 다수 개의 풀 다운 저항 세트들을 포함할 수 있다.
캘리브레이션 회로는 ODT 회로의 터미네이션 저항을 설정하기 위한 제1 캘리브레이션 동작을 수행하고, 일 예로서 전술한 실시예들에 따라 외부 캘리브레이션 저항에 연결된 풀 업 저항 블록의 일 노드의 전압과 캘리브레이션 기준 전압을 이용한 비교 동작을 수행함으로써 Rtt 용 제1 풀 업 코드(PCODE_Rtt)를 생성할 수 있다(S22). 상기 생성된 제1 풀 업 코드(PCODE_Rtt)는 메모리 장치 내에 저장되어 데이터 수신 시에 이용될 수 있다.
한편, 제2 캘리브레이션 동작을 수행함에 있어서, 리플리카 풀 업 저항 블록의 저항 값이 변동될 수 있다. 일 예로서, 전술한 실시예들에 따라 리플리카 풀 업 저항 블록은 풀 업 저항 블록에 상응하는 풀 업 저항 세트를 포함함과 함께, 추가의 풀 업 저항 세트를 더 포함할 수 있으며, 상기 제2 캘리브레이션 동작에서 추가의 풀 업 저항 세트가 인에이블될 수 있다(S23). 또한, 제2 캘리브레이션 동작에 따라 Ron 용 풀 다운 코드가 생성되고 메모리 장치 내에 저장될 수 있다(S24). 또한, 제2 캘리브레이션 동작에서 추가의 풀 업 저항 세트가 인에이블됨에 따라 리플리카 풀 업 저항 블록의 저항 값이 감소될 수 있으며, 이에 대응하여 풀 다운 코드는 풀 다운 저항 블록의 저항 값이 감소되도록 하는 코드 값을 가질 수 있다.
한편, 제3 캘리브레이션 동작을 수행함에 있어서, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록 중 적어도 하나의 저항 값을 변경할 수 있다(S25). 일 동작 예로서, 제3 캘리브레이션 동작에서 앞서 생성된 Ron 용 풀 다운 코드가 풀 다운 저항 블록으로 고정되게 제공될 수 있으며, 상기 풀 다운 저항 블록의 저항 값의 감소에 대응하여 리플리카 풀 업 저항 블록의 저항 값이 감소되도록 하는 Ron 용 제2 풀 업 코드가 생성될 수 있다. 또한, 제3 캘리브레이션 동작에서 리플리카 풀 업 저항 블록의 추가의 풀 업 저항 세트를 디스에이블함으로써 리플리카 풀 업 저항 블록의 저항 값을 변경하거나, 또는 풀 다운 저항 블록에 구비되는 하나 이상의 추가의 풀 다운 저항 세트들을 인에이블함으로써 풀 다운 저항 블록의 저항 값을 변경할 수 있다.
즉, 제3 캘리브레이션 동작의 경우 전술한 제2 캘리브레이션 동작에 비해 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록 중 적어도 하나의 저항 값이 변경될 수 있고, Rtt 용 제1 풀 업 코드와는 상이한 코드 값을 갖는 Ron 용 제2 풀 업 코드가 생성되고 메모리 장치 내에 저장될 수 있다(S26). 또한, Ron 용 제2 풀 업 코드는 OCD 회로의 풀 업 회로로 제공될 수 있고, OCD 회로의 풀 업 회로의 저항 값을 감소시킬 수 있다. 또한, Ron 용 제2 풀 업 코드는 OCD 회로의 풀 업 회로의 저항 값과 풀 다운 회로의 저항 값이 동일해지도록 생성될 수 있으며, 예시적인 실시에에 따라 Ron 용 제2 풀 업 코드와 Ron 용 풀 다운 코드는 서로 동일한 코드 값을 가질 수 있다.
도 9 및 도 10은 도 8의 실시예에 따른 캘리브레이션 동작을 수행하는 캘리브레이션 회로의 구현 예를 나타내는 블록도이다.
도 9를 참조하면, 캘리브레이션 회로(500)는 Rtt 용 제1 풀 업 코드(PCODE_Rtt)를 생성하는 풀 업 코드 생성기(510)와 Ron 용 제2 풀 업 코드(PCODE_Ron) 및 Ron 용 풀 다운 코드(NCODE_Ron)를 생성하는 풀 다운 코드 생성기(520)를 포함할 수 있다. 또한, 풀 업 코드 생성기(510)는 풀 업 저항 블록(511)과 제1 비교기(512) 및 제1 카운터(513)를 포함하고, 풀 다운 코드 생성기(520)는 리플리카 풀 업 저항 블록(521), 풀 다운 저항 블록(522), 제2 비교기(523) 및 제2 카운터(524)를 포함할 수 있으며, 또한 풀 다운 코드 생성기(520)는 선택기(525)를 더 포함할 수 있다. 도 9에 도시된 구성요소들 중 전술한 실시예에서와 동일한 구성에 대해서는 그 구체적인 설명이 생략된다.
전술한 실시예들에 따라, 리플리카 풀 업 저항 블록(521)은 풀 업 저항 블록(511)에 상응하는 하나 이상의 풀 업 저항 세트를 포함함과 함께, 추가의 풀 업 저항 세트들(PU AD_1 ~ PU AD_K, 521_1)을 더 포함할 수 있다. 제1 캘리브레이션 동작에서, 풀 업 코드 생성기(510)는 풀 업 저항 블록(511)에 연결된 일 노드의 전압과 외부의 캘리브레이션 저항(Rzq)을 비교하여 Rtt 용 제1 풀 업 코드(PCODE_Rtt)를 생성할 수 있으며, 생성된 Rtt 용 제1 풀 업 코드(PCODE_Rtt)는 고정되게 메모리 장치 내에 저장될 수 있다.
한편, 제2 캘리브레이션 동작에서, 인에이블 제어신호(Ctrl_R)에 응답하여 리플리카 풀 업 저항 블록(521)의 추가의 풀 업 저항 세트들(521_1)이 인에이블되고, 이에 따라 리플리카 풀 업 저항 블록(521)의 저항 값이 변동되며, 제2 비교기(523)는 리플리카 풀 업 저항 블록(521)과 풀 다운 저항 블록(522) 사이의 노드의 전압과 외부의 캘리브레이션 저항(Rzq)을 비교하여 Ron 용 풀 다운 코드(NCODE_Ron)를 생성할 수 있다. 리플리카 풀 업 저항 블록(521)과 풀 다운 저항 블록(522)의 저항 값이 서로 동일해지도록 하는 Ron 용 풀 다운 코드(NCODE_Ron)가 생성되고, 생성된 Ron 용 풀 다운 코드(NCODE_Ron)는 고정되게 메모리 장치 내에 저장될 수 있다.
한편, 제3 캘리브레이션 동작을 통해 Rtt 용 제1 풀 업 코드(PCODE_Rtt)와는 서로 다른 Ron 용 제2 풀 업 코드(PCODE_Ron)가 생성될 수 있으며, 일 예로서 제3 캘리브레이션 동작에서 추가의 풀 업 저항 세트들(521_1)이 디스에이블될 수 있다. 또한, 선택기(525)는 제2 카운터(524)로부터의 출력을 수신하고, 제어 로직(미도시)으로부터의 선택 신호(Sel)에 응답하여 제2 카운터(524)로부터의 출력을 Ron 용 제2 풀 업 코드(PCODE_Ron)로서 리플리카 풀 업 저항 블록(521)으로 제공할 수 있다. 리플리카 풀 업 저항 블록(521)에서 추가의 풀 업 저항 세트들(521_1)이 디스에이블됨에 따라, 리플리카 풀 업 저항 블록(521)의 풀 업 저항 세트(PU)와 외부의 캘리브레이션 저항(Rzq) 보다 작은 값을 갖는 풀 다운 저항 블록(522)을 통해 캘리브레이션 동작이 수행되고, 이에 따라 풀 업 저항 세트(PU)의 저항 값이 감소되도록 하는 Ron 용 제2 풀 업 코드(PCODE_Ron)가 생성될 수 있다.
한편, 도 10에서는 풀 다운 저항 블록에 추가의 풀 다운 저항 세트가 구비되는 예가 도시된다.
도 10을 참조하면, 캘리브레이션 회로(600)는 Rtt 용 제1 풀 업 코드(PCODE_Rtt)를 생성하는 풀 업 코드 생성기(610)와 Ron 용 제2 풀 업 코드(PCODE_Ron) 및 Ron 용 풀 다운 코드(NCODE_Ron)를 생성하는 풀 다운 코드 생성기(620)를 포함할 수 있다. 풀 업 코드 생성기(610)는 풀 업 저항 블록(611)과 제1 비교기(612) 및 제1 카운터(613)를 포함하고, 풀 다운 코드 생성기(620)는 리플리카 풀 업 저항 블록(621), 풀 다운 저항 블록(622), 제2 비교기(623), 제2 카운터(624) 및 선택기(625)를 포함할 수 있다. 또한, 리플리카 풀 업 저항 블록(621)은 추가의 풀 업 저항 세트들(PU AD_1 ~ PU AD_K, 621_1)을 포함할 수 있으며, 또한 풀 다운 저항 블록(622)은 전술한 실시예들의 풀 다운 저항 세트(PD)와 함께 추가의 풀 다운 저항 세트들(PD AD_1 ~ PD AD_L, 622_1)을 더 포함할 수 있다.
제1 및 제2 캘리브레이션 동작을 통해 전술한 실시예들에서와 같이 Rtt 용 제1 풀 업 코드(PCODE_Rtt)와 Ron 용 풀 다운 코드(NCODE_Ron)가 생성될 수 있으며, 제3 캘리브레이션 동작에서 추가의 풀 다운 저항 세트들(622_1)은 제2 인에이블 제어신호(Ctrl_R2)에 응답하여 인에이블될 수 있다. 일부 실시예들에서, 제3 캘리브레이션 동작에서 추가의 풀 업 저항 세트들(621_1)은 인에이블 상태를 유지할 수 있으며, 또는 추가의 풀 업 저항 세트들(621_1)은 제1 인에이블 제어신호(Ctrl_R1)에 응답하여 디스에이블될 수도 있을 것이다.
또한, 선택기(625)는 제2 카운터(624)로부터의 출력을 수신하고, 선택 신호(Sel)에 응답하여 제2 카운터(624)로부터의 출력을 Ron 용 제2 풀 업 코드(PCODE_Ron)로서 리플리카 풀 업 저항 블록(621)으로 제공할 수 있다. 이 때, 추가의 풀 다운 저항 세트들(622_1)이 인에이블됨에 따라 풀 다운 저항 블록(622)의 저항 값이 더 감소되고, 이에 따라 풀 업 저항 세트(PU)의 저항 값이 감소되도록 하는 Ron 용 제2 풀 업 코드(PCODE_Ron)가 생성될 수 있다.
도 11a,b는 본 발명의 예시적인 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 11a를 참조하면, 메모리 시스템(700)은 메모리 컨트롤러(750) 및 하나 이상의 메모리 모듈들을 포함할 수 있으며, 도 11a에서는 제1 내지 제4 메모리 모듈들(701~704)이 예시된다. 제1 내지 제4 메모리 모듈들(701~704) 각각은 본 발명의 실시예에 따른 하나 이상의 메모리 장치가 장착되는 모듈 보드를 포함할 수 있으며, 제1 내지 제4 메모리 모듈들(701~704)에 배치되는 메모리 장치는 각각 제1 내지 제4 메모리 장치들(710~740)로 지칭될 수 있다. 전술한 실시예들에 따라, 제1 내지 제4 메모리 장치들(710~740) 각각은 저항 설정 회로를 포함할 수 있다.
제1 내지 제4 메모리 모듈들(701~704) 각각은 SIMM(single in-line memory module) 또는 DIMM(dual inline memory module) 형태로 구현될 수 있으며, 메모리 모듈이 DIMM으로 구현되는 경우에는 모듈 보드의 양 측에 메모리 장치가 장착될 수 있다. 또한, 메모리 컨트롤러(750)와 제1 내지 제4 메모리 모듈들(701~704)은 시스템 보드(미도시)에 장착되고 시스템 보드 상의 배선을 통해 데이터(DATA) 및 커맨드/어드레스(CMD/ADD)를 송수신할 수 있다.
메모리 시스템(700)에 구비되는 메모리 장치들은 다수의 랭크(RANK)들을 구성할 수 있다. 일 예로, 서로 다른 메모리 모듈에 장착되는 메모리 장치는 서로 다른 랭크(RANK)에 포함되는 것으로 정의될 수 있다. 또는, 동일한 메모리 모듈에 장착되는 메모리 장치들 중, 모듈 보드의 일 면에 장착되는 메모리 장치와 다른 일 면에 장착되는 메모리 장치는 서로 다른 랭크(RANK)에 포함되는 것으로 정의될 수도 있다.
시스템 보드에서 제1 내지 제4 메모리 모듈들(701~704)이 장착되는 위치는 상이하고, 이에 따라 서로 다른 랭크(RANK)의 메모리 장치들은 서로 다른 물리적 거리를 통해 메모리 컨트롤러(750)와 데이터(DATA)를 송수신할 수 있다. 제1 내지 제4 메모리 모듈들(701~704)과 메모리 컨트롤러(750) 사이의 데이터(DATA) 전송 경로의 저항은 서로 상이할 수 있다. 일 예로, 제1 메모리 모듈(701)과 메모리 컨트롤러(750) 사이의 물리적 거리는 상대적으로 짧은 반면에, 제4 메모리 모듈(704)과 메모리 컨트롤러(750) 사이의 물리적 거리는 상대적으로 길 수 있다. 이에 따라, 제1 내지 제4 메모리 모듈들(701~704)에 장착되는 제1 내지 제4 메모리 장치들(710~740)은 서로 다른 아이 윈도우 특성을 가질 수 있고, 이는 독출 마진을 저하시키는 원인이 될 수 있다.
본 발명의 예시적인 실시예에 따라, 메모리 컨트롤러(750)는 모듈 정보 생성기(751)를 포함할 수 있으며, 모듈 정보 생성기(751)는 모듈 정보(Info_M)를 제1 내지 제4 메모리 모듈들(701~704)로 제공할 수 있다. 제1 내지 제4 메모리 모듈들(701~704)에 배치되는 제1 내지 제4 메모리 장치들(710~740) 각각은 모듈 정보(Info_M)에 기반하여 전술한 실시예들에 따른 캘리브레이션 동작을 수행할 수 있다. 일 예로, 제1 내지 제4 메모리 모듈들(701~704)로 서로 다른 값을 갖는 모듈 정보(Info_M)가 제공됨에 따라, 제1 내지 제4 메모리 장치들(710~740)의 캘리브레이션 회로(미도시)는 풀 업 코드와 풀 다운 코드를 생성함에 있어서 그 내부의 저항 값을 다르게 설정할 수 있으며, 전술한 실시예들에 따라 캘리브레이션 회로에 다수 개의 풀 업 저항 세트들 및/또는 풀 다운 저항 세트들이 구비되고, 제1 내지 제4 메모리 모듈들(701~704)에서 인에이블되는 저항 세트들의 개수가 다르게 제어될 수 있다. 이를 통해, 상대적으로 짧은 거리를 갖는 제1 메모리 모듈(701)의 제1 메모리 장치(710)는 OCD 회로의 출력 세기를 약하게 설정할 수 있는 반면에, 제4 메모리 모듈(704)의 제4 메모리 장치(740)는 OCD 회로의 출력 세기를 상대적으로 강하게 설정할 수 있다.
도 11b는 본 발명의 예시적인 실시예에 따라 제1 내지 제4 메모리 모듈들(701~704)로부터 출력되는 데이터(DATA)의 아이 윈도우의 일 예를 나타낸다. 예컨대, 제1 내지 제4 메모리 모듈들(701~704)의 OCD 회로의 출력 세기가 서로 동일한 경우에는, 메모리 컨트롤러(750)와 상대적으로 짧은 거리에 위치하는 제1 메모리 모듈(701)로부터의 데이터(DATA)의 신호 스윙 폭은 상대적으로 큰 반면에, 제4 메모리 모듈(704)로부터의 데이터(DATA)의 신호 스윙 폭은 상대적으로 작은 아이 윈도우 특성을 가질 수 있다. 반면에, 본 발명의 예시적인 실시예들에 따르면, 캘리브레이션 동작을 통해 제4 메모리 모듈(704)의 메모리 장치(740)는 OCD 회로의 저항 값이 제1 메모리 모듈(701)의 메모리 장치(710)의 OCD 회로의 저항 값보다 작게 설정되고, 이에 따라 제1 내지 제4 메모리 모듈들(701~704)로부터의 신호 스윙 폭이 서로 동일 또는 유사한 형태를 가질 수 있을 것이다.
도 12는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로를 나타내는 블록도이다. 도 12에서는 풀 다운 저항 블록이 패드를 통해 외부 캘리브레이션 저항(Rzq)에 연결되는 예가 도시된다.
도 12를 참조하면, 캘리브레이션 회로(800)는 풀 다운 코드(NCODE)를 생성하는 풀 다운 코드 생성기(810)와 풀 업 코드(PCODE)를 생성하는 풀 업 코드 생성기(820)를 포함할 수 있으며, 풀 다운 코드 생성기(810)는 풀 다운 저항 블록(811), 제1 비교기(812) 및 제1 카운터(813)를 포함할 수 있다. 또한, 풀 업 코드 생성기(820)는 리플리카 풀 다운 저항 블록(821), 풀 업 저항 블록(822), 제2 비교기(823) 및 제2 카운터(824)를 포함할 수 있다. 풀 다운 저항 블록(811)은 하나 이상의 풀 다운 저항 세트(PD)들을 포함하고, 풀 업 저항 블록(822)은 하나 이상의 풀 업 저항 세트(PU)들을 포함할 수 있으며, 각각의 풀 다운 저항 세트(PD)는 OCD/ODT 회로(미도시)의 풀 다운 회로와 동일하게 구현될 수 있고, 각각의 풀 업 저항 세트(PU)는 OCD/ODT 회로의 풀 업 회로와 동일하게 구현될 수 있다. 또한, 리플리카 풀 다운 저항 블록(821)은 풀 다운 저항 블록(811)에 상응하는 풀 다운 저항 세트(PD)들과 함께, 추가의 풀 다운 저항 세트들(821_1)을 더 포함할 수 있다.
전술한 실시예들과 유사하게, 풀 다운 코드 생성기(810)로부터 생성된 풀 다운 코드(NCODE)가 리플리카 풀 다운 저항 블록(821)으로 제공되고, 풀 업 코드(PCODE)의 생성 과정에서 추가의 풀 다운 저항 세트들(821_1)이 인에이블 제어신호(Ctrl_R)에 응답하여 인에이블될 수 있다. 추가의 풀 다운 저항 세트들(821_1)이 인에이블됨에 따라 리플리카 풀 다운 저항 블록(821)의 저항 값이 감소되고, 이에 따라 풀 업 코드(PCODE)는 풀 업 저항 블록(822)의 저항 값을 감소시키는 코드 값을 가질 수 있다. 또한, 생성된 풀 업 코드(PCODE)가 OCD 회로의 풀 업 회로로 제공됨에 따라 OCD 회로의 풀 업 회로의 저항 값이 감소되고, 데이터 신호의 로직 하이 레벨로의 슬루 레이트가 향상되어 독출 마진이 향상될 수 있다.
한편, 도 12에 도시된 실시예에서는 OCD 회로의 풀 업 회로의 저항 값이 감소되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 전술한 실시예들과 동일 또는 유사한 방식에 따라 Ron 용 풀 다운 코드가 별개로 생성될 수 있으며, Ron 용 풀 다운 코드를 생성하는 과정에서 추가의 풀 다운 저항 세트들(821_1)을 디스에이블하거나, 또는 풀 업 저항 블록(822)에 구비되는 추가의 풀 업 저항 세트들을 인에이블하는 방법 등을 통해 OCD 회로의 풀 다운 회로의 저항 값을 감소시킬 수도 있을 것이다.
도 13은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
메모리 시스템(900)은 메모리 컨트롤러(910) 및 메모리 장치(920)를 포함하고, 메모리 컨트롤러(910)는 메모리 인터페이스(911) 및 설정 정보 생성기(912)를 포함할 수 있다. 또한, 메모리 장치(920)는 메모리 셀 어레이(921), OCD/ODT 회로(922), 캘리브레이션 회로(923), 제어 로직(924) 및 모드 레지스터 세트(MRS, 925)을 포함할 수 있다. 메모리 컨트롤러(910)와 메모리 장치(920) 사이에서 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)가 송수신될 수 있으며, 설정 정보 생성기(912)는 OCD/ODT 회로(922)의 저항 값을 설정하기 위한 설정 정보(Set_C)를 메모리 장치(920)로 제공할 수 있다.
예시적인 실시예들에 따라, 메모리 컨트롤러(910)는 어플리케이션 프로세서(Application Processor, 미도시)에 포함되는 구성일 수 있고, 어플리케이션 프로세서는 호스트의 기능을 수행할 수 있다. 또한, 어플리케이션 프로세서는 모뎀 기능을 수행하는 IP(Intellectual Properties) 블록을 포함할 수 있으며, 이 때, 어플리케이션 프로세서는 ModAP으로 지칭될 수 있다.
전술한 실시예들에 따른 OCD/ODT 회로(922)의 저항 값(예컨대, 풀 업 회로 및 풀 다운 회로의 저항 값)은 메모리 컨트롤러(910)로부터의 설정 정보(Set_C)에 의해 조절될 수 있으며, 설정 정보(Set_C)는 메모리 장치(920)의 모드 레지스터 세트(925)에 저장될 수 있다. 설정 정보(Set_C)는 다양한 방법들을 통해 생성될 수 있으며, 일 예로서 메모리 시스템(900)의 초기 구동 시 메모리 컨트롤러(910)는 메모리 장치(920)로부터 제공되는 신호의 특성을 테스트하고, 메모리 장치(920)의 신호 특성을 조절하기 위해 설정 정보(Set_C)를 메모리 장치(920)로 제공할 수 있다. 또는, 메모리 컨트롤러(910)는 모듈 보드 또는 시스템 보드 상에서 메모리 장치(920)가 장착되는 위치에 따라 그 값이 변동되는 설정 정보(Set_C)를 제공할 수도 있을 것이다.
제어 로직(924)은 모드 레지스터 세트(925)에 저장된 설정 정보(Set_C)에 대한 디코딩 처리를 수행하고, 디코딩 처리 결과에 기반하여 전술한 실시예들에 따른 인에이블 제어신호(Ctrl_R)를 캘리브레이션 회로(923)로 제공할 수 있다. 캘리브레이션 회로(923)는 전술한 실시예들에 따른 풀 업 저항 세트와 풀 다운 저항 세트를 포함할 수 있으며, 또한 추가의 풀 업(또는, 풀 다운) 저항 세트를 더 포함할 수 있다. 또한, 캘리브레이션 회로(923)는 다수의 캘리블레이션 동작을 수행하고 적어도 일부의 캘리브레이션 동작에서 상기 추가의 풀 업(또는, 풀 다운) 저항 세트에 대한 인에이블을 제어함으로써 OCD/ODT 회로(922)의 저항 값을 조절할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 풀 업 저항 블록을 포함하고 풀 업 코드를 생성하는 풀 업 코드 생성기와, 리플리카 풀 업 저항 블록 및 풀 다운 저항 블록을 포함하고 풀 다운 코드를 생성하는 풀 다운 코드 생성기를 구비하는 캘리브레이션 회로; 및
    데이터 수신 동작 시 상기 캘리브레이션 회로에 의해 설정된 저항 값을 갖는 터미네이션 저항을 제공하고, 데이터 출력 동작 시 상기 캘리브레이션 회로에 의해 설정된 출력 세기로서 상기 데이터를 출력하는 출력 드라이버(Off Chip Driver,OCD)/온 다이 터미네이션(On Die Termination,ODT) 회로를 구비하고,
    캘리브레이션 동작 시 상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절되고, 상기 풀 다운 코드는 상기 풀 다운 저항 블록의 저항 값이 상기 리플리카 풀 업 저항 블록의 작게 조절된 저항 값에 상응하도록 하는 코드 값을 갖는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 풀 업 저항 블록은 전원전압에 연결되는 적어도 하나의 풀 업 저항 세트를 포함하고, 상기 리플리카 풀 업 저항 블록은 상기 풀 업 저항 블록에 상응하는 제1 풀 업 저항 세트와 추가 풀 업 저항 세트를 포함하며, 상기 제1 풀 업 저항 세트와 상기 추가 풀 업 저항 세트는 상기 전원전압에 연결되며 병렬하게 배치되고,
    상기 캘리브레이션 동작 시, 상기 추가 풀 업 저항 세트가 인에이블됨에 따라 상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 리플리카 풀 업 저항 블록은 다수 개의 추가 풀 업 저항 세트들을 포함하고,
    상기 캘리브레이션 동작 시, 인에이블되는 추가 풀 업 저항 세트들의 개수가 증가함에 따라 상기 풀 다운 저항 블록의 저항 값은 감소되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 장치는 메모리 컨트롤러로부터 상기 출력 세기에 관련된 제어 정보를 수신하고,
    상기 제어 정보에 따라 상기 인에이블되는 추가 풀 업 저항 세트들의 개수가 조절되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 OCD/ODT 회로는 풀 업 회로와 풀 다운 회로를 포함하고, 상기 풀 업 회로는 상기 풀 업 코드에 응답하여 스위칭되는 다수 개의 제1 스위치들과 이에 대응하여 배치되는 다수 개의 풀 업 저항들을 포함하고, 상기 풀 다운 회로는 상기 풀 다운 코드에 응답하여 스위칭되는 다수 개의 제2 스위치들과 이에 대응하여 배치되는 다수 개의 풀 다운 저항들을 포함하고,
    상기 풀 업 코드 및 상기 풀 다운 코드의 코드 값에 따라, 상기 OCD/ODT 회로의 풀 업 회로와 풀 다운 회로는 서로 다른 저항 값을 갖는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 데이터 출력 동작 시, 상기 OCD/ODT 회로의 풀 다운 회로의 저항 값은 상기 풀 업 회로의 저항 값보다 작은 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서,
    상기 데이터의 수신 동작 시, 상기 다수 개의 제2 스위치들은 턴 오프되고, 상기 다수 개의 제1 스위치들은 상기 풀 업 코드의 코드 값에 대응하는 턴 온 상태를 가짐에 따라 상기 터미네이션 저항을 제공하는 것을 특징으로 하는 메모리 장치.
  8. 출력 드라이버(Off Chip Driver,OCD)/온 다이 터미네이션(On Die Termination,ODT) 회로를 제어하는 캘리브레이션 회로에 있어서,
    패드를 통해 외부 캘리브레이션 저항에 연결되고, 각각 전원전압에 연결되는 적어도 하나의 풀 업 저항 세트를 포함하는 풀 업 저항 블록;
    상기 풀 업 저항 블록의 일 노드의 전압과 캘리브레이션 기준 전압의 비교 동작에 기반하여 상기 OCD/ODT 회로의 풀 업 회로를 제어하는 풀 업 코드를 생성하는 제1 코드 생성기;
    각각 상기 전원전압에 연결되는 다수 개의 풀 업 저항 세트들을 포함하는 리플리카 풀 업 저항 블록;
    접지전압에 연결되는 풀 다운 저항 세트를 포함하는 풀 다운 저항 블록; 및
    상기 리플리카 풀 업 저항 블록과 상기 풀 다운 저항 블록 사이의 노드의 전압과 상기 캘리브레이션 기준 전압의 비교 동작에 기반하여 상기 OCD/ODT 회로의 풀 다운 회로를 제어하는 풀 다운 코드를 생성하는 제2 코드 생성기를 구비하고,
    캘리브레이션 동작에서, 상기 풀 업 저항 블록에서 인에이블되는 풀 업 저항 세트의 개수와 상기 리플리카 풀 업 저항 블록에서 인에이블되는 풀 업 저항 세트의 개수가 상이함에 따라, 상기 풀 업 코드와 상기 풀 다운 코드는 상기 OCD/ODT 회로의 풀 업 회로와 풀 다운 회로의 저항 값이 서로 상이하도록 설정하는 코드 값을 갖는 것을 특징으로 하는 캘리브레이션 회로.
  9. 제8항에 있어서,
    상기 캘리브레이션 동작에서, 상기 리플리카 풀 업 저항 블록에서 인에이블되는 풀 업 저항 세트들의 개수는 상기 풀 업 저항 블록의 풀 업 저항 세트보다 많음에 따라, 상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절되는 것을 특징으로 하는 캘리브레이션 회로.
  10. 제9항에 있어서,
    상기 리플리카 풀 업 저항 블록의 저항 값이 상기 풀 업 저항 블록의 저항 값보다 작게 조절됨에 따라, 상기 풀 다운 저항 블록의 저항 값은 상기 외부 캘리브레이션 저항보다 작은 값으로 캘리브레이션되는 것을 특징으로 하는 캘리브레이션 회로.
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