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KR102742687B1 - 반도체 발광 소자 - Google Patents

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KR102742687B1
KR102742687B1 KR1020190158788A KR20190158788A KR102742687B1 KR 102742687 B1 KR102742687 B1 KR 102742687B1 KR 1020190158788 A KR1020190158788 A KR 1020190158788A KR 20190158788 A KR20190158788 A KR 20190158788A KR 102742687 B1 KR102742687 B1 KR 102742687B1
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semiconductor
semiconductor pattern
light
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심성현
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유하늘
윤지훈
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삼성전자주식회사
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Abstract

반도체 장치는 기판 상에 형성되며, 상기 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴, 및 제2 반도체 패턴을 포함하는 발광 구조물, 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극, 및 상기 제2 반도체 패턴의 측벽에 접촉하여 이를 둘러싸는 제2 전극을 포함한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMMITING DEVICE}
본 발명은 반도체 발광 소자에 관한 것이다.
반도체 발광 소자의 제조 방법에서, 베이스 기판 상에 제2 반도체 층, 활성층 및 제1 반도체 층을 순차적으로 형성한 후, 메사(MESA) 공정을 통해 이들을 부분적으로 식각함으로써 제2 반도체 패턴, 활성 패턴 및 제1 반도체 패턴을 포함하는 발광 구조물을 형성할 수 있다. 이때, 상기 제2 반도체 패턴은 상기 제2 반도체 층의 상부를 부분적으로 식각함으로써 형성될 수 있으며, 이에 따라 상기 제2 반도체 패턴의 상면이 부분적으로 노출될 수 있다. 이후, 상기 노출된 제2 반도체 패턴의 상면 및 상기 제1 반도체 패턴의 상면에 각각 접촉하는 제1 전극 및 제2 전극을 형성할 수 있다.
한편, 상기 반도체 발광 소자의 스케일 다운을 위하여 이에 포함되는 구성요소들을 보다 작은 크기로 형성할 수 있으나, 상기 제2 반도체 패턴 상에 상기 제2 전극을 형성하기 위한 공간을 별도로 형성하여야 하므로, 상기 반도체 발광 소자의 스케일 다운에는 한계가 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 발광 소자를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 발광 소자는 기판 상에 형성되며, 상기 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴, 및 제2 반도체 패턴을 포함하는 발광 구조물, 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극, 및 상기 제2 반도체 패턴의 측벽에 접촉하여 이를 둘러싸는 제2 전극을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 발광 소자는 기판 상에 서로 이격되며, 상기 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴, 및 제2 반도체 패턴을 각각 포함하는 발광 구조물들, 상기 각 발광 구조물들에 포함된 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극, 및 상기 각 발광 구조물들에 포함된 상기 제2 반도체 패턴의 측벽에 접촉하여 이를 둘러싸는 제2 전극을 포함할 수 있으며, 상기 제2 전극들은 상기 발광 구조물들 사이에서 상기 기판 상면에 평행한 수평 방향으로 연장되어 서로 연결될 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 발광 소자는 구동 회로(Driver IC) 기판 상에 서로 이격되며, 상기 구동 회로 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴, 및 제2 반도체 패턴을 각각 포함하는 발광 구조물들, 상기 각 발광 구조물들에 포함된 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극, 상기 각 발광 구조물들에 포함된 상기 제2 반도체 패턴의 측벽에 접촉하여 이를 둘러싸는 제2 전극, 상기 구동 회로 기판 상에 형성되어 상기 각 제1 전극들에 접촉하는 제1 콘택 플러그, 상기 구동 회로 기판 상에 형성되어 상기 각 제2 전극들에 접촉하는 제2 콘택 플러그, 상기 발광 구조물들에 각각 포함된 상기 제2 반도체 패턴들 상에 각각 형성된 광변환 패턴들, 및 상기 광변환 패턴들을 둘러싸며 상기 제2 전극들에 전기적으로 연결된 도전성 분리 패턴을 포함할 수 있으며, 상기 제2 전극들은 상기 발광 구조물들 사이에서 상기 기판 상면에 평행한 수평방향으로 연장되어 서로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 발광 소자의 제조방법에서, 베이스 기판 상에 순차적으로 적층된 제2 반도체 패턴, 활성 패턴 및 제1 반도체 패턴을 포함하는 발광 구조물을 형성한 후, 상기 제1 반도체 패턴 상에 제1 전극을 형성할 수 있으며, 상기 제2 반도체 패턴의 측벽에 접촉하여 이를 둘러싸도록 제2 전극을 형성할 수 있다. 이때, 상기 제2 반도체 패턴 상에 상기 제2 전극을 형성하기 위한 공간을 별도로 형성하지 않을 수 있으므로, 상기 반도체 발광 소자의 집적도가 향상될 수 있다.
도 1 및 도 2a는 예시적인 실시예들에 따른 반도체 발광 소자를 설명하기 위한 평면도 및 단면도이다.
도 2b는 예시적인 실시예들에 따른 양자점의 단면 구조를 설명하기 위한 개략도이다.
도 3 내지 도 18은 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19 내지 도 23은 예시적인 실시예들에 따른 반도체 발광 소자를 설명하기 위한 단면도들이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 반도체 발광 소자를 설명하기 위한 단면도들이다.
도 27 내지 도 29는 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 및 도 2a는 예시적인 실시예들에 따른 반도체 발광 소자를 설명하기 위한 평면도 및 단면도이다. 이때, 도 1은 평면도이고, 도 2a는 도 1의 A-A'선을 절단한 단면도이다.
도 1 및 도 2a를 참조하면, 상기 반도체 발광 소자는 기판(200) 상에 순차적으로 적층된절연 패턴(155), 제1 전극(140) 및 발광 구조물, 및 상기 발광 구조물의 측벽에 접촉하여 이를 둘러싸는 제2 전극(160)을 포함할 수 있으며, 상기 발광 구조물은 순차적으로 적층된 제1 반도체 패턴(135), 활성 패턴(125) 및 제2 반도체 패턴(115)을 포함할 수 있다. 또한, 상기 반도체 발광 소자는 제1 및 제2 전극들(140, 160)에 각각 접촉하여 전기적으로 연결된 제1 및 제2 콘택 플러그들(192, 194), 제2 전극(160)의 상면에 접촉하여 이에 전기적으로 연결된 도전성 분리 패턴(210), 및 제2 반도체 패턴(115)의 상면 및 제2 전극(160)의 상면 일부 상에 형성된 광변환 패턴(220)을 더 포함할 수 있다.
기판(200)에는 드라이버 IC(Driver IC)가 내장되어 제1 및 제2 콘택 플러그들(192, 194)과 서로 전기적으로 연결될 수 있다.
상기 발광 구조물은 기판(200) 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 위에서 보았을 때, 원형 또는, 예를 들어 사각형과 같은 다각 형상을 가질 수 있다.
상기 발광 구조물에 포함된 제1 반도체 패턴(135) 및 활성 패턴(125)는 일정한 두께를 갖도록 컨포멀하게 형성될 수 있으며, 제2 반도체 패턴(115)은 이들보다 두꺼운 두께를 갖도록 형성될 수 있다. 이때, 순차적으로 적층된 제1 반도체 패턴(135), 활성 패턴(125) 및 제2 반도체 패턴(115)은 아래를 향하여 점차 작아지는 폭을 가질 수 있다.
제1 반도체 패턴(135)은 마그네슘(Mg)이 도핑된 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN) 등을 포함할 수 있으며, 이에 따라 p형의 도전형을 가질 수 있다.
활성층(120)은 인듐갈륨 질화물(InGaN)을 포함할 수 있으며, 양자 우물(Quantum Well: QW) 구조를 가질 수 있다.
제2 반도체 패턴(115)은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 혹은 탄소(C)가 도핑된 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN) 등을 포함할 수 있으며, 이에 따라 n형의 도전형을 가질 수 있다.
제1 전극(140)은 기판(200) 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 위에서 보았을 때, 원형 또는, 예를 들어 사각형과 같은 다각 형상을 가질 수 있다. 제1 전극(140)은 위에서 보았을 때, 상기 발광 구조물보다 작은 면적을 가질 수 있다.
절연 패턴(155)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있으며, 제1 전극(140)의 저면 및 측벽, 제1 반도체 패턴(135)의 저면 일부 및 측벽, 활성 패턴(125)의 측벽, 및 제2 반도체 패턴(115) 하부의 측벽을 커버할 수 있다.
제2 전극(160)은 제2 반도체 패턴(115) 상부의 측벽 및 절연 패턴(155)의 측벽 및 저면 일부에 접촉하여 이들을 둘러쌀 수 있다. 이때, 제2 전극(160)은 상기 수평 방향을 따라 연장되어 상기 각 복수 개의 발광 구조물들에 포함된 제2 반도체 패턴(115)에 공통적으로 연결되어, 상기 반도체 발광 소자의 공통 전극으로서의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 전극(160)은 제1 전극(140) 아래까지 연장될 수 있으며, 상기 기판(200) 상면에 수직한 수직 방향으로 제1 전극(140)과 부분적으로 오버랩될 수 있다. 일 실시예에 있어서, 제2 전극(160)은 상기 수직 방향으로 제1 전극(140)의 가장자리 부분을 완전히 커버하도록 오버랩될 수 있다.
제1 및 제2 전극들(140, 160)은 은(Ag), 티타늄(Ti), 니켈(Ni), 금(Au) 등과 같은 금속을 포함할 수 있으며, 제1 및 제2 반도체 패턴들(135, 115)에 각각 연결되어 p형 및 n형 전극의 역할을 수행할 수 있다.
도전성 분리 패턴(210)은 반사율이 좋고 저항이 낮은 물질, 예를 들어, 은(Ag), 구리(Cu), 알루미늄(Al), 금(Au) 등과 같은 금속 물질을 포함할 수 있으며, 제2 전극(160)과 접촉하여 이에 전기적으로 연결될 수 있다.
광변환 패턴(220)은 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)을 포함할 수 있고, 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 서로 다른 물질을 포함할 수 있으며, 이에 따라 상기 발광 구조물로부터 발생하는 광을 투과시켜 적색광, 녹색광 또는 청색광을 구현할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 각각 파장 변환 물질을 포함할 수 있으며, 상기 파장 변환 물질은 상기 발광 구조물이 발광하는 빛을 흡수해 다른 파장의 빛을 발광할 수 있다. 일 실시예에 있어서, 파장 변환 물질은 양자점 및/또는 형광체를 포함할 수 있다.
도 2b는 예시적인 실시예들에 따른 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
구체적으로, 상기 양자점은 III-V 또는 II-Vi 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있다. 상기 코어는 예를 들어, CdSe, InP 등과 같은 물질을 포함할 수 있으며, 상기 쉘은 예를 들어, ZnS, ZnSe 등과 같은 물질을 포함할 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(Ligand)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 코어의 직경은 1nm 내지 30nm일 수 있다. 일 실시예에 있어서, 상기 코어의 직경은 3nm 내지 10nm일 수 있다.
상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체의 대체 물질로 사용되는 경우에는 적색 또는 녹색 형광체로 사용될 수 있다. 상기 양자점은 예를 들어, 약 35nm의 협반치폭을 구현할 수 있다.
전술한 바와 같이, 제2 전극(160)은 제2 반도체 패턴(115)의 측벽에 접촉하여 이를 둘러싸도록 형성되므로, 제2 반도체 패턴(115)의 상면 또는 저면에 제2 전극(160)을 형성하기 위한 공간을 별도로 형성할 필요가 없으며, 이에 따라 상기 반도체 발광 소자의 집적도가 향상될 수 있다. 이때, 제2 전극(160)은 제2 반도체 패턴(115) 상부의 측벽에 접촉할 수 있으나, 제1 반도체 패턴(135) 및 제1 전극(140)과는 절연 패턴(155)에 의해 접촉하지 않을 수 있다.
또한, 제2 전극(160)은 상기 수평 방향으로 연장되어 상기 각 복수 개의 제1 전극(140), 상기 발광 구조물 및 절연 패턴(155)을 전체적으로 커버할 수 있으므로, 상기 반도체 발광 소자의 공통전극 역할을 수행할 수 있다.
한편, 상기 제1 및 제2 전극들(140, 160)이 광을 반사시키는 성질을 갖는 금속 성분을 포함할 수 있으며, 제2 전극(160)은제1 전극(140) 아래까지 연장되어 상기 수직 방향으로 제1 전극(140)의 가장자리 부분을 완전히 커버하도록 오버랩될 수 있다. 이에 따라, 상기 발광 구조물로부터 발생하는 광이 상기 기판(200)을 향하여 아래쪽으로 투과될 수 없고, 오직 광변환 패턴(220)을 향하여 위쪽으로만 투과될 수 있으므로, 상기 반도체 발광 소자의 광 손실이 방지될 수 있다.
도 3 내지 도 18은 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5, 7, 9, 11, 15 및 17은 평면도들이고, 도 4, 6, 8, 10, 12-14, 16 및 18은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 3 및 도 4를 참조하면, 베이스 기판(100) 상에 제2 반도체 층(110), 활성층(120) 및 제1 반도체 층(130)을 순차적으로 형성할 수 있다.
베이스 기판(100)은 유리, 사파이어 등과 같은 절연성 물질, 실리콘(Si), 실리콘 탄화물(SiC) 등과 같은 반도체 물질, 혹은 아연 산화물(ZnO)과 같은 금속 산화물을 포함할 수 있다.
순차적으로 형성된 제2 반도체 층(110), 활성층(120) 및 제1 반도체 층(130)은 예를 들어, 금속 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition: MOCVD), 수소 기상 에피택시(Hydride Vapor Phase Epitaxy: HVPE) 공정, 스퍼터링(Sputtering) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 층(110)은 활성층(120) 및 제1 반도체 층(130)에 비해 두꺼운 두께를 갖도록 형성될 수 있고, 활성층(120)은 제2 반도체 층(110) 상에 일정한 두께로 컨포멀하게 형성될 수 있으며, 제1 반도체 층(130)도 활성층(120) 상에 일정한 두께로 컨포멀하게 형성될 수 있다.
한편, 도 4는 활성층(120) 및 제1 반도체 층(130)이 실질적으로 동일한 두께로 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 활성층(120) 및 제1 반도체 층(130)은 서로 다른 두께로 형성될 수도 있다.
제2 반도체 층(110)은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 혹은 탄소(C)가 도핑된갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN) 등을 포함할 수 있으며, 이에 따라 제2 반도체 층(110)은 n형의 도전형을 가질 수 있다.
활성층(120)은 인듐갈륨 질화물(InGaN)을 포함할 수 있으며, 양자 우물(Quantum Well: QW) 구조를 가질 수 있다.
제1 반도체 층(130)은 마그네슘(Mg)이 도핑된갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN) 등을 포함할 수 있으며, 이에 따라 p형의 도전형을 가질 수 있다.
한편, 기판(100)과 제2 반도체 층(110) 사이에는 이들 사이의 격자 부정합을 완화시키기 위한 버퍼층(도시되지 않음)이 더 형성될 수도 있다. 상기 버퍼층은 예를 들어, 갈륨 질화물(GaN)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제1 반도체 층(130), 활성층(120) 및 제2 반도체 층(110) 상에 제1 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 제1 식각 공정을 수행함으로써 제1 반도체 층(130), 활성층(120) 및 제2 반도체 층(110)의 상부를 부분적으로 제거할 수 있다. 이에 따라, 제1 반도체 층(130) 및 이의 하부에 형성된 활성층(120)은 각각 제1 반도체 패턴(135) 및 활성 패턴(125)으로 변환될 수 있으며, 제2 반도체 층(110)은 활성 패턴(125) 하부의 제1 부분과, 이보다 낮은 상면을 갖는 제2 부분으로 나뉘어질 수 있다.
순차적으로 적층된 제2 반도체 층(110)의 상기 제1 부분, 활성 패턴(125) 및 제1 반도체 패턴(135)을 포함하는 구조물은 그 상면이 편평하고 그 폭이 아래로 갈수록 점차 증가하는 메사(mesa) 형상을 가질 수 있으며, 이에 따라 이하에서는 이들을 함께 제1 메사 구조물로 지칭하기로 한다.
상기 제1 식각 마스크는 위에서 보았을 때, 예를 들어, 사각형과 같은 다각 형상 혹은 원 형상을 가질 수 있고, 이의 하부에 형성된 각 제1 반도체 패턴(135), 활성 패턴(125) 및 제2 반도체 층(110)의 상기 제1 부분도 위에서 보았을 때, 예를 들어, 사각형과 같은 다각 형상 혹은 원 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메사 구조물은 베이스 기판(100)의 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제1 식각 마스크는 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 7 및 도 8을 참조하면, 상기 제1 메사 구조물 상에 제1 전극(140)을 형성한 후, 제1 전극(140), 상기 제1 메사 구조물, 및 제2 반도체 층(110)의 상기 제2 부분을 전체적으로 커버하는 절연막(150)을 형성할 수 있다.
구체적으로, 제1 전극(140)은 제1 반도체 패턴(135) 상에 제1 개구를 포함하는 제1 마스크(도시되지 않음)를 형성하고, 상기 제1 개구를 채우도록 금속을 증착함으로써 형성될 수 있다. 이때, 상기 제1 개구의 폭은 제1 반도체 패턴(135)의 폭보다 작을 수 있으며, 이에 따라 상기 제1 개구를 채우도록 형성되는 제1 전극(140)의 폭도 제1 반도체 패턴(135)의 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 제1 전극(140)은 각 제1 반도체 패턴(135) 및 활성 패턴(125)의 형상들과 유사한 형상, 예를 들어, 사각형과 같은 다각 형상 혹은 원형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 전극(140)은 각 제1 반도체 패턴(135) 및 활성 패턴(125)의 두께들과 실질적으로 동일한 두께를 가질 수 있다. 이와는 달리, 제1 전극(140)은 각 제1 반도체 패턴(135) 및 활성 패턴(125)의 두께들과 다른 두께를 가질 수도 있다.
상기 제1 메사 구조물이 상기 수평 방향으로 서로 이격되도록 복수 개로 형성되므로, 이들 상에 형성되는 제1 전극(140) 역시 상기 수평 방향을 따라 복수 개로 형성될 수 있다.
제1 전극(140)은 예를 들어, 은(Ag), 티타늄(Ti), 니켈(Ni), 금(Au) 등과 같은 금속을 포함할 수 있다. 이때, 제1 전극(140)은 p형의 제1 반도체 패턴(135)에 연결되므로, p형 전극의 역할을 수행할 수 있다. 한편, 제1 전극(140)과 제1 반도체 패턴(135) 사이에는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide: ITO) 등을 포함하는 투명 전극(도시되지 않음)이 더 형성될 수도 있다.
이후, 상기 제1 마스크를 제거한 후, 제1 전극(140), 상기 제1 메사 구조물, 및 제2 반도체 층(110)의 상기 제2 부분을 전체적으로 커버하는 절연막(150)을 형성할 수 있다. 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 9 및 도 10을 참조하면, 절연막(150)에 대해 제2 식각 공정을 수행하여 절연 패턴(155)을 형성한 후, 제2 반도체 층(110)의 상기 제2 부분에 대해 제3 식각 공정을 수행하여 제2 반도체 패턴(115)을 형성할 수 있다.
상기 제2 식각 공정은 순차적으로 형성된 상기 제1 메사 구조물, 제1 전극(140) 및 이의 상부에 형성된 절연막(150) 부분 상에 제2 식각 마스크를 형성한 후, 이에 의해 커버되지 않은 절연막(150) 부분을 제2 반도체 층(110)의 상기 제2 부분의 상면이 노출될 때까지 식각함으로써 수행될 수 있다. 이에 따라, 제1 전극(140)의 상면 및 측벽, 상기 제1 메사 구조물의 상면 및 측벽, 및 제2 반도체 층(110)의 상기 제2 부분의 상면 일부를 커버하는 절연 패턴(155)이 형성될 수 있다. 예시적인 실시예들에 있어서, 절연 패턴(155)은 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제3 식각 공정은 절연 패턴(155) 및 이에 인접한 제2 반도체 층(110)의 상기 제2 부분의 일부를 커버하는 제3 식각 마스크를 형성한 후, 이에 의해 커버되지 않은 제2 반도체 층(110)의 상기 제2 부분의 상부를 제거함으로써 수행될 수 있다. 이에 따라, 상기 제3 식각 공정에 의해 제거되지 않은 상기 제2 반도체 층(110)의 상기 제1 및 제2 부분들은 제2 반도체 패턴(115)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패턴(115)은 순차적으로 적층된 하부 및 상부를 포함할 수 있으며, 상기 하부의 폭은 상기 상부의 폭보다 클 수 있다. 예시적인 실시예들에 있어서, 순차적으로 적층된 제2 반도체 패턴(115), 활성 패턴(125), 제1 반도체 패턴(135), 제1 전극(140) 및 절연 패턴(155)은 제2 메사 구조물을 형성할 수 있으며, 이는 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 각 제2 메사 구조물들에서 순차적으로 적층된 제2 반도체 패턴(115), 활성 패턴(125) 및 제1 반도체 패턴(135)은 함께 발광 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 절연 패턴(155) 및 제2 반도체 패턴(115)은 상기 베이스 기판(100) 상면에 수직하지 않은 측벽을 가질 수 있다. 이때, 절연 패턴(155)의 상기 측벽이 갖는 기울기와 제2 반도체 패턴(115)의 상기 측벽이 갖는 기울기는 실질적으로 동일할 수 있고 서로 다를 수도 있다.
도 11 및12를 참조하면, 베이스 기판(100) 상에 상기 제2 메사 구조물의 상면 일부를 제외한 나머지 부분들을 전체적으로 커버하는 제2 전극(160)을 형성할 수 있다.
구체적으로, 제2 전극(160)은 상기 제2 메사 구조물이 형성된 베이스 기판(100) 상에 제2 전극막을 일정한 두께로 컨포멀하게 형성한 후, 상기 제2 메사 구조물의 상면 일부, 예를 들어, 제1 전극(140)의 가운데 부분 상에 형성된 상기 제2 전극막 부분을 제거함으로써 형성될 수 있다. 이에 따라, 상기 제2 메사 구조물의 상면 가운데 부분 상에는 절연 패턴(155)의 상면을 부분적으로 노출시키는 제2 개구(170)가 형성될 수 있다.
제2 전극(160)은 상기 수평 방향으로 연장되어 제2 반도체 층(110)의 상면, 제2 반도체 패턴(115)의 상기 하부의 측벽 및 상면 일부, 및 절연 패턴(155)의 측벽 및 상면 일부에 접촉할 수 있으며, 제1 전극(140) 상면의 가장자리 부분과 베이스 기판(100) 상면에 수직한 수직 방향으로 오버랩 될 수 있다. 이때, 활성 패턴(125), 제1 반도체 패턴(135) 및 제1 전극(140)은 절연 패턴(155)에 의해 커버되므로, 제2 전극(160)과 접촉하지 않을 수 있으며, 제2 반도체 패턴(115)의 상기 상부의 일부도 절연 패턴(155)에 의해 커버되므로 제2 전극(160)과 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 전극(160)은 상기 각 제2 메사 구조물의 측벽 및 상면 일부에 접촉하는 제1 부분, 및 제2 반도체 층(110) 상에서 상기 수평 방향으로 연장되는 제2 부분을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(160)의 상기 제1 부분은 상기 수직 방향을 따라 지그재그(Zigzag) 형상과 유사한 형상을 가질 수 있다.
제2 전극(160)은 제1 전극(140)과 실질적으로 동일한 물질, 예를 들어, 은(Ag), 티타늄(Ti), 니켈(Ni), 금(Au) 등과 같은 금속을 포함할 수 있다. 이때, 제2 전극(160)은 n형의 제2 반도체 패턴(115)에 연결되므로, n형 전극의 역할을 수행할 수 있다. 한편, 제2 전극(160)과 제2 반도체 패턴(115) 사이에는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide: ITO) 등을 포함하는 투명 전극(도시되지 않음)이 더 형성될 수도 있다.
도 13을 참조하면, 제2 전극(160) 및 제2 개구(170)에 의해 노출된 절연 패턴(155)의 상면을 커버하는 층간 절연막(180)을 형성한 후, 층간 절연막(180) 및 절연 패턴(155)을 관통하여 제1 전극(140)에 접촉하는 제1 콘택 플러그(192), 및 층간 절연막(180)을 관통하여 제2 전극(160)에 접촉하는 제2 콘택 플러그(194)를 형성할 수 있다.
한편, 도 13은 제1 및 제2 콘택 플러그들(192, 194)이 상기 수평 방향을 따라 교대로 반복적으로 형성된 것을 개시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제2 전극(160)이 상기 반도체 발광 소자의 공통 전극으로서의 역할을 수행할 수 있으므로, 제2 전극(160)에 접촉하여 이에 전기적으로 연결된 제2 콘택 플러그(194)의 개수는 한정되지 않을 수 있으며, 상기 제2 콘택 플러그(194)의 개수는 필요에 따라 임의로 조절될 수 있다. 예시적인 실시예들에 있어서, 적어도 하나 이상의 제2 콘택 플러그(194)가 제2 전극(160)에 접촉하여 이에 전기적으로 연결되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(192, 194)은 상기 수평 방향을 따라 서로 이격되도록 형성될 수 있다. 이때, 각 제1 및 제2 콘택 플러그들(192, 194)은 필라 형상 혹은 일 방향으로 연장되는 라인 형상을 가질 수 있다.
도 14를 참조하면, 제1 및 제2 콘택 플러그들(192, 194)이 형성된 층간 절연막(180) 상에 기판(200)을 본딩한 후, 이를 사용하여 베이스 기판(100)을 상하로 뒤집을 수 있다.
이에 따라, 베이스 기판(100)의 저면이 위쪽을 향하도록 배치될 수 있고, 베이스 기판(100) 상에 형성된 구조물들의 상하부가 뒤바뀔 수 있다. 이하에서는, 이전에 각 구조물들의 상하부로 지칭된 것들을 이와 반대로 지칭하기로 한다.
기판(200)은 베이스 기판(100)과 실질적으로 동일한 물질, 예를 들어, 유리, 사파이어 등과 같은 절연성 물질, 실리콘(Si), 실리콘 탄화물(SiC) 등과 같은 반도체 물질, 혹은 아연 산화물(ZnO)과 같은 금속 산화물을 포함할 수 있다. 비록 도시하지는 않았지만, 기판(200)에는 드라이버 IC(Driver IC)가 내장될 수 있으며, 상기 드라이버 IC와 제1 및 제2 콘택 플러그들(192, 194)은 서로 전기적으로 연결될 수 있다.
도 15 및 16을 참조하면, 베이스 기판(100) 및 제2 반도체 층(110)을 제거할 수 있으며, 이에 따라 제2 전극(160) 및 제2 반도체 패턴(115)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 베이스 기판(100)은 그라인딩 공정 및/또는 CMP 공정 등을 통해 제거될 수 있다.
도 17 및 도 18을 참조하면, 제2 전극(160)의 상기 제2 부분 상에 도전성 분리 패턴(210)을 형성할 수 있다.
구체적으로, 도전성 분리 패턴(210)은 제2 전극(160)의 상기 제2 부분의 상면 및 제2 반도체 패턴(115)의 상면 상에 제3 개구를 포함하는 제2 마스크(도시되지 않음)를 형성한 후, 상기 제3 개구를 채우도록 도금 공정을 수행함으로써 형성될 수 있다.
도전성 분리 패턴(210)은 반사율이 좋고 저항이 낮은 물질, 예를 들어, 은(Ag), 구리(Cu), 알루미늄(Al), 금(Au) 등과 같은 금속 물질을 포함할 수 있으며, 제2 전극(160)의 상기 제2 부분과 접촉함으로써 이에 전기적으로 연결될 수 있다.
이후, 상기 제2 마스크를 제거함으로써, 제2 반도체 패턴(115)의 상면 및 제2 전극(160)의 상기 제2 부분의 상면 일부를 노출시키는 제4 개구(215)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 개구(215)는 예를 들어, 위에서 보았을 때 사각형과 같은 다각 형상 혹은 원형상을 가질 수 있다.
다시 도 1 및 도 2a를 참조하면, 제4 개구(215)에 의해 노출된 제2 반도체 패턴(115)의 상면 및 제2 전극(160)의 상기 제2 부분의 상면 일부 상에 광변환 패턴(220)을 형성함으로써, 상기 반도체 발광 소자의 제조를 완성할 수 있다.
광변환 패턴(220)은 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)을 포함할 수 있고, 각 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 제4 개구(215)를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 내지 제3 광변환 패턴들(220a, 220b, 220c)은 서로 다른 물질을 포함할 수 있으며, 이에 따라 상기 발광 구조물로부터 발생하는 광을 투과시켜 적색광, 녹색광 또는 청색광을 구현할 수 있다.
예시적인 실시예들에 있어서, 광변환 패턴(220)은 적어도 일부에 파장 변환 물질을 포함할 수 있다. 예를 들어, 발광 구조물이 자외선을 발광하는 경우, 제1 광변환 패턴(220a)은 적색 파장 변환 물질을 포함할 수 있고, 제2 광변환 패턴(220b)은 녹색 파장 변환 물질을 포함할 수 있으며, 제3 광변환 패턴(220a)은 청색 파장 변환 물질을 포함할 수 있다. 일 실시예에 있어서, 광변환패턴(220) 중 일부는 파장 변환 물질을 포함하지 않을 수 있다. 예를 들어, 상기 발광 구조물이 청색광을 발광하는 경우, 제3 광변환 패턴(220c)은 파장 변환 물질을 포함하지 않을 수 있다.
파장 변환 물질은 상기 발광 구조물이 발광하는 빛을 흡수해 다른 파장의 빛을 발광한다. 파장 변환 물질은 양자점 및/또는 형광체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 형광체는 다음과 같은 조성 및 색상을 가질 수 있다.
산화물계: 황색 및 녹색 Y3Al5O12:Ce, Tb3Al5O12:Ce, Lu3Al5O12:Ce
실리케이트계: 황색 및 녹색 (Ba, Sr)2SiO4:Eu, 황색 및 등색 (Ba, Sr)3SiO5:Ce
질화물계: 녹색 -SiAlON:Eu, 황색 La3SiN11:Ce, 등색 -SiAlON:Eu, 적색 CaAlSiN3:Eu, Sr2Si5N8:Eu, SrSIAl4N7:Eu, SrLiAl3N4:Eu, Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5=x=3, 0<z<0.3, 0<y=4) 이때, Ln은 IIIa족 원소 및 희토류 원소로 이루어지는 군에서 선택되는 적어도 한 종의 원소이고, M은 Ca, Ba, Sr 및 Mg로 이루어지는 군에서 선택되는 적어도 한종의 원소일 수 있다.
플루오라이드(fluoride)계: KSF계 적색 K2SiF6:Mn4 +, K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4,:Mn4 +, K3SiF7:MN4 +
형광체 조성은 기본적으로 화학양론(stoichimetry)에 부합하여야 하며, 각 원소들은 주기율표상 동일한 족의 다른 원소로 치환이 가능하다. 예를 들어, Sr은 알칼리토류(II) 족의 Ba, Ca, Mg 등으로 치환이 가능하며, Y는 란탄 계열의 Tb, Lu, Sc, Gd 등으로 치환이 가능하다. 또한, 활성제인 Eu 등은 원하는 에너지 준위에 따라 Ce, Tb, Pr, Er, Yb 등으로 치환이 가능하며, 단독으로 사용되거나 혹은 특성 변형을 위해 부활성제 등이 추가로 적용될 수 있다.
한편, 플루오라이드계 적색 형광체는 고온/고습에서의 신뢰성 향상을 위하여 각각 Mn을 함유하지 않는 불화물로 코팅되거나, 또는 형광체 표면 또는 Mn을 함유하지 않는 불화물 코팅 표면에 유기물 코팅을 더 포함할 수 있다.
도 2b는 예시적인 실시예들에 따른 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
구체적으로, 상기 양자점은 III-V 또는 II-Vi 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있다. 상기 코어는 예를 들어, CdSe, InP 등과 같은 물질을 포함할 수 있으며, 상기 쉘은 예를 들어, ZnS, ZnSe 등과 같은 물질을 포함할 수 있다. 또한, 상기 양자점은코어 및 쉘의 안정화를 위한 리간드(Ligand)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 코어의 직경은 1nm 내지 30nm일 수 있다. 일 실시예에 있어서, 상기 코어의 직경은 3nm 내지 10nm일 수 있다.
상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체의 대체 물질로 사용되는 경우에는 적색 또는 녹색 형광체로 사용될 수 있다. 상기 양자점은 예를 들어, 약 35nm의 협반치폭을 구현할 수 있다.
상기 파장 변환 물질은 봉지재에 함유된 형태로 제조되어 부착될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 상기 파장변환물질은 예를 들어, 필름 형태로 미리 제조되어 부착될 수도 있으며, 이 경우 상기 필름 형태의 파장 변환 물질은 균일한 두께를 갖도록 원하는 영역에 용이하게 적용될 수 있다.
전술한 바와 같이, 제2 전극(160)은 제2 반도체 패턴(115)의 측벽에 접촉하여 이를 둘러싸도록 형성되므로, 제2 반도체 패턴(115)의 상면 또는 저면에 제2 전극(160)을 형성하기 위한 공간을 별도로 형성할 필요가 없으며, 이에 따라 상기 반도체 발광 소자의 집적도가 향상될 수 있다. 이때, 제2 전극(160)은 제2 반도체 패턴(115) 상부의 측벽에 접촉할 수 있으나, 제1 반도체 패턴(135) 및 제1 전극(140)과는 절연 패턴(155)에 의해 접촉하지 않을 수 있다.
또한, 제2 전극(160)은 상기 수평 방향으로 연장되어 상기 각 복수 개의 제1 전극들(140), 상기 발광 구조물들 및 절연 패턴들(155)을 전체적으로 커버할 수 있으므로, 상기 반도체 발광 소자의 공통전극 역할을 수행할 수 있다.
한편, 상기 제1 및 제2 전극들(140, 160)이 광을 반사시키는 성질을 갖는 금속 성분을 포함할 수 있으며, 제2 전극(160)은 제1 전극(140) 아래까지 연장되어 상기 수직 방향으로 제1 전극(140)의 가장자리 부분을 완전히 커버하도록 오버랩될 수 있다. 이에 따라, 상기 발광 구조물로부터 발생하는 광이 기판(200)을 향하여 아래쪽으로 투과될 수 없고, 오직 광변환 패턴(220)을 향하여 위쪽으로만 투과될 수 있으므로, 상기 반도체 발광 소자의 광 손실이 방지될 수 있다.
도 19 내지 도 23은 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 19 내지 도 23은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 반도체 발광 소자의 제조 방법은 일부 단계들을 제외하고는 도3 내지 도 18을 참조로 설명한 반도체 발광 소자의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 19를 참조하면, 도 3 및 도 4를 참조로 설명한 공정들을 수행한 후, 제1 식각 공정(MESA)을 수행하지 않고, 바로 제1 전극(140)을 형성할 수 있다.
즉, 베이스 기판(100) 상에 제2 반도체 층(110), 활성층(120) 및 제1 반도체 층(130)을 순차적으로 형성한 후, 상기 제1 개구를 포함하는 상기 제1 마스크(도시되지 않음)를 형성하고, 상기 제1 개구를 채우도록 금속을 증착함으로써 제1 전극(140)을 형성할 수 있다. 이때, 제1 전극(140)을 형성하기 전에 상기 제1 식각 공정을 수행하지 않으므로, 제1 반도체 층(130), 활성층(120) 및 제2 반도체 층(110)의 상부가 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 전극(140)은 제1 반도체 층(130) 상에 복수 개로 형성되어 상기 수평 방향을 따라 서로 이격될 수 있으며, 각각의 제1 전극(140)들은 예를 들어, 사각형과 같은 다각 형상을 가질 수 있다.
도 20을 참조하면, 도 7 내지 도 10을 참조로 설명한 공정들과 유사한 공정을 수행할 수 있으나, 제1 전극(140)을 형성한 후 절연막을 형성하기 전에 발광 구조물들을 분리하기 위한 제3 식각 공정을 먼저 수행할 수 있다.
즉, 구체적으로, 제1 반도체 층(130), 활성층(125) 및 제2 반도체 층(110) 상에 제4 식각 마스크(도시되지 않음)을 형성한 후 이를 사용하는 상기 제3 식각 공정을 수행함으로써, 제1 반도체 층(130), 활성층(125) 및 제2 반도체 층(110)의 상부를 부분적으로 제거할 수 있으며, 이에 따라 이들은 각각 제1 반도체 패턴(135), 활성 패턴(125) 및 제2 반도체 패턴(115)으로 변환될 수 있다.
이때, 도 7 내지 도 10에 도시된 것과는 달리, 제1 전극(140)을 형성한 후에 절연막(150)이 형성되지 않으므로, 절연막(150)을 패터닝 하기 위한 제2 식각 공정은 수행되지 않을 수 있다.
예시적인 실시예들에 있어서, 순차적으로 적층된 제2 반도체 패턴(115), 활성 패턴(125)및 제1 반도체 패턴(135)을 포함하는 발광 구조물은 상기 베이스 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수 있고, 상기 발광 구조물의 측벽은 일정한 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 전극(140)의 폭은 제1 반도체 패턴(135)의 폭보다 작을 수 있다.
도 21을 참조하면, 제1 전극(140), 상기 발광 구조물, 및 제2 반도체 층(110)의 상면을 전체적으로 커버하는 절연막(150) 및 제5 식각 마스크(도시되지 않음)를 순차적으로 형성하고, 상기 제5 식각 마스크를 사용하는 제4 식각 공정을 수행할 수 있으며, 이에 따라 절연막(150)은 절연 패턴(155)으로 변환될 수 있다. 이때, 상기 제5 식각 마스크의 상기 수평 방향으로의 폭은 활성 패턴(125)의 폭보다 클 수 있으며, 상기 제5식각 마스크로 사용하여 패터닝된 절연 패턴(155)의 폭도 활성 패턴(125)의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 절연 패턴(155)은 제1 전극(140)의 상면 및 측벽, 제1 반도체 패턴(135)의 상면 일부와 측벽, 활성 패턴(125)의 측벽, 제2 반도체 층(110)의 측벽 상부를 커버할 수 있다.
예시적인 실시예들에 있어서, 절연 패턴(155)은 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 22를 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 베이스 기판(100) 상에 상기 발광 구조물, 제1 전극(140) 및 절연 패턴(155)을 포함하는제2 메사 구조물의 상면 일부를 제외한 나머지 부분들을 전체적으로 커버하는 제2 전극(160)을 형성할 수 있다, 이때, 상기 제2 메사 구조물의 상면 일부, 예를 들어, 제1 전극(140)의 가운데 부분 상에는 절연 패턴(155)의 상면을 부분적으로 노출시키는 제2 개구(170)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 전극(160)은 상기 수평 방향으로 연장되어 제2 반도체 층(110)의 상면, 제2 반도체 패턴(115)의 상기 하부의 측벽, 절연 패턴(155)의 측벽 및 상면 일부에 접촉할 수 있으며, 제1 전극(140) 상면의 가장자리 부분과 베이스 기판(100) 상면에 수직한 수직 방향으로 오버랩 될 수 있다. 이때, 활성 패턴(125), 제1 반도체 패턴(135) 및 제1 전극(140)은 절연 패턴(155)에 의해 커버되므로, 제2 전극(160)과 접촉하지 않을 수 있으며, 상기 제2 반도체 패턴(115)의 상부도 절연 패턴(155)에 의해 커버되므로 제2 전극(160)과 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 전극(160)은 상기 각 제2 메사 구조물의 측벽 및 상면 일부에 접촉하는 제1 부분, 및 제2 반도체 층(110) 상에서 상기 수평 방향으로 연장되는 제2 부분을 포함할 수 있다.
도 23을 참조하면, 도 13 내지 도 18, 및 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행함으로써, 상기 반도체 발광 소자를 완성할 수 있다.
전술한 바와 같이, 제2 전극(160)이 제2 반도체 패턴(115)의 측벽에 접촉하도록 형성될 수 있으므로, 제2 반도체 패턴(115) 상에 제2 전극(160)을 형성하기 위한 공간을 별도로 형성하지 않을 수 있으며, 상기 공간을 형성하기 위해 수행되는 메사 공정을 수행하지 않을 수 있다. 이에 따라, 상기 반도체 발광 소자의 제조에 소요되는 시간과 비용이 절감될 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 24 내지 도 26은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 반도체 발광 소자의 제조 방법은 일부 단계들을 제외하고는 도3 내지 도 18을 참조로 설명한 반도체 발광 소자의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 24를 참조하면, 도 3 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 절연막 (140)에 대해 제2 식각 공정을 수행하여 절연 패턴(155)을 형성하고, 상기 제2 공정에 의해 제거된 제2 반도체 층(110) 부분 즉, 제2 반도체 층(110)의 제2 부분에 대해 제3 식각 공정을 수행할 때, 상기 제3 식각 공정이 베이스 기판(100)의 상면을 노출시킬 때까지 수행될 수 있다.
이에 따라, 상기 제3 식각 공정이 수행된 후, 발광 구조물, 제1 전극(140) 및 제1 절연 패턴(155)을 포함하는 제2 메사 구조물은 상기 수평 방향을 따라 서로 이격되도록 형성될 수 있으며, 상기 제2 메사 구조물의 하부에는 제2 반도체 층(110)이 잔류하지 않을 수 있다.
이후, 상기 노출된 베이스 기판(100)의 상면 부분, 및 상기 제2 메사 구조물의 측벽 및 상면 일부 상에 제2 전극막을 일정한 두께로 컨포멀하게 형성한 후, 상기 제2 메사 구조물의 상면 일부, 예를 들어, 제1 전극(140)의 가운데 부분 상에 형성된 제2 전극막 부분을 제거함으로써 제2 전극(160)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 전극(160)은 상기 각 제2 메사 구조물의 측벽 및 상면 일부에 접촉하는 제1 부분, 및 베이스 기판(100) 상에서 상기 수평 방향으로 연장되는 제2 부분을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(160)의 상기 제1 부분은 상기 수직 방향을 따라 지그재그(Zigzag) 형상과 유사한 형상을 가질 수 있다.
도 25 및 도 26을 참조하면, 도 13 내지 도 18, 및 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행함으로써, 상기 반도체 발광 소자를 완성할 수 있다.
전술한 바와 같이, 제2 반도체 층(110)이 상기 제1 구조물을 형성하기 위한 상기 제3 식각 공정에 의해 완전히 제거되므로, 이후 베이스 기판(100)을 제거할 때 제2 반도체 층(110)을 제거할 필요가 없으며, 이에 따라 상기 반도체 발광 소자의 제조 방법에 소요되는 시간 및 비용이 절감될 수 있다.
도 27 내지 도 29는 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 27 내지 도 29는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
상기 반도체 발광 소자의 제조 방법은 일부 단계들을 제외하고는 도3 내지 도 18을 참조로 설명한 반도체 발광 소자의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 27을 참조하면, 도 3 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 도 9 및 도 10을 참조로 설명한 것과는 달리, 한 번의 식각 공정만을 수행함으로써, 절연 패턴(155) 및 제2 반도체 패턴(115)을 형성할 수 있다.
구체적으로, 상기 제2 식각 공정은 순차적으로 형성된 제1 메사 구조물, 제1 전극(140) 및 이의 상부에 형성된 절연막(150) 부분 상에 제2 식각 마스크를 형성한 후, 이에 의해 커버되지 않은 절연막(150) 부분 및 제2 반도체 층(110)의 상부를 식각함으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 절연 패턴(155) 및 제2 반도체 패턴(115)은 베이스 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수 있으며, 각 절연 패턴(155)의 측벽 및 제2 반도체 패턴(115)의 측벽은 서로 동일한 기울기를 가질 수 있다. 일 실시예에 있어서, 상기 절연 패턴(155)의 측벽 및 상기 제2 반도체 패턴(115)의 측벽은 함께 직선 형상을 가질 수 있다.
도 28을 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 상기 절연 패턴(155)의 측벽 및 상기 제2 반도체 패턴(115)의 측벽이 함께 직선 형상을 가질 수 있으므로, 이들의 상부에 형성되는 제2 전극(160)부분도 직선 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴(155)의 측벽 및 상기 제2 반도체 패턴(115)의 측벽 상에 형성된 제2 전극(160) 부분은 일정한 기울기를 가질 수 있고, 상기 베이스 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수 있다.
도 29를 참조하면, 도 13 내지 도 18, 및 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행함으로써, 상기 반도체 발광 소자를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 제2 반도체 막
115: 제2 반도체 패턴 120: 활성막
125: 활성 패턴 130: 제1 반도체 막
135: 제1 반도체 패턴 140: 제1 전극
150: 절연막 155: 절연 패턴
160: 제2 전극 170: 제2 개구
180: 층간 절연막 192, 194: 제1 및 제2 콘택 플러그들
200: 기판 210: 도전성 분리 패턴
215: 제4 개구 220: 광변환 패턴
220a, 220b, 220c: 제1 내지 제3 광변환 패턴

Claims (10)

  1. 기판 상에 형성되며, 상기 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴 및 제2 반도체 패턴을 포함하는 발광 구조물;
    상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극;
    상기 제2 반도체 패턴의 측벽에 접촉하는 제1 부분 및 상기 기판 상면에 수평한 방향으로 연장되는 제2 부분을 포함하는 제2 전극;
    상기 제2 전극의 상면에 접촉되는 도전성 분리 패턴; 및
    상기 제2 전극의 저면에 접촉되는 콘택 플러그를 포함하며,
    상기 제2 반도체 패턴은 제1 폭을 갖는 제1 부분 및 이의 하부에 형성되며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하며, 상기 제2 전극의 상기 제1 부분은 상기 제2 반도체 패턴의 상기 제1 부분의 측벽에 접촉하고, 상기 제2 반도체 패턴의 상기 제2 부분의 측벽에는 접촉하지 않는 반도체 발광 소자.
  2. 제1항에 있어서, 상기 제2 전극은 상기 제1 전극 아래까지 연장되며, 상기 수직 방향으로 상기 제1 반도체 패턴과 부분적으로 오버랩되는 반도체 발광 소자.
  3. 제2항에 있어서, 상기 제2 전극과 상기 활성 패턴, 상기 제1 반도체 패턴 및 상기 제1 전극의 측벽들 사이에 형성되어 이들에 접촉하는 절연 패턴을 더 포함하는 반도체 발광 소자.
  4. 제3항에 있어서, 상기 절연 패턴은 상기 제2 반도체 패턴의 하부 측벽에도 접촉하는 반도체 발광 소자.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 전극은 상기 제2 반도체 패턴의 측벽에 접촉하는 제1 부분, 및 상기 기판의 상면에 평행한 수평 방향으로 연장되는 제2 부분을 포함하는 반도체 발광 소자.
  7. 기판 상에 서로 이격되며, 상기 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴 및 제2 반도체 패턴을 각각 포함하는 발광 구조물들;
    상기 각 발광 구조물들에 포함된 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극;
    상기 각 발광 구조물들에 포함된 상기 제2 반도체 패턴의 측벽에 접촉하는 제1 부분 및 상기 기판 상면에 수평한 방향으로 연장되는 제2 부분을 포함하는 제2 전극;
    상기 제2 전극의 제2 부분의 상면에 접촉되는 도전성 분리 패턴; 및
    상기 제2 전극의 제2 부분의 저면에 접촉되는 콘택 플러그를 포함하며,
    상기 제2 전극들은 상기 발광 구조물들 사이에서 상기 기판 상면에 평행한 수평 방향으로 연장되어 서로 연결되고,
    상기 제2 반도체 패턴은 제1 폭을 갖는 제1 부분 및 이의 하부에 형성되며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하며, 상기 제2 전극의 상기 제1 부분은 상기 제2 반도체 패턴의 상기 제1 부분의 측벽에 접촉하고, 상기 제2 반도체 패턴의 상기 제2 부분의 측벽에는 접촉하지 않는 반도체 발광 소자.
  8. 제7항에 있어서, 상기 각 제2 전극들은 상기 제1 전극 아래까지 연장되며, 상기 수직 방향으로 상기 제1 반도체 패턴과 부분적으로 오버랩되는 반도체 발광 소자.
  9. 구동 회로(Driver IC) 기판 상에 서로 이격되며, 상기 구동 회로 기판 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 반도체 패턴, 활성 패턴 및 제2 반도체 패턴을 각각 포함하는 발광 구조물들;
    상기 각 발광 구조물들에 포함된 상기 제1 반도체 패턴의 저면에 접촉하는 제1 전극;
    상기 각 발광 구조물들에 포함된 상기 제2 반도체 패턴의 측벽에 접촉하는 제1 부분 및 상기 기판 상면에 수평한 방향으로 연장되는 제2 부분을 포함하는 제2 전극;
    상기 구동 회로 기판 상에 형성되어 상기 각 제1 전극들에 접촉하는 제1 콘택 플러그;
    상기 구동 회로 기판 상에 형성되어 상기 각 제2 전극들의 상기 제2 부분의 저면에 접촉하는 제2 콘택 플러그;
    상기 발광 구조물들에 각각 포함된 상기 제2 반도체 패턴들 상에 각각 형성된 광변환 패턴들; 및
    상기 광변환 패턴들을 둘러싸며 상기 제2 전극들의 상기 제2 부분의 상면에 전기적으로 연결된 도전성 분리 패턴을 포함하며,
    상기 제2 전극들은 상기 발광 구조물들 사이에서 상기 기판 상면에 평행한 수평 방향으로 연장되어 서로 연결되고,
    상기 제2 반도체 패턴은 제1 폭을 갖는 제1 부분 및 이의 하부에 형성되며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하며, 상기 제2 전극의 상기 제1 부분은 상기 제2 반도체 패턴의 상기 제1 부분의 측벽에 접촉하고, 상기 제2 반도체 패턴의 상기 제2 부분의 측벽에는 접촉하지 않는 반도체 발광 소자.
  10. 제9항에 있어서, 상기 각 제2 전극들과 상기 활성 패턴, 상기 제1 반도체 패턴 및 상기 제1 전극의 측벽들 사이에 형성되어 이들에 접촉하는 절연 패턴을 더 포함하는 반도체 발광 소자.

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