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KR102619665B1 - 발광 장치 - Google Patents

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KR102619665B1
KR102619665B1 KR1020180075851A KR20180075851A KR102619665B1 KR 102619665 B1 KR102619665 B1 KR 102619665B1 KR 1020180075851 A KR1020180075851 A KR 1020180075851A KR 20180075851 A KR20180075851 A KR 20180075851A KR 102619665 B1 KR102619665 B1 KR 102619665B1
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nitride semiconductor
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type nitride
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류영호
양성석
이상석
채승완
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삼성전자주식회사
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Abstract

일부 실시예들에 따른 발광 장치는 제1 및 제2 방향으로 연장되는 기판; 상기 기판 상에 상기 제1 및 제2 방향으로 서로 이격되어 매트릭스 형태로 배치된 제1 내지 제4 발광 구조; 상기 제1 발광 구조를 제2 발광 구조와 연결시키는 복수 개의 제1 상호 연결 층들; 상기 제2 발광 구조를 상기 제3 발광 구조와 연결시키는 제2 상호 연결 층; 및 상기 제3 발광 구조를 상기 제4 발광 구조와 연결 시키는 복수 개의 제3 상호 연결 층들;을 포함한다.

Description

발광 장치{Light emitting device}
본 발명의 기술적 사상은 발광 장치에 관한 것으로서, 보다 상세하게는 직렬 연결된 복수의 발광 다이오드(Light emitting diode, LED)를 포함하는 발광 장치에 관한 것이다.
LED는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히, 최근 반도체 발광소자는 조명장치 및 대형 액정 디스플레이(Liquid Crystal Display, LCD) 용 백라이트(Backlight) 장치로 채용되고 있다.
발광 장치의 에너지 효율을 높이기 위해서 복수 개의 LED 칩들을 서로 직렬로 연결하는 방법이 채용될 수 있다. 이때 하나의 LED로 구성된 개별 칩을 직렬로 연결하는 경우 기판 분리 공정, 패키징 공정, 실장 공정 및 배선 공정 등의 추가적인 공정이 별도로 요구된다. 따라서, 공정 소요 시간이 증가하고, 제조단가가 상승하는 문제가 있다. 이에 따라 웨이퍼 레벨에서 직렬 연결되도록 제조된 복수 개의 LED를 포함하는 발광 장치가 제안된다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 신뢰성이 제고된 발광 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적 실시예들에 따른 발광 장치는 제1 및 제2 방향으로 연장되는 기판; 상기 기판 상에 상기 제1 및 제2 방향으로 서로 이격되어 매트릭스 형태로 배치된 제1 내지 제4 발광 구조; 상기 제1 발광 구조를 제2 발광 구조와 연결시키는 복수 개의 제1 상호 연결 층들; 상기 제2 발광 구조를 상기 제3 발광 구조와 연결시키는 제2 상호 연결 층; 및 상기 제3 발광 구조를 상기 제4 발광 구조와 연결 시키는 복수 개의 제3 상호 연결 층들;을 포함할 수 있다.
예시적 실시예들에 따른 발광 장치는 제1 도전형 질화물 반도체 층, 상기 제1 도전형 질화물 반도체 층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 질화물 반도체 층을 각각 포함하고 서로 수평적으로 이격된 제1 및 제2 발광 구조; 및 상기 제1 발광 구조의 제1 도전형 질화물 반도체층과 상기 제2 발광 구조의 제2 도전형 질화물 반도체층을 연결시키는 상호 연결 층을 포함하되, 상기 제2 상호 연결 층은 상기 제2 발광 구조의 상기 제1 도전형 질화물 반도체 층 및 상기 제3 발광 구조의 제2 도전형 질화물 반도체 층과 각각 적어도 두 부분에서 연결될 수 있다.
예시적 실시예들에 따른 발광 장치는 제1 및 제2 방향으로 연장되는 기판;상기 기판 상에 상기 제1 및 제2 방향으로 서로 이격되어 매트릭스 형태로 배치되고 서로 직렬로 연결된 제1 내지 제6 발광 구조; 상기 제1 발광 구조에 연결된 제1 전극들; 및 상기 제2 발광 구조에 연결된 제2 전극들;을 포함하되, 상기 제1 내지 제6 발광 구조는 각각 제1 도전형 질화물 반도체 층, 상기 제1 도전형 질화물 반도체 층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 질화물 반도체 층을 각각 포함하고, 상기 제1 및 제2 전극들의 수평 넓이는 상기 제2 도전형 질화물 반도체 층의 수평 넓이보다 더 작을 수 있다.
본 발명의 기술적 사상에 따르면, 발광 구조간의 직렬 연결의 경로를 복수로 형성하여, 연결 불량을 방지할 수 있다. 이에 따라 신뢰성이 제고된 발광 장치를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 회로도이다.
도 2a는 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 레이아웃도이다.
도 2b는 도 2a의 절단선 2I-2I'를 따라 취한 단면도이다.
도 2c는 도 2a의 절단선 2II-2II'를 따라 취한 단면도이다.
도 2d는 도 2a의 절단선 2III-2III'를 따라 취한 단면도이다.
도 2e는 도 2a의 절단선 2IV-2IV'를 따라 취한 단면도이다.
도 3a 내지 도 8은 예시적인 실시예들에 따른 발광 장치의 제조 방법을 설명하기 위한 단면도 및 레이아웃도들이다.
도 9는 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 회로도이다.
도 10은 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 레이아웃도이다.
도 11a 내지 도 11e는 일부 실시예들에 따른 발광 장치의 효과를 설명하기 위한 부분 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 발광 장치(10)를 개략적으로 도시한 회로도이다.
도 1을 참조하면 발광 장치는 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)을 포함할 수 있다. 1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 예컨대, LED일 수 있다. 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 제1 및 제2 외부 단자들(EXT1, EXT2) 사이에 직렬로 연결될 수 있다. 제1 발광 구조(LED1)의 P절점이 제1 외부 단자(EXT1)와 연결될 수 있다. 제4 발광 구조(LED4)의 N 절점은 제2 외부 단자(EXT2)와 연결될 수 있다. 제1 발광 구조(LED1)의 N 절점은 제2 발광 구조(LED2)의 P절점과 연결될 수 있다. 제2 발광 구조(LED2)의 N 절점은 제3 발광 구조(LED3)의 P절점과 연결될 수 있다. 제3 발광 구조(LED3)의 N 절점은 제4 발광 구조(LED4)의 P절점과 연결될 수 있다.
제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4) 각각의 양단에서 발생하는 전압강하를 Vd라고 할 때 도 1에 도시된 발광 장치(10)는 제1 및 제2 외부 단자(EXT1, EXT2) 사이에 총 4Vd의 전압 강하가 나타나게 된다. 예컨대 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4) 각각의 양단에서 발생하는 전압강하 3V인 경우, 제1 및 제2 외부 단자들(EXT1, EXT2) 사이에서 12V의 전압 강하가 발생할 수 있다. 이러한 직렬 연결 구조로 인해 교류-직류 변환 과정에서 고전압 직류 전압으로 변환이 가능한 바, 에너지 효율이 제고될 수 있다.
도 2a는 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 레이아웃도이다. 도 2b는 도 2a의 절단선 2I-2I'를 따라 취한 단면도이다. 도 2c는 도 2a의 절단선 2II-2II'를 따라 취한 단면도이다. 도 2d는 도 2a의 절단선 2III-2III'를 따라 취한 단면도이다. 도 2e는 도 2a의 절단선 2IV-2IV'를 따라 취한 단면도이다.
도 2a 내지 도 2e를 참조하면, 예시적인 실시예들에 따른 반도체 발광 장치(10)는 기판(101), 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4), 제1 절연 패턴(140), 콘택 전극들(150), 제2 절연 패턴(160), 도전 패턴(170), 제3 절연 패턴(180) 및 제1, 제2 전극들(191, 192)을 포함할 수 있다.
기판(101)은 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)의 성장용 기판으로 제공될 수 있으며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성 또는 반도체 물질을 포함할 수 있다. 하지만 이에 제한되는 것은 아니고, 기판(101)은 도전성일 수 있다. 질화물 반도체 층의 성장 기판으로 사파이어 기판은, 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a축 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
그리고, 도면에서 도시하는 것과 같이, 기판(101)의 상면, 즉, 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)이 배치되는 면에는 다수의 요철 구조(102)가 형성될 수 있으며, 요철 구조(102)에 의하여 기판 상에 적층되는 질화물 반도체층들의 결정성과 광 추출 효율 등이 향상될 수 있다. 도 2b 및 도 2c를 참조하면 요철 구조(102)가 돔 형상의 볼록한 형태를 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 요철 구조(102)는 사각형, 삼각형 등의 다양한 형태로 형성될 수 있다. 요철 구조(102)는 선택적으로 형성될 수 있는 것으로서 생략될 수도 있다.
기판(101)의 하면(즉, 요철 구조(102)가 형성되지 않은 면)에 평행하면서 서로 교차하는 두 방향을 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)으로, 상면에 실질적으로 수직인 방향을 제3ㄱ 방향(Z 방향)으로 정의한다. 예를 들면, 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 서로 수직으로 교차할 수 있다. 제1 방향(X 방향) 및 제2 방향(Y 방향)은 실질적으로 제3 방향(Z 방향)에 대하여 수직인 방향들이다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
기판(101)은 필요에 따라 후속 공정에서 제거될 수 있다. 즉, 제1 도전형 질화물 반도체층들(110), 활성층들(120) 및 제2 도전형 질화물 반도체층들(130)을 성장시키기 위한 성장용 기판으로 제공된 후 분리 공정을 거쳐 제거될 수 있다. 특히 기판(101)이 도전성인 경우, 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4) 사이의 단락을 방지하기 위하여 제거될 수 있다. 기판(101)의 분리는 레이저 리프트 오프(Laser Lift Off), 화학적 리프트 오프(Chemical Lift Off) 등의 방식을 수행될 수 있다.
일부 실시예들에 따르면, 기판(101)의 상면에 버퍼층이 더 제공될 수 있다. 버퍼층은 기판(101) 상에 성장되는 반도체층의 격자 결함 완화를 위한 것으로, 질화물 등으로 이루어진 도핑되지 않은(undoped) 반도체층으로 이루어질 수 있다. 버퍼층은, 예를 들어, 사파이어로 이루어진 기판(101)과 기판(101) 상면에 적층되는 GaN으로 이루어진 제1 도전형 질화물 반도체층들(110) 사이의 격자상수 차이를 완화하여, 제1 도전형 질화물 반도체층들(110)의 결정성을 증대시킬 수 있다. 버퍼층은 도핑되지 않은 GaN, AlN, InGaN 등을 포함할 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다. 여기서 도핑되지 않았음은 반도체층에 불순물 도핑 공정을 따로 거치지 않은 것을 의미하며, 도핑되지 않은 반도체 층은 그 반도체 층에 본래 존재하던 농도 수준의 불순물을 포함할 수 있다. 예컨대, 질화갈륨 반도체 층이 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD)을 이용하여 성장되는 경우, 약 1014 ~ 1018/㎤의 수준의 Si 등이 포함될 수 있다. 다만, 이러한 버퍼층은 본 실시예에서 필수적인 요소는 아니며 경우에 따라 생략될 수도 있다.
도 2a 내지 도 2c에 도시된 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 각각 도 1의 회로도에 도시된 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)에 대응될 수 있다. 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 기판(101) 상에 매트릭스 형태로 배치될 수 있다. 제1 발광 구조(LED1)는 제2 발광 구조(LED2)와 제2 방향(Y 방향)으로 이격되어 배치될 수 있다. 제2 발광 구조(LED2)는 제3 발광 구조(LED3)와 제1 방향으로(X 방향)으로 이격되어 배치될 수 있다. 제3 발광 구조(LED3)는 제4 발광 구조(LED4)와 제2 방향(Y 방향)으로 이격되어 배치될 수 있다. 제4 발광 구조(LED4)는 제1 발광 구조와 제1 방향(X 방향)으로 이격되어 배치될 수 있다.
제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 복수의 반도체층이 적층된 구조로서, 기판(101)의 상면 상에 순차적으로 적층된 제1 도전형 질화물 반도체층들(110), 활성층들(120) 및 제2 도전형 질화물 반도체층들(130)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 도전형 질화물 반도체층들(110)은 n형 질화물 반도체층이고, 제2 도전형 질화물 반도체층들(130)은 p형 질화물 반도체층일 수 있다. 일부 실시예들에 따르면, 제1 도전형 질화물 반도체층들(110)은 p형 질화물 반도체층이고, 제2 도전형 질화물 반도체층들(130)은 n형 질화물 반도체층일 수 있다. 일부 실시예들에 따르면 제1 및 제2 도전형 질화물 반도체층들(110, 130)은 AlxInyGa(1-x-y)N(단, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 만족하는 물질을 포함할 수 있다. 예컨대, 제1 및 제2 도전형 질화물 반도체층들(110, 130)은 GaN, AlGaN, InGaN, AlInGaN 등의 물질을 포함할 수 있다.
활성층들(120)은 제1 및 제2 도전형 질화물 반도체층들(110, 130) 사이에 배치될 수 있다. 활성층들(120)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 활성층들(120)은 제1 및 제2 도전형 질화물 반도체층들(110, 130)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 질화물 반도체층들(110, 130)이 GaN계 화합물 반도체인 경우, 활성층들(120)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 활성층들(120)은 양자 우물층들과 양자 장벽층들이 서로 교대로 적층된 다중 양자우물(Multiple Quantum Wells, MQW) 구조를 포함할 수 있다. 일부 실시예들에 따르면, 활성층들(120)은, InGaN/GaN의 교대 적층 구조를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고 활성층들(120)은 단일 양자우물 구조(Single Quantum Well, SQW)를 포함할 수 있다.
제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은, 제2 도전형 질화물 반도체층들(130), 활성층들(120) 및 제1 도전형 질화물 반도체층(110)의 일부가 식각된 식각 영역(E)과, 식각 영역(E)에 의해 정의된 복수의 메사 영역(M)을 포함할 수 있다.
일부 실시예들에 따르면, 제2 도전형 질화물 반도체 층(130)은 비대칭 구조를 가질 수 있다. 일부 실시예들에 따르면, 제2 도전형 질화물 반도체 층(130)의 레이아웃 형상은 T자형일 수 있다.
일부 실시예들에 따르면, 제1 발광 구조(LED1)의 제2 도전형 질화물 반도체 층(130)은 제2 발광 구조(LED2)와의 거리가 더 가까운 부분의 제1 방향(X 방향) 폭은 제2 발광 구조(LED2)와 거리가 더 먼 부분의 제1 방향(X 방향) 폭보다 더 작을 수 있다. 일부 실시예들에 따르면, 제1 발광 구조(LED1)에 포함된 제2 도전형 질화물 반도체 층(130)의 제2 발광 구조(LED2)와 인접하고 제1 방향(X 방향)과 실질적으로 평행한 모서리(L1B)는, 그와 대향하는(opposing) 모서리(L1A)보다 더 짧을 수 있다
일부 실시예들에 따르면, 제2 발광 구조(LED2)의 제2 도전형 질화물 반도체 층(130)의 제1 발광 구조(LED1)와 더 가까운 부분의 제1 방향(X 방향) 폭은 제1 발광 구조(LED1)와 더 먼 부분의 제1 방향(X 방향) 폭보다 더 클 수 있다. 일부 실시예들에 따르면, 제2 발광 구조(LED2)에 포함된 제2 도전형 질화물 반도체 층(130)의 제1 발광 구조(LED1)와 인접하고 제1 방향(X 방향)과 실질적으로 평행한 모서리(L2A)는, 그와 대향하는 모서리(L2B)보다 더 길 수 있다.
일부 실시예들에 따르면, 제3 발광 구조(LED3)에 포함된 제2 도전형 질화물 반도체 층(130)은 제4 발광 구조(LED4)와 더 가까운 부분의 제1 방향(X 방향) 폭이 제4 발광 구조(LED4)와 더 먼 부분의 제1 방향(X 방향) 폭보다 더 짧을 수 있다. 일부 실시예들에 따르면, 제3 발광 구조(LED3)에 포함된 제2 도전형 질화물 반도체 층(130)의 제4 발광 구조(LED4)와 인접하고 제1 방향(X 방향)과 실질적으로 평행한 모서리(L3B)는, 그와 대향하는 모서리(L3A)보다 더 짧을 수 있다.
일부 실시예들에 따르면, 제4 발광 구조(LED4)의 제2 도전형 질화물 반도체 층(130)의 제3 발광 구조(LED3)와 더 가까운 부분의 제1 방향(X 방향) 폭은 제3 발광 구조(LED3)와 더 먼 부분의 제1 방향(X 방향) 폭보다 더 클 수 있다. 일부 실시예들에 따르면, 제4 발광 구조(LED4)에 포함된 제2 도전형 질화물 반도체 층(130)의 제3 발광 구조(LED3)와 인접하고 제1 방향(X 방향)과 실질적으로 평행한 모서리(L4A)는, 그와 대향하는 모서리(L4B)보다 더 길 수 있다.
이에 따라 제1 발광 구조(LED1)의 제1 도전형 질화물 반도체 층(110) 중 제2 발광 구조(LED2)에 인접한 부분에 후술하는 제2 콘택 홀(CNT2)이 형성되기 위한 공간이 마련될 수 있다. 또한, 제2 발광 구조(LED2)의 제2 도전형 질화물 반도체 층(130) 중 제1 발광 구조(LED1)에 인접한 부분에 후술하는 제1 콘택 홀(CNT1)이 형성되기 위한 공간이 마련될 수 있다. 또한, 제3 발광 구조(LED3)의 제1 도전형 질화물 반도체 층(110) 중 제4 발광 구조(LED4)에 인접한 부분에 후술하는 제2 콘택 홀(CNT2)이 형성되기 위한 공간이 마련될 수 있다. 또한, 제4 발광 구조(LED4)의 제2 도전형 질화물 반도체 층(130) 중 제3 발광 구조(LED3)에 인접한 부분에 후술하는 제1 콘택 홀(CNT1)이 형성되기 위한 공간이 마련될 수 있다.
제1 절연 패턴(140)은 활성층들(120)의 측면을 덮도록, 메사 영역(M)의 측면에 배치될 수 있다. 제1 절연 패턴(140)은 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)의 메사 영역(M)을 커버하도록 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)상에 배치될 수 있다.
일부 실시예들에 따르면, 제1 절연 패턴(140)은 절연 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 절연 패턴(140)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 절연 패턴(140)은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 중 적어도 어느 하나를 포함할 수 있다.
제1 절연 패턴(140)은 제2 도전형 질화물 반도체층들(130)의 상면의 일부를 노출시키는 복수 개의 개구를 포함할 수 있다. 노출된 제2 도전형 질화물 반도체 층(130) 상면 상에 콘택 전극들(150)이 배치될 수 있다. 콘택 전극들(150)은 제2 도전형 질화물 반도체 층(130) 상면과 접할 수 있다. 콘택 전극들(150)은 제2 도전형 질화물 반도체 층과 전기적으로 연결될 수 있도록 구성된다. 일부 실시예들에 따르면, 콘택 전극들(150)은 생략될 수 있고, 이 경우 후술하는 제1 및 제2 전류 확산층들(CD1, CD2)이 직접 제2 도전형 질화물 반도체 층(130) 상면과 접할 수 있다.
콘택 전극들(150)은 반사 전극층들(151)을 포함할 수 있다. 반사 전극층들(151)은 제2 도전형 질화물 반도체층들(130)의 상면의 일부를 커버할 수 있다. 반사 전극층들(151)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In) 및 아연(Zn)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금 또는 탄소(C)를 포함할 수 있다. 특히 반사 전극층들(151)이 알루미늄, 은 등의 반사도가 높은 물질을 포함하는 경우 활성층에서 발생한 광을 반사하는 역할을 수행하므로 발광효율이 제고될 수 있다. 일부 실시예들에 따르면, 반사 전극층들(151)은 서로 다른 조성의 층이 반복적으로 적층된 다층 구조를 포함할 수 있다.
후술하는 도전 패턴(170) 및 제1, 제2 전극들(191, 192) 또한 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In) 및 아연(Zn)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금 또는 탄소(C)를 포함할 수 있다.
콘택 전극들(150)은 반사 전극층들(151)을 덮는 피복층들(152)을 더 포함할 수 있다. 도 3을 참조하면 피복층들(152)은 반사 전극층들(151)의 상면 및 측면을 덮는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대 피복층들(152)은 반사 전극층들(151)의 상면만을 덮을 수 있다. 또한, 피복층들(152)은 선택적으로 배치될 수 있으며, 경우에 따라서 생략될 수도 있다. 일부 실시예들에 따르면, 피복층들(152)은 경우에 따라 절연 물질일 수 있다. 일부 실시예들에 따르면, 피복층들(152)은 도전성 물질이거나 반도체 물질일 수 있다.
제2 절연 패턴(160)은 콘택 전극들(150), 제1 절연 패턴(140) 및 제1 절연 패턴(140)에 의해 노출된 제1, 제2 도전형 질화물 반도체층들(110, 130) 상에 배치될 수 있다. 제2 절연 패턴(160)은 인접한 제1 도전형 질화물 반도체층들(110) 사이의 측면을 커버할 수 있다. 제2 절연 패턴(160)은 인접한 제1 도전형 질화물 반도체층들(110) 사이의 측면에 접할 수 있다. 인접한 제1 도전형 질화물 반도체층들(110) 사이의 측면에는 제1 절연 패턴(140)이 배치되지 않을 수 있다. 제2 절연 패턴(160)은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 중 적어도 어느 하나를 포함할 수 있다.
제1 절연 패턴(140)과 제2 절연 패턴(160)이 조성이 같은 경우 하나의 통합된(integrated) 절연층을 형성할 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 절연 패턴(140)과 제2 절연 패턴(160)의 조성이 서로 다른 경우 구별되는 두 개의 층을 구성할 수 있다.
제2 절연 패턴(160)은 하지 층들(underlying layer)의 적어도 일부를 노출시키는 개구들인 제1 콘택 홀들(CNT1) 및 제2 콘택 홀들(CNT2)을 복수 개 포함할 수 있다. 제1 콘택 홀들(CNT1)은 콘택 전극들(150)의 상면의 일부를 노출시킬 수 있다. 제2 콘택 홀들(CNT2)은 제1 도전형 질화물 반도체층들(110)의 상면을 일부 노출시킬 수 있다.
제2 절연 패턴(160) 상에 도전 패턴(170)이 배치될 수 있다. 도전 패턴(170)은 제1, 제2 전류 확산 층(CD1, CD2) 및 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)을 포함할 수 있다.
일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제1 발광 구조(LED1)와 제2 발광 구조(LED2)를 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제1 발광 구조(LED1)의 제1 도전형 질화물 반도체 층(110)과 제2 발광 구조(LED2)의 제2 도전형 질화물 반도체 층(130)을 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제1 발광 구조(LED1)의 제1 도전형 질화물 반도체 층(110) 및 제2 발광 구조(LED2) 상의 콘택 전극들(150)과 접할 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제2 콘택 홀(CNT2)에서 제1 발광 구조(LED1)의 제1 도전형 질화물 반도체 층(110)과 접할 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제1 콘택 홀(CNT1)에서 제2 발광 구조(LED2) 상의 콘택 전극(150)과 접할 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 복수 개로 제공될 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 두 개로 제공될 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제1 상호 연결 층들(IM1)은 제1 전류 확산 층(CD1)을 사이에 두고 이격되어 배치될 수 있다.
일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제2 발광 구조(LED2)와 제3 발광 구조(LED3)를 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제2 발광 구조(LED2)의 제1 도전형 질화물 반도체 층(110)과 제3 발광 구조(LED3)의 제2 도전형 질화물 반도체 층(130)을 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제2 발광 구조(LED2)의 제1 도전형 질화물 반도체 층(110) 및 제3 발광 구조(LED3) 상의 콘택 전극(150)과 접할 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제1 콘택 홀들(CNT1)에서 제3 발광 구조(LED3) 상의 콘택 전극(150)과 접할 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 복수 개의 제2 콘택 홀들(CNT2)에서 제2 발광 구조(LED2)의 제1 도전형 질화물 반도체 층(110)과 접할 수 있다. 제2 상호 연결 층(IM2)은 제2 발광 구조(LED2)의 상기 제1 도전형 질화물 반도체 층(110) 및 상기 제3 발광 구조(LED3)의 제2 도전형 질화물 반도체 층(130)과 각각 적어도 두 부분에서 연결될 수 있다.
일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제1 방향(X 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)의 제1 방향(X 방향) 길이는 제1 내지 제4 발광 구조(LED1, LED2, LED3, LED4)의 제1 방향(X 방향) 길이보다 더 길 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2) 각각의 제1 방향(X 방향) 길이는 제2 및 제3 발광 구조(LED2, LED3)에 포함된 제2 도전형 질화물 반도체 층(130)의 제1 방향(X 방향) 길이의 합보다 더 클 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)의 레이아웃 형상은 대략 W자 형일 수 있다. 일부 실시예들에 따르면, 제2 상호 연결 층(IM2)은 제1 및 제2 전류 확산 층(CD1, CD2)의 일부를 둘러쌀 수 있다.
일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제3 발광 구조(LED3)와 제4 발광 구조(LED4)를 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제3 발광 구조(LED3)의 제1 도전형 질화물 반도체 층(110)과 제4 발광 구조(LED4)의 제2 도전형 질화물 반도체 층(130)을 전기적으로 연결할 수 있도록 구성된다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제3 발광 구조(LED3)의 제1 도전형 질화물 반도체 층(110) 및 제4 발광 구조(LED4) 상의 콘택 전극(150)과 접할 수 있다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제2 콘택 홀(CNT2)에서 제3 발광 구조(LED3)의 제1 도전형 질화물 반도체 층(110)과 접할 수 있다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제1 콘택 홀(CNT1)에서 제4 발광 구조(LED4) 상의 콘택 전극(150)과 접할 수 있다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 복수 개로 제공될 수 있다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 두 개 제공될 수 있다.일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제3 상호 연결 층들(IM3)은 제2 전류 확산 층(CD2)을 사이에 두고 이격되어 배치될 수 있다.
일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제1 발광 구조(LED1) 및 제2 발광 구조(LED2) 상에 배치될 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)의 레이아웃 형상은 대략 T자 형일 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)의 제2 방향(Y 방향) 길이는 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4) 각각의 제2 방향(Y 방향) 길이보다 더 클 수 있다. 제1 전류 확산 층(CD1)의 제2 방향(Y 방향) 길이는 제1 및 제3 상호 연결 층들(IM1, IM3)의 제2 방향(Y 방향) 길이보다 더 클 수 있다.
일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)로부터 수평적으로 이격될 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)과 절연될 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제1 콘택 홀들(CNT1)에서 제1 발광 구조(LED1)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 일부 실시예들에 따르면, 제1 전류 확산 층(CD1)은 제1 콘택 홀들(CNT1)에서 제1 발광 구조(LED1) 상의 콘택 전극(150)과 접할 수 있다.
일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제3 발광 구조(LED3) 및 제4 발광 구조(LED4) 상에 배치될 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)의 레이아웃 형상은 대략 T자 형일 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)의 제2 방향(Y 방향) 길이는 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)의 제2 방향(Y 방향) 길이보다 더 클 수 있다. 제2 전류 확산 층(CD2)의 제2 방향(Y 방향) 길이는 제1 및 제3 상호 연결 층들(IM1, IM3)의 제2 방향(Y 방향) 길이보다 더 클 수 있다.
일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)로부터 수평적으로 이격될 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)과 절연될 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제2 콘택 홀들(CNT2)에서 제4 발광 구조(LED4)의 제1 도전형 질화물 반도체 층(110)과 연결될 수 있다. 일부 실시예들에 따르면, 제2 전류 확산 층(CD2)은 제2 콘택 홀들(CNT2)에서 제4 발광 구조(LED4)의 제1 도전형 질화물 반도체 층(110)과 접할 수 있다.
직렬 연결된 LED를 포함하는 발광 장치의 경우 복수 개의 LED 사이 연결 층들 중 하나의 연결 층에 불량이 발생하는 경우 전체 LED가 작동하지 못하는 문제점이 있다. 일부 실시예들에 따르면, 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)를 직렬로 연결하는 전기적인 경로가 복수로 제공되는바, 일부 연결 층에 콘택 불량이나 의도치 않은 개방(open)이 발생하는 경우에도 LED가 정상적으로 동작할 수 있다.
제3 절연 패턴(180)은 제1, 제2 전류 확산 층(CD1, CD2) 및 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3) 상에 배치될 수 있다. 제3 절연 패턴(180)은 제1, 제2 전류 확산 층(CD1, CD2) 및 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)을 커버할 수 있다. 제3 절연 패턴(180)은 절연성 물질을 포함할 수 있다. 제3 절연 패턴(180)은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 중 적어도 어느 하나를 포함할 수 있다. 제3 절연 패턴(180)은 제1, 제2 전류 확산 층(CD1, CD2)의 일부를 노출시키는 개구를 포함할 수 있다. 상기 개구는 메사 영역(M) 상에 배치될 수 있다.
제3 절연 패턴(180) 및 제1, 제2 전류 확산 층(CD1, CD2) 상에 제1 전극들(191) 및 제2 전극들(192)이 배치될 수 있다. 제1 전극들(191)은 제1 전류 확산 층(CD1) 상에 배치될 수 있고, 제2 전극들(192)은 제2 전류 확산 층(CD2) 상에 배치될 수 있다. 제1 전극들(191) 및 제2 전극들(192)은 각각 제1 도전형 질화물 반도체층(130) 상에 배치될 수 있다. 일부 실시예들에 따르면, 제1 전극들(191) 및 제2 전극들(192)의 레이아웃 상의 넓이는 각각 제1 도전형 질화물 반도체층(130)층의 레이아웃 상의 넓이보다 작을 수 있다. 일부 실시예들에 따르면, 제1 전극들(191) 및 제2 전극들(192)의 레이아웃 상의 넓이는 각각 제1 도전형 질화물 반도체층(130)층의 레이아웃 상의 넓이보다 작을 수 있다. 일부 실시예들에 따르면, 제1 전극들(191)은 제1 및 제2 발광 구조(LED1, LED2) 상에 배치될 수 있다. 제2 전극들(192) 제3 및 제4 발광 구조(LED3, LED4) 상에 배치될 수 있다. 일부 실시예들에 따르면 제1 및 제2 전극들(191, 192)은 각각 전체가 제2 도전형 질화물 반도체 층(130)과 수직으로 중첩될 수 있다. 일부 실시예들에 따르면 제1 및 제2 전극들(191, 192)은 메사 영역(M) 상에만 배치될 수 있다. 일부 실시예들에 따르면 제1 및 제2 전극들(191, 192)은 식각 영역(E) 상에 배치되지 않을 수 있다. 이에 따라,
제1 및 제2 전극들(191, 192)은, 예를 들어, UBM(Under Bump Metallurgy) 층일 수 있다. 제1 및 제2 전극(191, 192)에는 도전성 접착물, 예를 들어, 솔더가 놓이는 홈이 형성될 수 있다. 솔더는 외부 단자로서 도 1의 제1 외부 단자(EXT1) 및 제2 외부 단자(EXT1)에 대응될 수 있다. 일부 실시예들에 따르면, 제1, 제2 전극들(191, 192) 및 그 위에 배치되는 솔더가 메사 영역(M) 상에 배치됨에 따라, 제1 도전형 반도체(110) 층의 측벽에 배치되는 제2 절연 패턴(160)에 결함이 발생하는 경우에도 단락 불량이 발생하는 것을 방지할 수 있다.
도 3a 내지 도 8은 예시적인 실시예들에 따른 발광 장치의 제조 방법을 설명하기 위한 단면도 및 레이아웃도들이다. 도 4 내지 도 12는 예시적인 실시예들에 따른 발광 장치의 제조방법을 설명하기 위한 단면도 및 레이아웃도들이다.
보다 구체적으로 도 3a, 4a, 5a, 6a, 7a, 8은 일부 실시예들에 따른 발광 장치의 제조 공정에 사용되는 마스크의 레이아웃을 개략적으로 도시한 것이고, 도 3b, 4b, 5b, 6b, 7b는 각 공정 단계에 따른 레이아웃도이며, 도 3c, 4c, 5c, 6c, 7c는 그에 대응하는 단면도들이다.
도 3 내지 도 8에서, 도 1 내지 도 2b와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 3a 내지 3c를 참조하면, 요철 구조(102)를 갖는 기판(101)을 제공할 수 있다. 하지만 이에 제한 되는 것은 아니고, 기판(101)의 요철 구조는 생략될 수 있다. 기판(101)은, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질을 포함할 수 있다. 그리고, 도면에서는 도시하지 않았으나, 기판 상에는 버퍼층이 더 형성될 수 있다. 버퍼층은 도핑되지 않은 GaN, AlN, InGaN 등의 물질로 이루어질 수 있다.
이어서, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE)의 방법을 이용하여, 기판(101) 상에 순차적으로 제1 도전형 질화물 반도체 물질층, 활성 물질층 및 제2 도전형 질화물 반도체 물질층을 형성할 수 있다. 여기서, 제1 도전형 질화물 반도체 물질층(111)과 제2 도전형 질화물 반도체 물질층은 각각 n형 질화물 반도체층 및 p형 질화물 반도체층일 수 있다.
이어서, 도 3a의 제1 마스크 패턴(M1)을 이용하여 제1 도전형 질화물 반도체 물질층(111)의 적어도 일부가 노출되도록 제2 도전형 질화물 반도체 물질층, 활성 물질층을 식각할 수 있다. 제1 마스크 패턴(M1)의 빗금 패턴의 영역은 하드 마스크가 배치되어 하지층의 식각을 방지하는 영역이고 그 외 영역은 식각되는 영역이다. 제1 마스크 패턴(M1)은 각 발광 구조의 메사 영역(M)을 정의할 수 있다.
제1 마스크 패턴(M1)을 기판 상에 제공한 후, 제2 도전형 질화물 반도체 물질층 및 활성 물질층을 습식 또는 건식으로 식각하여, 제2 도전형 질화물 반도체 층(130) 및 활성 층(120)을 형성할 수 있다. 제2 도전형 질화물 반도체 층(130), 활성 층(120)에 마스크 패턴(M1)의 형상이 전사되어 닮은 꼴의 메사 영역(M)이 형성될 수 있다. 이에 따라 제2 도전형 질화물 반도체 물질층(130)과 활성층(120)이 서로 분리되어 제2 도전형 질화물 반도체층들(130)과 활성층들(120)이 형성될 수 있다. 일부 실시예들에 따르면, 제1 도전형 질화물 반도체 물질층(111)은 식각되지 않고 상면만 일부 노출될 수 있다. 일부 실시예들에 따르면 과도식각에 의해 제1 도전형 질화물 반도체 물질층(111)이 소정의 깊이로 식각될 수도 있다.
도 4a 내지 도 4c를 참조하면, 기판(101) 전면 상에 제1 절연 물질층을 콘포말하게 형성한 후 제2 마스크 패턴(M2)으로 식각 영역(E) 상의 기판(101) 일부가 노출되도록 제1 절연 물질층 및 제1 도전형 질화물 반도체 물질층(111, 도 3c 참조)을 식각하여 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)을 형성할 수 있다. 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)은 제1 도전형 질화물 반도체층(110), 활성층(120) 및 제2 도전형 질화물 반도체층(130)을 포함할 수 있다. 이때 제1 절연 물질층(111, 도 1c 참조)을 분리하는 공정에서 발생되는 비산물 등이 메사 영역(M)의 측면 및 제2 도전형 질화물 반도체층들(130)의 상면을 오염시키는 것을 방지할 수 있다. 이어서, 제1 절연 물질층은 식각되어 제1 절연 패턴(140)형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 도 8a의 제3 마스크 패턴(M3)을 이용하여 메사 영역(M) 상의 제2 도전형 질화물 반도체층들(130) 상에 콘택 전극들(150)을 형성할 수 있다. 이전까지의 작업물 상에 포토 레지스트에 해당하는 제3 마스크 패턴(M3)을 형성한 후 메사 영역(M) 상의 제1 절연 패턴(140)에 메사 영역(M)과 유사한 레이아웃 프로파일을 갖는 개구를 형성할 수 있다. 제3 마스크 패턴(M3)은 식각 영역(E) 및 메사 영역(M)의 가장자리를 커버할 수 있다. 제1 절연 패턴(140)이 습식 공정에 의해 식각되는 경우, 제3 마스크 패턴(M3)에 의해 노출된 영역보다 수평방향으로 더 리세스 될 수 있다.
이어서, 제3 마스크 패턴(M3) 상에 순서대로 반사 전극 믈질층 및 피복 물질층을 제공한 후 이어서 애슁 또는 리프트 오프 공정을 통해 제3 마스크 패턴(M3)을 제거할 수 있다. 이에 따라 제3 마스크 패턴(M3) 상에 배치된 반사 전극 물질층 및 반사 전극 물질층을 덮는 피복 물질층이 제거되고, 반사 전극층들(151) 및 피복층들(152)을 포함하는 콘택 전극들(150)이 형성될 수 있다. 전술했듯 제1 절연 패턴(140)이 수평으로 리세스되는 바 콘택 전극들(150)은 제1 절연 패턴(140)과 수평방향으로 이격될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 절연 패턴(140)과 콘택 전극들(150)은 접할 수 있다.
피복층들(152)이 스퍼터링(sputtering)공정을 이용하여 제공되는 경우, 다양한 각도에서 스퍼터링이 가능하고 단차 피복(Step Coverage)특성이 좋기 때문에, 피복층들(152)이 반사 전극층들(151)의 상면 및 측면을 덮을 수 있다. 반면 피복 물질층이 E-빔(e-beam) 공정에 의해 제공될 경우, 피복층들(152)은 반사 전극층들(151)의 상면만을 덮을 수 있다.
도 6a 내지 도 6c를 참조하면 제1 및 제2 콘택 홀들(CNT1, CNT2)이 형성된 제2 절연 패턴(160)이 형성될 수 있다. 제2 절연 물질층을 콘포말하게 제공한 이후 도 6a의 제4 마스크 패턴(M4)을 이용하여 제2 절연 물질층을 패터닝함으로써 제2 절연 패턴(160)을 형성할 수 있다. 제2 절연 패턴(160)은 제1 절연 패턴(140)과 동일한 조성을 포함할 수 있다.
제2 절연 패턴(160)의 제1 및 제2 콘택 홀들(CNT1, CNT2)은 인접한 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4) 사이의 전기적 연결을 위해 제공될 수 있다. 제1 콘택 홀들(CNT1)은 제1 내지 제4 발광 구조 각각의 제1 도전형 질화물 반도체층(110)의 상면을 일부 노출시킬 수 있다. 제1 콘택 홀들(CNT1)은 제1 내지 제4 발광 구조(LED1, LED2, LED3, LED4) 각각의 제1 도전형 질화물 반도체층(110)의 상면을 일부 노출시킬 수 있다. 제2 콘택 홀들(CNT2)은 제1 내지 제4 발광 구조(LED1, LED2, LED3, LED4) 각각의 제2 도전형 질화물 반도체층(130) 상의 콘택 전극(150)의 상면을 일부 노출시킬 수 있다.
도 7a 내지 도 7c를 참조하면, 도전 패턴(170)이 형성될 수 있다. 도전 패턴(170)은 제1, 제2 전류 확산 층(CD1, CD2) 및 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)을 포함할 수 있다. 이전까지의 작업물에 도 7a의 제5 마스크 패턴(M5)을 제공할 수 있다. 제5 마스크 패턴(M5)은 도전 패턴(170)이 형성되기 위한 영역에 개구를 포함할 수 있다. 제5 마스크 패턴(M5) 및 제2 절연 패턴(160) 및 콘택 전극(150) 및 제1 도전형 질화물 반도체 층(110) 상에 콘포멀하게 도전 물질층을 제공한 후, 애슁 또는 리프트 오프 공정을 통해 제5 마스크 패턴(M5)을 제거함으로써, 도전 패턴(170)을 형성할 수 있다. 도전 패턴(170)의 형상 및 조성 등은 도 2a 내지 도 2c를 참조하여 설명한 것과 실질적으로 동일하다.
이어서 도 8 및 도 2a 내지 도 2e를 참조하면 제3 절연 패턴(180) 및 제1 및 제2 전극들(191, 192)이 형성될 수 있다.
도전 패턴(170) 및 그 사이에 노출된 제2 절연 패턴(160) 상에 제3 절연 물질막을 콘포말하게 제공할 수 있다. 제3 절연 물질막은 제1 절연 패턴(140)과 동일한 조성을 포함할 수 있다.
이어서 메사 영역(M)에 개구가 형성된 제6 마스크 패턴(M6)을 제공한 후 제3 절연 물질막의 제6 마스크 패턴(M6)에 의해 노출된 부분을 제거하여 제3 절연 패턴(180)을 제공할 수 있다. 제6 마스크 패턴(M6)의 개구들은 메사 영역(M)상에 배치된 제1 및 제2 전류 확산층(CD1, CD2)의 상면을 노출시킬 수 있다. 제6 마스크 패턴(M6)의 개구들의 넓이는 메사 영역(M)의 넓이보다 작을 수 있다. 콘택 전극(150) 및 도전 패턴(170)을 제공하는 것과 실질적으로 동일한 방식을 이용하여 제1 및 제2 전극들(191, 192)을 제공할 수 있다.
제1 및 제2 전극들(191, 192b)은, 예를 들어, UBM(Under Bump Metallurgy) 층일 수 있다. 제1 전극들(191)은 제1 및 제2 발광 구조(LED1, LED2)의 메사 영역(M) 상에 배치될 수 있고, 제2 전극들(192)은 제3 및 제4 발광 구조(LED3, LED4)의 메사 영역(M) 상에 배치될 수 있다. 제1 및 제2 전극들(191, 192b)이 대략 사각형상을 갖는 것으로 도시되었으나 이에 제한되지 않는다.
도 9는 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 회로도이다. 도 10은 예시적인 실시예들에 따른 발광 장치를 설명하기 위한 레이아웃도이다. 이하에서는 설명의 편의상, 도 1 내지 도 2c를 참조하여 설명한 것과 중복되는 점을 생략하고, 차이 점을 위주로 설명한다.
도 14a를 참조하면 발광 장치(30)는 제1 내지 제6 발광 구조들(LED1, LED2, LED3, LED4, LED5, LED6)를 포함할 수 있다. 제1 내지 제6 발광 구조들(LED1, LED2, LED3, LED4, LED5, LED6)은 제1 및 제2 외부 단자들(EXT1, EXT2) 사이에 직렬 연결될 수 있다. 제1 발광 구조(LED1)의 P절점은 제1 외부 단자(EXT1)와 전기적으로 연결될 수 있다. 제6 발광 구조(LED6)의 N 절점이 제2 외부 단자(EXT2)와 전기적으로 연결될 수 있다. 제1 발광 구조(LED1)의 N 절점은 제2 발광 구조(LED2)의 P절점과 연결될 수 있다. 제2 발광 구조(LED2)의 N 절점은 제3 발광 구조(LED3)의 P절점과 연결될 수 있다. 제3 발광 구조(LED3)의 N 절점은 제4 발광 구조(LED4)의 P절점과 연결될 수 있다. 제4 발광 구조(LED4)의 N 절점은 제5 발광 구조(LED5)의 P절점과 연결될 수 있다. 제5 발광 구조(LED5)의 N 절점은 제6 발광 구조(LED6)의 P절점과 연결될 수 있다. 일반적으로 하나의 발광에 따른 전압강하를 Vd라고 할 때 도 9에 대응되는 발광 장치(20)에서는 6개의 발광 구조가 직렬 연결되는바 6Vd의 전압 강하가 나타나게 된다.
나아가 상술된 방식에 의해 n개의 발광 구조가 직렬 연결된 발광 장치에서는 1번째 발광 구조의 P 절점 및 n번째 발광 구조의 N절점이 각각 외부 단자에 연결되고, (k-1)번째 발광 구조의 N절점이 k번째 발광 구조의 P절점에 연결되는 방식으로 직렬 연결될 수 있다. 여기서 n, k는 정수이고, 1≤k≤ n을 만족한다.
도 10을 참조하면 제1 내지 제4 발광 구조들(LED1, LED2, LED3, LED4)이 제공될 수 있다. 제1 발광 구조(LED1)의 제1 도전형 질화물 반도체 층(110)은 복수 개의 제1 상호 연결 층들(IM1)에 의해 제2 발광 구조(LED2)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 제2 발광 구조(LED2)의 제1 도전형 질화물 반도체 층(110)은 복수 개의 제1 상호 연결 층들(IM1)에 의해 제3 발광 구조(LED3)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 제3 발광 구조(LED3)의 제1 도전형 질화물 반도체 층(110)은 제2 상호 연결 층(IM2)에 의해 제4 발광 구조(LED4)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 제4 발광 구조(LED4)의 제1 도전형 질화물 반도체 층(110)은 복수 개의 제3 상호 연결 층들(IM3)에 의해 제5 발광 구조(LED5)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 제5 발광 구조(LED5)의 제1 도전형 질화물 반도체 층(110)은 복수 개의 제3 상호 연결 층들(IM3)에 의해 제6 발광 구조(LED6)의 제2 도전형 질화물 반도체 층(130)과 연결될 수 있다. 도 10의 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)의 형상 및 조성은 도 2를 참조하여 설명한 제1 내지 제3 상호 연결 층들(IM1, IM2, IM3)과 실질적으로 동일할 수 있다.
도 11a 내지 도 11e는 일부 실시예들에 따른 발광 장치의 효과를 설명하기 위한 부분 단면도이다. 도 11a 내지 도 11e는 종래의 발광 장치에 포함되는 발광 소자의 가장자리 부분을 도시한 것이다.
도 11a를 참조하면, 메사 영역(M)을 형성할 때 발생한 식각 비산물(pl)이 제1 도전형 질화물 반도체 물질층(111) 흡착될 수 있다. 식각 비산물(pl)은 제1 도전형 질화물 반도체 층(111)을 서로 분리하기 위해 제2 마스크 패턴(M2)를 제공할 때, 기판(101) 상에 잔존할 수 있다.
도 11a 및 도 11b를 참조하면, 이런 식각 비산물(pl)은 제2 마스크 패턴(M2)과 함께 하드마스크로 작용할 수 있다. 제1 도전형 질화물 반도체층(110)이 분리되어 제1 도전형 질화물 반도체층(110)이 형성되되는 부분에서, 일부가 식각되지 않는 잔존부(110R)가 형성될 수 있다.
도 11d를 참조하면, 습식 식각이 수행될 수 있다. 도면 상의 화살표는 습식식각의 수행을 의미한다. 이때 도 11c 및 도 11d를 참조하면, 제2 절연 패턴(160) 및 도전 패턴(170)이 잔존부(110R)상에 콘포말하게 형성되는데, 잔존부 상에 형성된 제2 절연 패턴(160) 및 도전 패턴(170)은 습식 식각에 취약하다. 이에 따라, 제3 절연 패턴(180)을 형성하기 위해 제3 절연 물질층을 습식 식각할 때 제2 절연 패턴(160) 및 도전 패턴(170)에 결함(DF)이 발생할 수 있다.
도 11e를 참조하면 UBM에 해당하는 제1 전극 또는 제2 전극(191, 192)을 형성할 때, 및/또는 이후 솔더를 형성하고 리플로우 공정을 할 때, 결함(DF)은 솔더 등의 도전성 물질이 이동하는 경로(migration path)의 역할을 할 수 있다. 종래에는 UBM에 해당하는 제1 및 제2 전극(191, 192)이 분리된 발광 구조 사이에 형성되었고, 제1 도전형 질화물 반도체 층(110)과 제1 및 제2 전극(191, 192) 사이의 단락 불량(short fail)이 발생할 수 있다.
일부 실시예들에 따르면, 도 2c에 도시되어 있듯, 제1 및 제2 전극(191, 192)이 메사 영역(M) 상에 형성될 수 있다. 따라서, 메사 영역(M)을 형성할 때 발생한 식각 비산물에 의해, 제1 도전형 질화물 반도체층(110)을 분리할 때 일부 식각되지 않은 부분이 존재하더라도, 제1 및 제2 전극은 메사 영역(M) 상에(즉, 제2 도전형 질화물 반도체층 상에) 형성되므로 전극등을 구성하는 물질의 이동으로 인해 단락 불량이 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 및 제2 방향으로 연장되는 기판;
    상기 기판 상에 상기 제1 및 제2 방향으로 서로 이격되어 매트릭스 형태로 배치된 제1 내지 제4 발광 구조;
    상기 제1 발광 구조를 제2 발광 구조와 연결시키는 복수 개의 제1 상호 연결 층들;
    상기 제2 발광 구조를 상기 제3 발광 구조와 연결시키는 제2 상호 연결 층;
    상기 제3 발광 구조를 상기 제4 발광 구조와 연결 시키는 복수 개의 제3 상호 연결 층들;
    상기 제1 발광 구조 및 상기 제2 발광 구조 상에 배치되는 제1 전류 확산 층; 및
    상기 제3 발광 구조 및 상기 제4 발광 구조 상에 배치되는 제2 전류 확산 층을 포함하되,
    상기 제1 상호 연결 층들은 상기 제1 전류 확산 층을 사이에 두고 서로 이격되어 배치되고, 상기 제3 상호 연결 층들은 상기 제2 전류 확산 층을 사이에 두고 서로 이격되어 배치되는 발광 장치.
  2. 제1 항에 있어서,
    상기 복수 개의 제1 상호 연결 층들 및 상기 복수 개의 제3 상호 연결 층들은 상기 제2 방향으로 연장되고,
    상기 제2 상호 연결 층은 상기 제1 방향으로 연장되는 것을 특징으로 하는 발광 장치.
  3. 제2항에 있어서,
    상기 제1 내지 제4 발광 구조는 각각 제1 도전형 질화물 반도체 층, 상기 제1 도전형 질화물 반도체 층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 질화물 반도체 층을 각각 포함하고,
    상기 복수 개의 제1 상호 연결 층들은 상기 제1 발광 구조의 상기 제1 도전형 질화물 반도체 층과 상기 제2 발광 구조의 제2 도전형 질화물 반도체 층을 연결시키고,
    상기 제2 상호 연결 층은 상기 제2 발광 구조의 상기 제1 도전형 질화물 반도체 층과 상기 제3 발광 구조의 제2 도전형 질화물 반도체 층을 연결시키고,
    상기 복수 개의 제3 상호 연결 층은 상기 제3 발광 구조의 상기 제1 도전형 질화물 반도체 층과 상기 제4 발광 구조의 제2 도전형 질화물 반도체 층을 연결시키는 것을 특징으로 하는 발광장치.
  4. 제3항에 있어서,
    상기 복수 개의 제1 상호 연결 층들은 상기 제1 방향으로 서로 이격되고, 상기 복수 개의 제3 상호 연결 층들은 상기 제1 방향으로 서로 이격된 것을 특징으로 하는 발광 장치.
  5. 제3항에 있어서,
    상기 제2 상호 연결 층은 상기 제2 발광 구조의 상기 제1 도전형 질화물 반도체 층 및 상기 제3 발광 구조의 제2 도전형 질화물 반도체 층과 각각 적어도 두 부분에서 연결된 것을 특징으로 하는 발광 장치.
  6. 제3항에 있어서,
    상기 제1 발광 구조의 상기 제2 도전형 질화물 반도체 층에 전기적으로 연결될 수 있도록 구성된 제1 전극들; 및
    상기 제4 발광 구조의 상기 제1 도전형 질화물 반도체 층에 전기적으로 연결될 수 있도록 구성된 제2 전극들을 포함하되,
    상기 제1 및 제2 전극들의 수평 넓이는 상기 제1 도전형 질화물 반도체 층의 수평 넓이보다 더 작은 것을 특징으로 하는 발광 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 전극들은 각각 전체가 상기 제2 도전형 질화물 반도체 층과 수직으로 중첩되는 것을 특징으로 하는 발광 장치.
  8. 제6항에 있어서,
    상기 제1 전극들은 상기 제1 및 제2 발광 구조들의 상기 제2 도전형 질화물 반도체 층 상에 배치되고,
    상기 제2 전극들은 상기 제3 및 제4 발광 구조들의 상기 제2 도전형 질화물 반도체 층 상에 배치된 것을 특징으로 하는 발광 장치.
  9. 제1 및 제2 방향으로 연장되는 기판;
    상기 기판 상에 상기 제1 및 제2 방향으로 서로 이격되어 매트릭스 형태로 배치되고 서로 직렬로 연결된 제1 내지 제6 발광 구조;
    상기 제1 발광 구조에 연결된 제1 전극들; 및
    상기 제2 발광 구조에 연결된 제2 전극들;을 포함하되,
    상기 제1 내지 제6 발광 구조는 각각 제1 도전형 질화물 반도체 층, 상기 제1 도전형 질화물 반도체 층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 질화물 반도체 층을 각각 포함하고,
    상기 제1 전극들과 제2 도전형 질화물 반도체 층 사이에 배치된 제1 전류 확산 층; 및
    상기 제2 전극들과 제2 도전형 질화물 반도체 층 사이에 배치된 제2 전류 확산 층을 더 포함하고,
    상기 제1 및 제2 전극들의 수평 넓이는 상기 제2 도전형 질화물 반도체 층의 수평 넓이보다 더 작고,
    상기 제1 전류 확산 층을 사이에 두고 서로 이격되어 배치되는 제1 상호 연결 층들 및, 상기 제2 전류 확산 층을 사이에 두고 서로 이격되어 배치되는 제3 상호 연결 층들을 더 포함하는 것을 특징으로 하는 발광 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 전극들은 각각 전체가 상기 제2 도전형 질화물 반도체 층과 수직으로 중첩되는 것을 특징으로 하는 발광 장치.
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