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KR102737512B1 - 이미지 센서 - Google Patents

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KR102737512B1
KR102737512B1 KR1020190138988A KR20190138988A KR102737512B1 KR 102737512 B1 KR102737512 B1 KR 102737512B1 KR 1020190138988 A KR1020190138988 A KR 1020190138988A KR 20190138988 A KR20190138988 A KR 20190138988A KR 102737512 B1 KR102737512 B1 KR 102737512B1
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이범석
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 분리 영역에 의해 분리된 복수의 픽셀 영역을 포함하며, 제1 면 및 광이 입사되고 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 기판과; 상기 반도체 기판의 제2 면 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 컬러 필터과; 상기 반도체 기판의 제2 면 상에 배치되며, 상기 복수의 컬러 필터를 덮는 커버 절연층과; 상기 커버 절연층 상에 서로 이격되어 배치되며, 각각 상기 복수의 컬러 필터와 중첩되는 영역을 갖는 복수의 제1 투명 전극과; 상기 커버 절연층 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴과; 상기 분리 패턴의 트렌치 내에 배치된 드레인 전극과; 상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하는 이미지 센서를 제공한다.

Description

이미지 센서{IMAGE SENSOR}
본 개시는 이미지 센서에 관한 것으로, 특히 유기 광전층을 갖는 이미지 센서와 그 제조방법에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 다양한 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 널리 사용되고 있다. 이러한 이미지 센서는 소형화 및 높은 해상도가 요구되고 있으므로, 이러한 이미지 센서의 소형화 및 높은 해상도의 요구를 충족시키기 위한 다양한 연구들이 수행되고 있으며, 픽셀 크기를 줄이기 위하여 유기 광전층을 갖는 이미지 센서가 도입되고 있습니다.
본 개시에서 해결하고자 하는 과제들 중 하나는 픽셀 간의 간섭이 저감된 이미지 센서를 제공하는데 있다.
본 개시의 일 실시예는, 분리 영역에 의해 분리된 복수의 픽셀 영역을 포함하며, 제1 면 및 광이 입사되고 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 기판과; 상기 반도체 기판의 제2 면 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 컬러 필터과; 상기 반도체 기판의 제2 면 상에 배치되며, 상기 복수의 컬러 필터를 덮는 커버 절연층과; 상기 커버 절연층 상에 서로 이격되어 배치되며, 각각 상기 복수의 컬러 필터와 중첩되는 영역을 갖는 복수의 제1 투명 전극과; 상기 커버 절연층 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴과; 상기 분리 패턴의 트렌치 내에 배치된 드레인 전극과; 상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하는 이미지 센서를 제공한다.
본 개시의 일 실시예는, 복수의 픽셀 영역을 포함하는 반도체 기판과; 상기 반도체 기판 상에 배치되며, 배선 회로를 갖는 배선 구조체와; 상기 배선 구조체 상에서 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 제1 투명 전극과; 상기 배선 구조체 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴과; 상기 분리 패턴의 트렌치 내에 배치된 드레인 전극과; 상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하는 이미지 센서를 제공한다.
본 개시의 일 실시예는, 복수의 픽셀 영역을 포함하는 반도체 기판과; 상기 반도체 기판 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치되며, 각각 순차적으로 적층된 하부 전극층 및 상부 전극층을 포함하는 복수의 제1 투명 전극과; 상기 반도체 기판 상에서 상기 복수의 제1 투명 전극의 하부 전극층 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 제1 트렌치를 갖는 제1 분리 패턴과; 상기 제1 분리 패턴의 제1 트렌치 내에 배치된 제1 전극 라인; 상기 제1 분리 패턴 상에 상기 복수의 제1 투명 전극의 상부 전극층 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 제2 트렌치를 갖는 제2 분리 패턴과; 상기 제2 분리 패턴의 제2 트렌치 내에 배치되며, 상기 제2 분리 패턴에 의해 상기 제1 전극 라인과 분리된 제2 전극 라인과; 상기 복수의 제1 투명 전극 및 상기 제2 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하는 이미지 센서를 제공한다.
유기 광전층 하부에 위치한 드레인 전극을 DPT 공정을 이용하여 상대적으로 좁은 공간에 제공함으로써 픽셀간의 간섭(cross talk)을 방지하면서 높은 양자효율을 유지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 블록 다이어그램이다.
도 2는 본 개시의 일 실시예에 따른 이미지 센서의 개략 사시도이다.
도 3은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 평면도이다.
도 4는 도 3의 이미지 센서를 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 5는 도 4의 이미지 센서의 "A1" 부분을 나타내는 확대도이다.
도 6a 내지 도 6c는 본 개시의 일 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 공정별 단면도이다.
도 7a 내지 도 7e는 도 6b의 분리 패턴의 형성과정을 설명하기 위한 공정별 사시도들이다.
도 8a 내지 도 8e는 도 6b의 분리 패턴의 형성과정을 설명하기 위한 공정별 단면도들이다.
도 9는 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 단면도이다.
도 10은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 도 10의 이미지 센서의 "A2" 부분을 나타내는 확대도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 블록 다이어그램이다.
도 1을 참조하면, 이미지 센서(1000)는 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 램프 제네레이터(1130), 버퍼부(1140), 액티브 픽셀 센서 어레이(1150), 로우 드라이버(1160), 상관 이중 샘플러(1170), 비교기(1180) 및 아날로그-디지털 변환부(1190)를 포함할 수 있다.
상기 컨트롤 레지스터 블록(1110)은 상기 이미지 센서(1000)의 동작을 전체적으로 제어할 수 있다. 예를 들어, 상기 컨트롤 레지스터 블록(1110)은 상기 타이밍 제네레이터(1120), 상기 램프 제네레이터(1130) 및 상기 버퍼부(1140)에 동작 신호를 전송할 수 있다.
상기 타이밍 제네레이터(1120)는 상기 이미지 센싱 소자(1000)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 상기 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 상기 로우 드라이버(1160), 상기 상관 이중 샘플러(1170), 상기 비교기(1180), 및/또는 상기 아날로그-디지털 변환부(1190)에 전달될 수 있다.
상기 램프 제네레이터(1130)는 상기 상관 이중 샘플러(1170) 및/또는 상기 비교기(1180)에 사용되는 램프 신호를 생성/전송할 수 있다. 또한, 상기 버퍼부(1140)는 래치부를 포함할 수 있다. 상기 버퍼부(1140)는 외부로 송신할 이미지 신호를 임시 저장할 수 있으며, 이미지 데이터를 외부 장치로 전송할 수 있다.
상기 APS 어레이(1150)는 외부 이미지를 센싱할 수 있다. 상기 APS 어레이(1150)는 다수 개의 액티브 픽셀들을 포함할 수 있다. 상기 로우 드라이버(1160)는 상기 APS 어레이(1150)의 로우를 선택적으로 활성화시킬 수 있다. 상기 상관 이중 샘플러(1170)는 상기 APS 어레이(1150)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다.
상기 비교기(1180)는 상기 상관 이중 샘플러(1170)에서 전송된 데이터와 그 아날로그 기준 전압들에 따라 피드백된 램프 시그널의 기울기를 비교하여 다양한 참조 신호를 발생할 수 있다. 상기 아날로그-디지털 변환부(1190)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
도 2는 본 개시의 일 실시예에 따른 이미지 센서의 개략 사시도이다.
도 2를 참조하면, 본 실시예에 따른 이미지 센서(1000)는 픽셀 어레이 영역(SA) 및 상기 픽셀 어레이 영역(SA) 주위에 배치되는 주변 영역(PA)을 포함할 수 있다.
상기 픽셀 어레이 영역(SA)은 도 1을 참조하여 설명된 APS 어레이(1150)를 포함할 수 있다. 상기 픽셀 어레이 영역(SA)은 매트릭스(matrix) 형태로 배열된 복수의 픽셀 영역들(PR)을 포함할 수 있다. 각 픽셀 영역(PR)은 포토 다이오드와 같은 광전 변환 소자 및 트랜지스터들로 구성될 수 있다.
상기 주변 영역(PA)은 패드 영역들(PAD)을 포함할 수 있다. 상기 패드 영역들(PAD)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
일부 실시예에서, 상기 패드 영역들(PAD)은 외부로부터 공급되는 전원 전압 또는 접지 전압과 같은 구동 전원을 상기 이미지 센서(1000) 내의 회로들에 전달하는 역할을 수행할 수 있다. 예를 들어, 패드 영역들(PAD)의 일부로부터 공급되는 전압은 배선 구조체 및 관통 비아들을 통해 도 3에 도시된 드레인 전극(270D)에 인가될 수 있다(도 3 참조).
본 실시예에 따른 이미지 센서(1000)는 단일한 이미지 센서 칩을 포함한 단일 패키지(package), 또는 이미지 센서 칩과 함께 로직 칩 및/또는 메모리 칩을 포함하는 복수의 칩들로 구성된 적층 칩 구조의 패키지를 포함할 수 있다.
도 3은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 평면도이며, 도 4는 도 3의 이미지 센서를 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다. 여기서, 도 3의 평면도는 유기 광전층(280)과 그 상부 구조를 생략한 제1 투명 전극(270) 및 분리 패턴(250)의 상면을 나타내는 평면도이다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 이미지 센서(1000A)는 서로 반대에 위치한 제1 면(105A) 및 제2 면(105B)을 가지며, 포토 다이오드들(140)가 구현된 반도체 기판(105)을 포함할 수 있다. 상기 포토 다이오드들(140)은 분리 영역(IR)에 의해 분리된 복수의 픽셀 영역(PR)에 각각 배치될 수 있다. 상기 포토 다이오드들(140)은 상기 제2 면(105B)을 통해 상기 포토 다이오드들(140) 내로 입사되는 광을 전기 신호를 변환해주는 역할을 할 수 있다. 여기서, 상기 포토 다이오드들(140)은 실리콘 광전 변환 소자와 같은 반도체 광전 변환 소자라고도 한다.
각각의 상기 포토 다이오드들(140)은 서로 다른 도전형을 갖는 제1 불순물 영역(143) 및 제2 불순물 영역(146)을 포함할 수 있다.예를 들어, 상기 제2 불순물 영역(146)은 p형의 도전형일 수 있고, 상기 제1 불순물 영역(143)은 적어도 상기 제2 불순물 영역(146)에 인접하는 영역에서 n형의 도전형을 가질 수 있다. 상기 제1 불순물 영역(143)은 상기 제2 불순물 영역(146)보다 상기 반도체 기판(105)의 상기 제1 면(105A)으로부터 깊게 형성될 수 있다. 따라서, 상기 제1 및 제2 불순물 영역들(143,146) 사이의 P-N 접합(junction)은 상기 반도체 기판(105)의 상기 제2 면(105B) 보다 상기 제1 면(105A)에 가까울 수 있다.
상기 반도체 기판(105) 내에 소자분리 영역(110)에 의해 상기 포토 다이오드들(140)과 이격된 스토리지 노드 영역들(150)이 배치될 수 있다. 상기 스토리지 노드 영역들(150)은 상기 반도체 기판(105)과 다른 도전형일 수 있다. 예를 들어 상기 반도체 기판(105)은 p형의 도전형일 수 있고, 상기 스토리지 노드 영역들(150)은 n형의 도전형일 수 있다.
상기 반도체 기판(105)의 제1 면(105A) 상에 배선 구조체(160)가 배치될 수 있다. 상기 배선 구조체(160)는 상기 반도체 기판(105)의 상기 제1 면(105A) 상에 배치되는 절연 구조물(161)과, 상기 절연 구조물(161) 내에 배치되며 금속 배선(162) 및 금속 비아(165)를 갖는 배선 회로를 포함할 수 있다.
상기 배선 구조체(160) 상에 지지층(185)이 배치될 수 있다. 상기 지지층(185)은 상기 반도체 기판(105)의 강도를 확보하는데 사용될 수 있다. 상기 지지층(185)은 실리콘 산화물, 실리콘 질화물 및/또는 반도체 물질을 포함할 수 있다.
상기 반도체 기판(105)을 관통하는 제1 관통 비아들(130)이 배치될 수 있다. 상기 제1 관통 비아들(130)은 상기 반도체 기판(105)의 상기 제1 면(105A)과 상기 제2 면(105B) 사이를 관통할 수 있다. 일부 실시예에서, 상기 제1 관통 비아들(130)은 상기 반도체 기판(105)의 상기 제1 면(105A)에 인접한 상기 소자분리 영역(110)을 관통할 수 있다. 상기 제1 관통 비아들(130)은 각각 비아 플러그(135) 및 상기 비아 플러그(135)의 측면을 둘러싸는 절연성 배리어(132)를 포함할 수 있다. 상기 비아 플러그(135)는 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물이나 폴리 실리콘을 포함할 수 있다. 상기 절연성 배리어(132)는 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 반도체 기판(105)의 제2 면(105B) 상에 반사 방지막(205)이 배치될 수 있다. 상기 반사 방지막(205)은 상기 반도체 기판(105)을 외부로부터 상기 반도체 기판(105)의 제2 면(105B)에서 빛의 반사를 억제함으로써 상기 포토 다이오드들(140)로의 빛의 원활한 입사를 도모할 수 있다. 예를 들어, 상기 반사 방지막(205)은, SiON, SiC, SiCN, 및 SiCO을 포함할 수 있다.
상기 반사 방지막(205) 상에는 커버 절연층(240)이 배치되고, 복수의 컬러 필터들(235)는 상기 복수의 픽셀 영역(PR)에 각각 대응되는 영역에 커버 절연층(240)에 매립될 수 있다. 복수의 컬러 필터들(235)는 각각 포토 다이오드들(140)에 각각 중첩되도록 배치되며, 복수의 컬러 필터들(235)은 반도체 기판(101)의 제2 면(105B) 상에 배치된 커버 절연층(240)에 덮여질 수 있다. 상기 커버 절연층(240)은 예를 들면, 산화막, 질화막, 저유전막, 수지층 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 커버 절연층(240)은 다층 구조를 가질 수 있다.
상기 컬러 필터들(235)은 적색 및 청색 컬러 필터를 포함할 수 있다. 예를 들어, 적색 컬러 필터는 적색 파장의 빛을 통과시켜 그 적색 컬러 필터와 중첩된 상기 포토 다이오드들(140)에 제공할 수 있다. 이 경우에, 유기 광전층(280)은 녹색 광을 흡수하도록 구성될 수 있으며, 유기 광전층(280)의 상세한 설명은 후술하기로 한다. 본 실시예에서, 상기 커버 절연층(240)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 커버 절연층(240) 및 상기 반사 방지막(205)을 연속적으로 관통하는 제2 관통 비아들(220)가 배치될 수 있다. 상기 제2 관통 비아들(220)은 상기 제1 관통 비아들(130)과 각각 연결되어 배선 구조체(160)의 회로 배선(162,165)까지 연결하는 수직 경로(제1 관통 전극 구조체라고도 함)를 제공할 수 있다. 상기 제2 관통 비아들(220)은 각각 비아 플러그(225) 및 상기 비아 플러그 (225)의 측면 및 바닥면을 덮는 도전성 배리어(222)를 포함할 수 있다. 예를 들어, 상기 비아 플러그(225)는 구리(Cu), 알루미늄(Al), 티타늄(Ti), 텅스텐과 같은 금속을 포함할 수 있다. 예를 들어, 상기 도전성 배리어(222)는 질화 티타늄(TiN)과 같은 도전성 금속 질화물을 포함할 수 있다
도 3 및 도 4를 참조하면, 상기 커버 절연층(240) 상에 개구들(openings)(OP)을 갖는 분리 패턴(isolation pattern)(250)이 배치될 수 있다. 상기 개구들(OP)은 각각 하나의 컬러 필터(235)와 중첩되는 영역을 갖도록 형성될 수 있다. 상기 개구들(OP)은 상기 커버 절연층(240)의 상면 중 복수의 픽셀 영역(PR)과 대응되는 영역을 개방하도록 형성될 수 있다.
본 실시예에서, 상기 개구들(OP)은 커버 절연층(240)의 상면 일부를 개방한다. 상기 개구들(OP)에 의해 커버 절연층(240)의 상면 영역들에는 각각 제2 관통 비아들(220)이 위치할 수 있다.
복수의 개구들(OP)에는 각각 복수의 제1 투명 전극(270)이 배치될 수 있다. 상기 복수의 제1 투명 전극(270)은 각각 커버 절연층(240) 상에 각각 상기 복수의 컬러 필터(235)와 중첩되는 영역을 갖도록 배치될 수 있다. 상기 복수의 제1 투명 전극(270)은 제2 관통 비아들(220)에 각각 연결될 수 있다. 앞서 설명한 바와 같이, 상기 제2 관통 비아들(220)은 각각 제1 관통 비아들(130)에 각각 연결되어 상기 배선 구조체(160)에 연장된 제1 관통 전극 구조체(130,220)를 제공할 수 있다. 상기 제1 관통 전극 구조체(130,220)는 상기 분리 영역(IR)을 관통하며, 상기 배선 회로(162,165)를 통해서 상기 복수의 제1 투명 전극(270)과 복수의 픽셀 영역(PR)을 각각 전기적으로 연결할 수 있다.
도 3에 도시된 바와 같이, 상기 분리 패턴(250)은 상기 복수의 제1 투명 전극(270) 사이의 공간을 따라 연장된 격자 형상을 가질 수 있다. 상기 분리 패턴(250)은 상기 복수의 제1 투명 전극(270)으로부터 이격된 위치에 트렌치(TN)를 갖는다. 상기 트렌치(TN) 내에는 드레인 전극(270D)이 배치될 수 있다. 상기 드레인 전극(270D)의 일단은 제1 투명 전극(270)에 연결된 제1 관통 전극 구조체(130,220)와 유사하게, 제1 및 제2 관통 비아들로 구성된 제2 관통 전극 구조체(220D)에 연결될 수 있다. 상기 제2 관통 전극 구조체(220D)는 분리 영역(IR)을 관통하여 상기 배선 회로(162,165)에 전기적으로 연결될 수 있다. 상기 분리 영역은 상기 복수의 픽셀 영역을 둘러싸는 주변 영역(도 2d의 "PA")에 위치하며, 상기 제2 관통 전극 구조체(220D)는 상기 주변 영역(PA)에 배치될 수 있다.
도 5를 참조하면, 상기 드레인 전극(270D)의 두께(t)는 상기 복수의 제1 투명 전극(270)의 각 두께(T)보다 작을 수 있다. 상기 복수의 제1 투명 전극(270)의 각 두께(T)는 상기 분리 패턴(250)의 두께와 실질적으로 동일할 수 있다. 이와 같이, 제2 투명 전극(270)이 배치된 개구들(OP)은 분리 패턴(250)을 관통하는 반면에, 트렌치(TN)는 분리 패턴(250)을 완전히 관통하지 않은 그루브 구조를 가질 수 있다. 예를 들어, 상기 분리 패턴(250)에서 상기 트렌치(TN)의 바닥 부분의 두께는 상기 분리 패턴(250)의 두께(T)의 5% 이상일 수 있다.
상기 분리 패턴(250)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 분리 패턴(250)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 복수의 제1 투명 전극(270)과 상기 드레인 전극(270D)은 전극 물질을 포함하며, 동일한 투명 전극 물질로 형성될 수 있다. 예를 들어, 상기 투명 전극 물질은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide) 또는 FTO(fluorine-doped tin oxide)를 포함할 수 있다. 상기 복수의 제1 투명 전극(270)과 상기 드레인 전극(270D)은 트렌치(TN) 및 개구들(OP)를 갖는 분리 패턴(250)을 이용하여 다마신(damascene) 공정으로 형성될 수 있다(도 6c 참조). 상기 복수의 제1 투명 전극(270)의 상면은 각각 상기 분리 패턴(250) 및 상기 드레인 전극(270D)의 상면들과 실질적으로 평탄한 공면을 가질 수 있다.
트렌치(TN) 및 개구들(OP)를 갖는 분리 패턴(250)은 더블 패터닝 기술(DPT; Double-Patterning Technology)을 이용하여 형성될 수 있다(도 7a 내지 도 7e 및 도 8a 내지 도 8e 참조). 예를 들어, 상기 분리 패턴(250)의 폭(W)은 100㎚ 이하일 수 있다. 상기 분리 패턴(250)에서 상기 드레인 전극(270D)의 양측에 위치한 측벽 부분들은 실질적으로 동일한 폭(Ws)을 가질 수 있다. 예를 들어, 상기 분리 패턴의 양 측벽 부분들의 각 폭(Ws)은 5㎚∼30㎚ 범위일 수 있다. 예를 들어, 드레인 전극의 폭(Wd)은 10㎚∼90㎚ 범위일 수 있다. 이에 한정되는 것은 아니며, 포토 리소그래피 설비 등의 공정 조건에 따라 변경될 수 있다.
상기 제1 투명 전극들(270) 및 상기 분리 패턴(250) 상에 유기 광전층(280)이 배치될 수 있다. 상기 유기 광전층(280)은 상기 제1 투명 전극들(270) 및 상기 분리 패턴(250)을 덮도록 형성될 수 있다. 상기 유기 광전층(280)은 복수의 픽셀 영역(PR)을 걸쳐서 일체로 형성될 수 있다. 상기 유기 광전층(280)은 상기 제1 투명 전극들(270) 및 상기 분리 패턴(250)의 상면들과 접촉할 수 있다. 상기 유기 광전층(280)은 특정 파장의 빛(예, 녹색)에서만 광전 변화를 일으키는 유기 물질을 포함할 수 있다.
상기 유기 광전층(280)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 단일층 또는 다층 구조를 포함할 수 있다. 상기 유기 광전층(280)은 입사된 광에 의해 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리하는 층일 수 있다. 예를 들어, 상기 유기 광전층(280) 내의 상기 p형 반도체 물질과 n형 반도체 물질은 각각 녹색 파장 영역의 광을 흡수할 수 있으며, 각각 약 500㎚ 내지 600㎚의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다. 상기 유기 광전층(280)은 예를 들면, 약 1㎚ 내지 500㎚의 두께를 가질 수 있다.
상기 유기 광전층(280) 상에 제2 투명 전극(285)이 배치될 수 있다. 예를 들어, 상기 제2 투명 전극(285)은, 제1 투명 전극들(280)과 유사하게 ITO, IZO, ZnO, SnO2, ATO, AZO, GZO 또는 FTO을 포함할 수 있다.
도 5에 도시된 바와 같이, 유기 광전층(280)의 아래에 위치한 드레인 전극(270D)은 제1 투명 전극(270)의 전위(potential)보다 높은 전위를 인가하면, 드레인 전극(270D)의 상부에 위치한 유기 광전층(280) 영역에서 정공(또는 전자)가 서로 간섭(cross talk)을 일으키지 않고, 화살표로 표시된 바와 같이 인접한 양측의 제1 투명 전극(270)으로 이동하여 양자효율이 증가시킬 수 있다. 드레인 전극(270D)은 도 3에 도시된 바와 같이 제2 관통 구조체(220D)를 통해서 배선 회로(162,165)를 연결되고, 외부(예, 도 1의 패드(PD))로부터 드레인 전압이 상기 배선회로 및 제2 관통 구조체(220D)를 통해서 드레인 전극에 인가될 수 있다.
상기 제2 투명 전극(285) 상에 보호 절연층(290)이 배치될 수 있다. 예를 들어, 상기 보호 절연층(290)은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 상기 보호 절연층(290) 상에 마이크로 렌즈들(295)이 배치될 수 있다. 상기 마이크로 렌즈들(295)은 상기 컬러 필터들(235)과 중첩할 수 있다. 상기 마이크로 렌즈들(295)은 상기 포토 다이오드들(140) 이외의 영역으로 입사하는 빛의 경로를 변경시키어 상기 포토 다이오드들(140) 내로 빛을 집광시킬 수 있다.
도 6a 내지 도 6c는 본 개시의 일 실시예에 따른 이미지 센서의 제조방법 중 분리 패턴 및 제1 투명 전극과 드레인 전극 형성공정을 설명하기 위한 공정별 단면도이다.
우선, 도 6a을 참조하면, 커버 절연층(240) 상에 분리 패턴을 위한 절연층(250')을 형성한다.
분리 패턴을 위한 절연층(250')은 커버 절연층(240) 상에 형성한다. 예를 들어, 상기 분리 패턴(250)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 절연층(250')의 두께는 제1 투명 전극의 두께를 고려하여 정의될 수 있다.
도 6b를 참조하면, 상기 절연층(250')을 이용하여 개구들(OP) 및 트렌치(TN)를 갖는 분리 패턴(250)을 형성한다.
상기 분리 패턴(250)의 개구들(OP) 및 트렌치(TN)는 각각 제1 투명 전극 및 드레인 전극을 형성하기 위한 공간으로 제공된다. 이러한 분리 패턴(250)은 제1 투명 전극 및 드레인 전극을 위한 몰드(mold) 구조체라고도 한다. 본 발명자는, 더블 패터닝 기술(DPT)을 이용하여 분리 패턴(250) 및 개구(OP)를 상대적으로 작은 폭으로 형성하는 방안을 제안한다. 제1 투명 전극 및 드레인 전극을 위한 몰드 구조로서 분리 패턴(250)의 형성 방법은 도 7a 내지 도 7e 및 도 8a 및 도 8e에 도시되어 있다.
도 7a 내지 도 7e는 도 6b의 분리 패턴(250)의 형성과정을 설명하기 위한 공정별 사시도들이며, 도 3의 픽셀 어레이 영역(SA)에서 "B" 영역에 위치한 분리 패턴 부분을 나타낸다. 도 8a 내지 도 8e는 각각 도 7a 내지 도 7e에서 Ⅱ-Ⅱ'의 픽셀 어레이 영역(SA)의 단면과 주변 영역(PA)의 단면을 나타낸다.
도 7a 및 도 8a를 참조하면, 분리 패턴을 위한 절연층(250') 상에 희생막(310)을 형성하고, 분리 패턴(도 3의 250)과 대응되는 격자상을 갖는 마스크 패턴(320)을 이용하여 격자상인 제1 패턴 구조체(PS1)를 형성한다.
희생막(310)은 더블 패터닝 기술(DPT)을 적용하기 위한 희생층으로 이용될 수 있다. 희생막(310)은 예를 들면, 스핀 코팅(spin coating) 공정 및 베이크(bake) 공정을 이용하여 형성될 수 있다. 예를 들어, 희생막(310)은 폴리 실리콘, SOH(Spin on hardmask) 또는 SOG(Spin on glass)을 포함할 수 있다. 상기 마스크 패턴(320)은 희생막(50)의 패터닝 공정시 식각 마스크로 이용될 수 있으므로, 희생막(310)과 식각 선택비의 차이가 있는 물질로 형성될 수 있다. 예를 들어, 희생막(310) 상에 배치된 마스크 패턴(320)은 실리콘 산질화물 또는 실리콘 질화물과 같은 반사 방지막(ARC)을 포함할 수 있으며, 반사 방지막 상에 BARC(Bottom Anti-Reflective Coating)을 더 포함할 수 있다.
도 8a을 참조하면, 픽셀 어레이 영역(SA)에는 마스크 패턴(320)을 이용하여 제1 폭(d)을 갖는 제1 패턴 구조체(PS1)가 형성되는 반면에, 주변 영역(PA)에는 제1 폭(d)보다 큰 제2 폭(D)을 갖는 제2 패턴 구조체(PS2)가 형성될 수 있다. 상기 제1 패턴 구조체(PS1)의 제1 폭(d)은 분리 패턴(도 3의 250)의 폭을 고려하여 설정되며, 상기 제2 패턴 구조체(PS2)의 제2 폭(2)은 주변 영역(PA)의 폭에 고려하여 설정될 수 있다. 제1 및 제2 패턴 구조체(PS1,PS2)를 얻기 위한 식각 과정에서 3차원 식각 효과(화살표 표시)로 인해 제1 패턴 구조체(PS1)의 마스크 패턴(320)이 제2 패턴 구조체(PS2)의 마스크 패턴(320)보다 더 식각될 수 있다. 따라서, 제2 패턴 구조체(PS2)의 높이(L0)는 제1 패턴 구조체(PS1)의 높이(L1)보다 클 수 있다.
이어, 제1 및 제2 패턴 구조체의 양 측에 스페이서(330S)를 형성할 수 있다.
우선, 도 7b 및 도 8b를 참조하면, 절연층(250') 상에 스페이서막(330)을 컨포말하게 형성할 수 있다. 구체적으로, 절연층(250')의 상면뿐만 아니라 제1 및 제2 패턴 구조체의 양측면 및 상면을 덮도록 스페이서막(330)을 컨포말하게 형성할 수 있다. 스페이서막(330)은 예를 들어 ALD(Atomic Layer Deposition) 공정을 이용하여 얇은 두께(예, 30㎚ 이하)로 형성될 수 있다. 예를 들어, 스페이서막(330)은 실리콘 산질화물 또는 실리콘 질화물을 포함할 수 있다.
다음으로, 도 7c 및 도 8c를 참조하면, 스페이서막(도 7b 및 도 8b의 330 참조)을 에치 백(etch-back)하여 제1 및 제2 패턴 구조체(PS1,PS2)의 양측에 스페이서(330S)를 형성할 수 있다. 도 8c에 도시된 바와 같이, 픽셀 어레이 영역(SA)에서, 스페이서막(330)의 에치 백 과정에서 제1 패턴 구조체(PS1)의 상단과 제1 패턴 구조체(PS1) 사이의 스페이서막(330) 부분을 제거될 수 있다. 이로써, 제1 투명 전극(도 3의 280)에 대응되는 영역에서 상기 절연층(250')이 노출되는 제1 개구들(Oa)이 형성될 수 있다. 주변 영역(PA)에서는 제2 패턴 구조체(PS2)의 상단에 위치한 스페이서막(330) 부분만이 제거되지만, 픽셀 영역(PA)에서는 제1 패턴 구조체(PS1)의 상단에 위치한 스페이서막(330) 부분뿐만 아니라 마스크 패턴(320)도 3차원 식각 효과에 의해 제거되고, 스페이서(330S) 사이에 희생막(310)이 노출될 수 있다.
이어, 도 7d 및 도 8d를 참조하면, 픽셀 어레이 영역(SA)에 위치한 희생막(도 7c 및 도 8c의 310 참조)을 제거할 수 있다.
구체적으로, 에싱(ashing) 공정 또는 클리닝(cleaning) 공정을 이용하여 픽셀 어레이 영역(SA)에 위치한 희생막(310)을 제거할 수 있다. 희생막(310)이 제거되면, 분리 영역(도 4의 SR) 상에 위치한 절연층(250') 부분 상에 인접한 한 쌍의 스페이서(330S)가 위치할 수 있다. 인접한 스페이서(330S) 사이의 공간을 트렌치(T)를 위한 제2 개구(Ob)가 제공될 수 있다. 평면 관점(도 7d 참조)에서 제2 개구(Ob)는 스페이서(330S)의 격자 형상에 대응되는 일정한 폭을 갖는 격자 형상을 가질 수 있다.
픽셀 어레이 영역(SA)에 위치한 스페이서(330S)는 분리 패턴(도 3의 250)을 형성하기 위한 식각 마스크로 사용될 수 있다. 구체적으로, 한 쌍의 스페이서(330S)의 간격(do)은 드레인 전극(도 3의 270D)의 폭을 정의하며, 각 스페이서(330S)의 폭(ds)은 분리 패턴(도 3의 250)에서 드레인 전극(도 3의 270D)의 양 측벽 부분의 폭(도 4의 Ws)을 정의할 수 있다. 반면에, 도 8d에 도시된 바와 같이, 주변 영역(PA)에서, 제2 패턴 구조물(PS2)은 그 상단에 위치한 마스크 패턴(320)에 의해 식각되지 않고 잔류하므로, 제2 패턴 구조물(PS2)의 희생막(310)은 제거되지 않을 수 있다. 따라서, 스페이서(330S)를 포함한 제2 패턴 구조물(PS2)이 주변 영역(PA)을 위한 식각 마스크로 작용할 수 있다.
다음으로, 도 7e 및 도 8e를 참조하면, 앞선 결과물들을 식각 마스크로 이용하여 절연층(250')을 선택적으로 식각하여 분리 패턴(250)을 형성한다.
상기 분리 패턴(250)은 제1 투명 전극들(도 3의 270)을 위한 개구들(OP)과 드레인 전극(도 3의 270D)을 위한 트렌치(T)를 가질 수 있다. 상기 개구들(OP)은 제1 개구들(도 7d의 Oa)에 의해 상기 절연층(도 7d의 250')이 관통하도록 식각되는 반면에, 제2 개구(도 7d의 Oa)가 상대적으로 좁은 폭을 가지므로 원활한 식각이 이루어지지 않으므로, 상기 절연층(도 7d의 250')을 완전히 관통하지 않은 트렌치(TN)로 형성될 수 있다. 트렌치(TN)의 바닥부에서 절연층 부분이 잔류할 수 있다.
도 8e에 도시된 바와 같이, 트렌치(TN)의 깊이(t)는 개구들(OP)의 각 깊이(T)보다 작으며, 개구들(OP)의 각 두께(T)는 상기 분리 패턴(250)의 두께와 실질적으로 동일할 수 있다. 일부 실시예에서, 상기 분리 패턴(250)의 폭(W)은 100㎚ 이하일 수 있다. 상기 분리 패턴(250)에서 상기 트렌치(TN)의 양측에 위치한 측벽 부분들은 실질적으로 동일한 폭(Ws)을 가질 수 있다. 예를 들어, 상기 분리 패턴(270D)의 양 측벽 부분들의 각 폭(Ws)은 5㎚∼30㎚ 범위일 수 있다. 예를 들어, 트렌치의 폭(Wd)은 10㎚∼90㎚ 범위일 수 있다. 이에 한정되는 것은 아니며, 포토 리소그래피 설비 등의 공정 조건에 따라 변경될 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 복수의 개구들(OP)과 트렌치(T)를 갖는 분리 패턴(250)을 이용하여 복수의 제1 투명 전극(270)과 상기 드레인 전극(270D)을 형성할 수 있다.
본 공정에서, 복수의 제1 투명 전극(270)과 드레인 전극(270D)은 다마신(damascene) 공정으로 형성될 수 있다. 분리 패턴(250)과 개구들(OP)에 노출된 커버 절연층(240) 상에 전극 물질(270')을 증착한 후에 에치 백 또는 그라인딩 공정을 적용함으로써 복수의 개구들(OP)과 트렌치(T)에 각각 복수의 제1 투명 전극(270)과 상기 드레인 전극(270D)을 형성할 수 있다. 이 경우에, 상기 복수의 제1 투명 전극(270)의 상면은 각각 상기 분리 패턴(250) 및 상기 드레인 전극(270D)의 상면들과 실질적으로 평탄한 공면을 가질 수 있다.
도 3 및 도 4에 도시된 이미지 센서는 반도체 광전 변환 소자(예, 포토다이오드(140))와 유기 광전 변환 소자(예, 유기 광전층(280))가 결합된 하이브리드 구조를 예시하였으나, 본 실시예에 따른 이미지 센서는 유기 광전 변환 소자로만 구성될 수도 있다.
도 9는 본 개시의 일 실시예에 따른 이미지 센서(1000B)를 나타내는 단면도이다.
도 9를 참조하면, 본 실시예에 따른 이미지 센서(1000B)는 복수의 픽셀 영역(PR)을 포함하는 반도체 기판(105)과, 상기 반도체 기판(105) 상에 배치되며 배선회로(162,165)를 갖는 배선 구조체(160)와, 상기 복수의 픽셀 영역(PR)에 대응되도록 배치된 유기 광전 변환 소자를 포함할 수 있다. 도 3 및 도 4에 도시된 이미지 센서의 동일하거나 유사한 구성요소에 대한 설명은 여기서 특별히 반대되는 설명이 없는 한, 본 실시예에 따른 이미지 센서의 동일하거나 유사한 구성요소에 대한 설명으로 결합될 수 있다.
본 실시예에 채용된 유기 광전 변환 소자는, 상기 복수의 픽셀 영역(PR)에 각각 대응되도록 배치된 복수의 제1 투명 전극(270)과, 상기 복수의 제1 투명 전극(270) 상에 순차적으로 배치된 유기 광전층(280) 및 제2 투명 전극(285)을 포함한다. 유기 광전층(280) 및 제2 투명 전극(285)은 복수의 픽셀 영역(PR)에 걸쳐서 일체로 형성될 수 있다.
상기 반도체 기판(105)의 상면에는 트랜지스터를 포함한 이미지 판독회로(120)가 구현될 수 있으며, 상기 배선 구조체(160)의 배선 회로(162,165)를 통해서 유기 광전 변환 소자와 각각 연결될 수 있다. 구체적으로, 상기 제1 투명 전극(270)은 배선 구조체(160)의 배선 회로(예, 금속 비아(165))에 연결될 수 있다. 상기 제2 투명 전극(285) 상에는 복수의 픽셀 영역(PR)에 대응되는 위치에 복수의 컬러 필터(235)가 배치될 수 있다. 복수의 컬러 필터(235)는 커버 절연층(240)에 의해 덮여질 수 있다. 복수의 컬러 필터(235)는 각각 적색, 녹색 및 청색 컬러 필터를 포함할 수 있다.
상기 복수의 제1 투명 전극(270)은 분리 패턴(250)에 의해 분리될 수 있다. 본 실시예에 채용된 분리 패턴(250)은 도 3에 도시된 분리 패턴(250)과 유사한 격자 구조를 가질 수 있다. 상기 분리 패턴(250)은 상기 복수의 제1 투명 전극(270)으로부터 이격된 위치에 트렌치(TN)를 가지며, 상기 분리 패턴(250)의 트렌치(TN) 내에 배치된 드레인 전극(270D)이 배치될 수 있다. 상기 드레인 전극(270D)은 분리 패턴(250)의 배열 구조와 유사하게 격자 구조를 가질 수 있다. 상기 복수의 제1 투명 전극(270)의 상면들은 상기 분리 패턴(250) 및 상기 드레인 전극(270D)의 상면들과 실질적으로 평탄한 공면을 가질 수 있다.
드레인 전극(270D)은 도 3에 도시된 바와 같이 제2 관통 구조체(220D) 및 배선 회로(162,165)를 통해서 외부로부터 드레인 전압이 인가될 수 있다. 드레인 전극(270D)은 제1 투명 전극(270)의 전위보다 높은 전위를 인가하면, 드레인 전극(270D)의 상부에 위치한 유기 광전층(280) 영역에서 정공(또는 전자)를 인접한 양측의 제1 투명 전극(270)으로 이동시켜 픽셀 간의 상호 간섭을 방지하고 양자효율이 증가시킬 수 있다.
상기 드레인 전극(270D)은 상기 복수의 제1 투명 전극(270)의 각 두께보다 작은 두께를 가질 수 있다. 상기 복수의 제1 투명 전극(270)의 각 두께는 상기 분리 패턴(250)의 두께와 실질적으로 동일할 수 있다.
상기 분리 패턴(250)은 DPT를 이용하여 형성될 수 있으므로 상당히 얇은 공간에 형성될 수 있다. 예를 들어, 상기 분리 패턴(250)의 폭은 100㎚ 이하일 수 있다. 또한, 상기 분리 패턴(250)에서 상기 드레인 전극(270D)의 양측에 위치한 부분들은 실질적으로 동일한 폭을 가질 수 있다. 예를 들어, 상기 드레인 전극(270D)의 양측에 위치한 부분들의 각 폭은 5㎚∼30㎚ 범위일 수 있다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 이미지 센서(1000C)는, 분리 패턴(250')이 2개의 분리 패턴(250a,250b)을 포함하며, 제1 투명 전극(270')이 하부 전극 및 상부 전극을 포함하는 점과, 이에 따라 전기적으로 분리된 제1 및 제2 전극 라인(270D1,270D2)을 포함하는 점을 제외하고, 도 3 및 도 4에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 3 및 도 4에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 이미지 센서(1000C)는, 다층 구조의 분리 패턴(250')과 제1 투명 전극(270')을 포함한다. 상기 분리 패턴(250')은 커버 절연층(240) 상에 순차적으로 배치된 제1 및 제2 분리 패턴(250a,250b)을 포함한다. 상기 제1 및 제2 분리 패턴(250a,250b)은 도 3에 도시된 분리 패턴(250)과 유사하게, 복수의 픽셀 영역(PR)과 대응되는 영역이 개방되는 격자 구조를 가질 수 있다. 또한, 상기 제1 및 제2 분리 패턴(250a,250b)은 각각 평면적 관점에서 격자 구조로 배열된 제1 및 제2 트렌치(TN1,TN2)를 포함할 수 있다.
상기 복수의 제1 투명 전극(270')은 상기 제1 분리 패턴(250a)에 의해 분리된 하부 전극층(270a)과, 상기 하부 전극층(270a) 상에 배치되며 상기 제2 분리 패턴(250b)에 의해 분리된 상부 전극층(270b)을 갖는다. 적층된 하부 전극층(270a)과 상부 전극층(270b)은 하나의 픽셀 영역(PR)을 위한 제1 투명 전극(270)을 구성할 수 있다.
상기 제1 분리 패턴(250a)의 제1 트렌치(TN1) 내에 제1 전극 라인(270D1)이 배치되며, 상기 제2 분리 패턴(250a)의 제2 트렌치(TN2) 내에는 제2 전극 라인(270D2)이 배치될 수 있다. 상기 제1 및 제2 전극 라인(270D1,270D2)은 평면적 관점에서 도 3에 도시된 드레인 전극(270D)과 유사하게 복수의 제1 투명 전극(270) 사이에 배치된 격자상 구조를 가질 수 있다.
본 실시예에서는, 상기 제2 분리 패턴(250b)에 의해 상기 제1 전극 라인(270D1)과 분리된 제2 전극 라인(270D2)은 독립적인 회로 라인을 구성할 수 있다. 예를 들어, 유기 광전층(280) 바로 아래에 위치한 제2 전극 라인(270D2)은 앞서 설명된 드레인 전극 기능을 갖도록 구성될 수 있으며, 제1 전극 라인(270D1)은 다른 기능, 예를 들어 파워 쉐딩(power shading) 효과의 감소를 위한 전극으로 사용될 수 있다. 일부 실시예에서, 제2 전극 라인(270D2)은 주변 영역(도 2의 PA)에서 배선 회로(162,165)에 연결되어 외부로부터 드레인 전압을 인가받도록 구성되거나 제1 전극 라인(270D1)은 주변 영역(도 2의 PA)에서 배선 회로(162,165)에 연결되어 외부로부터 픽셀 전압을 인가받거나 접지되도록 구성될 수 있다. 본 실시예에서는, 앞선 실시예와 달리, 제1 투명 전극(270)뿐만 아니라 제1 및 제2 전극 라인(270D1,270D2)은 별도의 관통 구조체를 이용하지 않고, 배선 구조체(160)의 배선 회로(예, 금속 비아(165))를 통해서 간단히 연결될 수 있다.
본 실시예에 따른 이미지 센서들은 일부 구성이 다양하게 변경되어 구현될 수 있다. 예를 들어, 도 9에 도시된 이미지 센서(1000B)의 제1 투명 전극(270)은 앞선 실시예와 달리 하부에 반도체 광전 변환소자(예, 포토다이오드들(140))가 배치되지 않으므로, 반드시 투명한 전극 물질로 구성되지 않을 수도 있다.
한편, 도 10 및 도 11에 도시된 이미지 센서(1000C)에서, 제2 분리 패턴(250b)의 제2 트렌치(TN2)의 바닥 부분은 제1 및 제2 전극 라인(270D1,270D2)의 절연을 위해서 요구되므로 잔류해야 하지만, 제1 분리 패턴(250a)의 하부에는 커버 절연층(140)이 위치하므로 제1 트렌치(TN1)는 제1 분리 패턴(250a)을 완전히 관통하여 형성될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 분리 영역에 의해 분리된 복수의 픽셀 영역을 포함하며, 제1 면 및 광이 입사되고 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제2 면 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 컬러 필터;
    상기 반도체 기판의 제2 면 상에 배치되며, 상기 복수의 컬러 필터를 덮는 커버 절연층;
    상기 커버 절연층 상에 서로 이격되어 배치되며, 각각 상기 복수의 컬러 필터와 중첩되는 영역을 갖는 복수의 제1 투명 전극;
    상기 커버 절연층 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴;
    상기 분리 패턴의 트렌치 내에 배치된 드레인 전극; 및
    상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하고,
    상기 드레인 전극은 상기 트렌치 바닥으로 제공되는 상기 분리 패턴 부분에 의해 상기 커버 절연층과 분리되며, 상기 복수의 제1 투명 전극의 각 두께보다 작은 두께를 갖는 이미지 센서.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 제1 투명 전극의 각 두께는 상기 분리 패턴의 두께와 실질적으로 동일하며,
    상기 복수의 제1 투명 전극의 상면들은 상기 분리 패턴 및 상기 드레인 전극의 상면들과 실질적으로 평탄한 공면을 갖는 이미지 센서.
  4. 분리 영역에 의해 분리된 복수의 픽셀 영역을 포함하며, 제1 면 및 광이 입사되고 상기 제1 면과 반대에 위치한 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제2 면 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 컬러 필터;
    상기 반도체 기판의 제2 면 상에 배치되며, 상기 복수의 컬러 필터를 덮는 커버 절연층;
    상기 커버 절연층 상에 서로 이격되어 배치되며, 각각 상기 복수의 컬러 필터와 중첩되는 영역을 갖는 복수의 제1 투명 전극;
    상기 커버 절연층 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴;
    상기 분리 패턴의 트렌치 내에 배치된 드레인 전극; 및
    상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하고,
    상기 분리 패턴에서 상기 드레인 전극의 양측에 위치한 부분들은 실질적으로 동일한 폭을 갖는 이미지 센서.
  5. 제4항에 있어서,
    상기 드레인 전극의 양측에 위치한 부분들의 각 폭은, 5㎚∼30㎚ 범위인 이미지 센서.
  6. 제1항에 있어서,
    상기 복수의 제1 투명 전극과 상기 드레인 전극은 동일한 투명 전극 물질을 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 반도체 기판의 제1 면 상에 배치되며, 배선 회로를 갖는 배선 구조체를 더 포함하는 이미지 센서.
  8. 제7항에 있어서,
    상기 분리 영역을 관통하며, 상기 배선 회로를 통해서 상기 복수의 제1 투명 전극과 상기 복수의 픽셀 영역을 각각 전기적으로 연결하는 복수의 관통 전극 구조를 포함하는 이미지 센서.
  9. 복수의 픽셀 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 배선 회로를 갖는 배선 구조체;
    상기 배선 구조체 상에서 상기 복수의 픽셀 영역에 각각 대응되도록 배치된 복수의 제1 투명 전극;
    상기 배선 구조체 상에서 상기 복수의 제1 투명 전극 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 트렌치를 갖는 분리 패턴;
    상기 분리 패턴의 트렌치 내에 배치된 드레인 전극; 및
    상기 복수의 제1 투명 전극 및 상기 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하고,
    상기 분리 패턴에서 상기 드레인 전극의 양측에 위치한 부분들은 실질적으로 동일한 폭을 갖는 이미지 센서.
  10. 복수의 픽셀 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 상기 복수의 픽셀 영역에 각각 대응되도록 배치되며, 각각 순차적으로 적층된 하부 전극층 및 상부 전극층을 포함하는 복수의 제1 투명 전극;
    상기 반도체 기판 상에서 상기 복수의 제1 투명 전극의 하부 전극층 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 제1 트렌치를 갖는 제1 분리 패턴;
    상기 제1 분리 패턴의 제1 트렌치 내에 배치된 제1 전극 라인;
    상기 제1 분리 패턴 상에 상기 복수의 제1 투명 전극의 상부 전극층 사이에 배치되며, 상기 복수의 제1 투명 전극으로부터 이격된 위치에 제2 트렌치를 갖는 제2 분리 패턴;
    상기 제2 분리 패턴의 제2 트렌치 내에 배치되며, 상기 제2 분리 패턴에 의해 상기 제1 전극 라인과 분리된 제2 전극 라인; 및
    상기 복수의 제1 투명 전극 및 상기 제2 분리 패턴 상에 순차적으로 배치된 유기 광전층 및 제2 투명 전극을 포함하는 이미지 센서.
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