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KR102735497B1 - 세라믹 커패시터 및 그 제조방법 - Google Patents

세라믹 커패시터 및 그 제조방법 Download PDF

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KR102735497B1
KR102735497B1 KR1020210184442A KR20210184442A KR102735497B1 KR 102735497 B1 KR102735497 B1 KR 102735497B1 KR 1020210184442 A KR1020210184442 A KR 1020210184442A KR 20210184442 A KR20210184442 A KR 20210184442A KR 102735497 B1 KR102735497 B1 KR 102735497B1
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KR
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external electrode
ceramic body
ceramic
electrode
manufacturing
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임병국
송재용
최윤석
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주식회사 아모텍
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Abstract

본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 복수의 유전체층과 내부전극을 포함하고, 상면 및 하면 각각의 양측에 제1 외부전극이 배치된 세라믹 본체와, 세라믹 본체에서 길이 방향으로 마주보는 제1 단면 및 제2 단면과, 제1 단면 및 제2 단면 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극을 포함하는 세라믹 커패시터 및 그 제조방법을 제공한다.

Description

세라믹 커패시터 및 그 제조방법{CERAMIC CAPACITOR AND MANUFACTURING METHOD THEREOF}
본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 전자기기에 적용되는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
커패시터(Capacitor)는 전압이 일정하게 유지되어야 하는 부품이 있을 때 전기를 저장했다가 부품이 필요로 하는 만큼 전기를 균일하고 안정적으로 공급함으로써 해당 부품을 보호하는 용도로 사용하거나, 전자기기 안에서 노이즈를 제거하는 용도로 사용하거나, 직류와 교류가 섞여 있는 신호에서 교류 신호만 통과시키는 용도로 사용한다.
최근 전자기기의 소형 경량화, 디지털화, 고주파화에 따라 전극간 유전체로 세라믹을 여러 층으로 쌓은 적층 세라믹 커패시터(MLCC, Multilayer Chip Capacitor)가 많이 사용되고 있다. 적층 세라믹 커패시터는 능동소자와 수동소자로 구분되어 있는 전자회로에서 반도체, IC 등의 능동소자에 영향을 주는 노이즈를 제거하여 해당 전자기기가 잘 동작하도록 돕는다. 노이즈는 전자기기의 작동을 방해하는 신호를 의미한다.
세라믹 커패시터는 유전체, 내부전극, 외부전극으로 구성된다. 세라믹 커패시터는 내부전극이 마주보는 사이에 전하가 축적되므로 한정된 공간에 많은 층의 내부전극을 쌓아 소형화와 고용량화를 구현하고 있다. 세라믹 커패시터는 빠른 응답이 요구되는 고주파에서는 고용량 세라믹 커패시터 보다는 내부전극의 적층 수가 적은 저용량 세라믹 커패시터가 적합하다.
그런데, 내부전극의 적층 수가 적고, 높이가 낮은 세라믹 커패시터는 인장강도가 약하기 때문에 외부전극을 회로기판에 전기적으로 연결하기 위한 납땜 시, 납땜 부위에 응력이 집중되면서 크랙이 발생하기 쉽다. 세라믹 커패시터에 크랙이 발생하면 세라믹 커패시터에서 요구되는 특성이 변하기 때문에 신뢰성이 저하된다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
등록특허공보 제10-0926619호(2009.11.05 등록)
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 솔더링 접합 시 세라믹 본체의 하부 양측에 응력이 집중되어 크랙이 발생하는 것을 방지할 수 있고, 아울러 외부전극과 내부전극 사이에서 발생하는 부유 용량을 억제할 수 있는 세라믹 커패시터 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법은, 복수의 유전체층과 내부전극을 포함하고, 상면 및 하면 중 적어도 일면의 양측에 제1 외부전극이 배치된 세라믹 본체를 제조하는 단계와, 세라믹 본체의 길이 방향에서 마주보는 제1 단면 및 제2 단면과, 제1 단면 및 제2 단면 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극을 형성하는 단계를 포함하고, 제2 외부전극을 형성하는 단계에서, 제2 외부전극은 제1 단면 및 제2 단면 각각으로부터 일단부까지의 거리가 제1 외부전극보다 짧게 형성될 수 있다.
세라믹 본체를 제조하는 단계는, 상면과 하면 중 한 면의 양측에 제1 외부전극이 배치된 복수의 제1 유전체층, 내부전극이 배치된 복수의 제2 유전체층, 유전체만으로 이루어진 복수의 제3 유전체층을 포함한 적층체를 형성하는 단계와, 적층체를 압착, 절단 및 소성하는 단계를 포함할 수 있다.
적층체를 형성하는 단계에서, 상면 양측에 제1 외부전극이 배치된 제1 유전체층을 최상부에 배치하고, 하면 양측에 제1 외부전극이 배치된 제1 유전체층을 최하부에 배치할 수 있다.
적층체를 형성하는 단계에서, 내부전극이 배치된 복수의 제2 유전체층을 제1 유전체층들 사이에 배치하고, 유전체만으로 이루어진 복수의 제3 유전체층을 제1 유전체층과 제2 유전체층 사이에 배치할 수 있다.
본 발명의 다른 실시예에 의한 세라믹 커패시터 제조방법에서, 세라믹 본체를 제조하는 단계는 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각의 양측에 측면 전극을 형성하는 단계를 더 포함하고, 제2 외부전극을 형성하는 단계에서 제2 외부전극은 측면 전극을 덮는 길이만큼 둘레면으로 연장될 수 있다.
소성하는 단계에서, 적층체는 압착 및 절단된 후, 폭 방향으로 마주보는 한 쌍의 측면 각각의 양측에 측면 전극이 형성되고, 적층체 및 측면 전극이 동시에 소성되며, 제2 외부전극을 형성하는 단계에서, 제2 외부전극은 측면 전극을 덮는 길이만큼 둘레면으로 연장될 수 있다.
적층체를 형성하는 단계에서, 제1 외부전극이 배치된 제1 유전체층 각각은 세라믹 시트의 상면과 하면 중 한 면의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속인 전극 재료를 인쇄하여 형성한 것일 수 있다.
제2 외부전극을 형성하는 단계에서, 제2 외부전극은 휠(wheel)을 이용해 도전성 페이스트를 전사하여 형성한 것일 수 있다.
한편, 본 발명의 일 실시예에 의한 세라믹 커패시터는 복수의 유전체층과 내부전극을 포함하고, 상면 및 하면 중 적어도 일면의 양측에 제1 외부전극이 배치된 세라믹 본체와, 세라믹 본체에서 길이 방향으로 마주보는 제1 단면 및 제2 단면과, 제1 단면 및 제2 단면 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극을 포함하고, 제2 외부전극은 제1 단면 및 제2 단면 각각으로부터 일단부까지의 거리가 제1 외부전극보다 짧게 형성될 수 있다.
여기서, 제1 외부전극은 세라믹 본체의 상면 및 하면 각각의 양측에 배치될 수 있다.
또한, 제2 외부전극은, 상면 및 하면 각각에 배치되어 제1 외부전극과 접하는 제1 부분과, 제1 부분에 연속하여 형성되고, 세라믹 본체의 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각에 배치된 제2 부분과, 제2 부분에 연속하여 형성되고, 제1 단면 및 제2 단면 각각에 배치된 제3 부분을 포함하고, 제1 부분 및 제2 부분 각각은 세라믹 본체의 길이 방향에 따른 폭이 서로 동일할 수 있다.
또한 세라믹 본체는, 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각의 양측에 배치된 측면 전극을 더 포함하고, 제2 외부전극은 측면 전극을 덮는 길이만큼 둘레면으로 연장될 수 있다.
또한, 세라믹 본체의 길이 방향에 따른 제1 외부전극들 사이의 간격은 제2 외부전극들 사이의 간격보다 더 짧을 수 있다.
본 발명은 제1 외부전극이 세라믹 시트에 인쇄되어 형성되기 때문에 제1 외부전극의 형성 위치 및 크기가 정확히 제어될 수 있고, 제1 외부전극들 사이의 간격도 정확히 제어가 가능하여 정전 용량의 편차를 감소시킬 수 있다.
또한, 본 발명은 세라믹 본체의 상면 및 하면 중 적어도 일면의 양측에 면적이 넓은 제1 외부전극이 배치됨으로써 커패시터의 강도를 보강하여 크랙이 발생하는 것을 방지할 수 있다.
또한, 본 발명에서 제2 외부전극은 제1 단면 및 상기 제2 단면 각각으로부터 일단부까지의 거리가 제1 외부전극보다 짧게 형성되므로 제2 외부전극과 내부전극이 대향하는 면적이 작아져 부유 용량의 발생을 억제할 수 있고, 정전 용량의 편차를 감소시킬 수 있다.
또한, 본 발명은 세라믹 본체의 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각의 양측에 측면 전극이 배치됨으로써 제2 외부전극이 세라믹 본체의 둘레면으로 연장되는 길이를 제어할 수 있고, 이로 인해 부유 용량을 억제할 수 있는 범위 내에 제2 외부전극이 형성되도록 위치 및 크기가 정확히 제어될 수 있다.
도 1은 본 발명의 일 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 2는 본 발명의 일 실시예에 의한 세라믹 커패시터의 세라믹 본체를 보인 분해 사시도이다.
도 3은 도 1의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 5은 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 의한 세라믹 커패시터 제조방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 2는 본 발명의 일 실시예에 의한 세라믹 커패시터의 세라믹 본체를 보인 분해 사시도이며, 도 3은 도 1의 A-A'선에 따른 단면도이고, 도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 커패시터(1)는 세라믹 본체(100)와 제2 외부전극(200)을 포함하여 구성될 수 있다.
세라믹 본체(100)는 복수의 유전체층(110,120,130)과 내부전극(121,122)을 포함하고, 상면(101) 및 하면(102) 중 적어도 일면의 양측에 제1 외부전극(111)이 배치될 수 있다. 이러한 세라믹 본체(100)는 복수의 유전체층(110,120,130)이 적층된 후 소성된 것으로서, 인접하는 각각의 유전체층들은 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
세라믹 본체(100)는 직육면체 형상을 가질 수 있다. 본 발명의 실시예들을 명확하게 설명하기 위한 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 세라믹 본체(100)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
세라믹 본체(100)에서 상면(101) 및 하면(102)은 유전체층의 적층 방향, 즉 두께 방향(T)으로 서로 마주하도록 배치되고, 제1 단면(103) 및 제2 단면(104)은 길이 방향(L)으로 서로 마주하도록 배치되며, 제1 측면(105) 및 제2 측면(106)은 폭 방향(W)으로 서로 마주하도록 배치될 수 있다.
도 2에 도시된 바와 같이, 세라믹 본체(100)는 상면(101)과 하면(102) 중 한 면의 양측에 제1 외부전극(111)이 배치된 복수의 제1 유전체층(110)과, 내부전극(121,122)이 배치된 복수의 제2 유전체층(120)과, 유전체만으로 이루어진 복수의 제3 유전체층(130)을 포함한 적층체로 구성될 수 있다. 여기서, 복수의 제1 내지 제3 유전체층(110,120,130) 각각의 적층 수는 선택적으로 조절 가능하다.
제1 외부전극(111)은 세라믹 본체(100)의 상면(101) 및 하면(102) 중 적어도 일면의 양측에 배치될 수 있다. 즉, 상면(101) 양측에 제1 외부전극(111)이 형성된 제1 유전체층(110)은 세라믹 본체(100)의 최상부에 배치되고, 하면(102) 양측에 제1 외부전극(111)이 형성된 제1 유전체층(110)은 세라믹 본체(100)의 최하부에 배치될 수 있다.
내부전극(121,122)이 배치된 제2 유전체층(120)은 제1 유전체층(110)들의 사이에 배치될 수 있고, 유전체만으로 이루어진 제3 유전체층(130)은 제1 유전체층(110)과 제2 유전체층(120) 사이에 배치될 수 있다. 여기서, 제3 유전체층(130)은 제1 유전체층(110)과 제2 유전체층(120) 간의 적절한 간격을 확보하도록 배치됨으로써, 제1 유전체층(110)에 배치된 제1 외부전극(111)과 제2 유전체층(120)에 배치된 내부전극(121,122) 사이에 발생하는 부유 용량을 억제할 수 있다.
복수의 제1 내지 제3 유전체층(110,120,130)을 형성하는 유전체의 재료는 유전율이 큰 티탄산바륨(BaTiO3)계 세라믹일 수 있다. 이외에도 유전체층을 형성하는 유전체 재료는 (Ca, Zr)(Sr, Ti)O3를 사용하거나 추가로 포함할 수 있다. 그러나 정전 용량은 유전체의 유전율에 비례하므로 유전율이 큰 유전체 재료인 BaTiO3를 사용하는 것이 바람직하다.
제1 내부전극(121) 및 제2 내부전극(122)은 서로 다른 극성을 갖는 전극으로서, 제2 유전체층(120)의 적어도 일면에 배치될 수 있다. 제2 유전체층(120)은 유전체 재료로 제작한 세라믹 시트의 적어도 일면에 내부전극 재료가 인쇄 또는 도포되어 형성될 수 있다. 일례로, 제1 및 제2 내부전극(121,122)은 세라믹 시트의 적어도 일면에 Cu, Ag, Pd, Pt, Au 및 Ni 중 적어도 하나를 포함한 도전성 페이스트가 인쇄되어 형성될 수 있다. 또한, 세라믹 시트는 유전체 재료 파우더와 첨가 재료 등을 균일하게 혼합하여 슬러리를 만든 다음 필름 위에 슬러리를 균일하게 코팅하는 성형 공정으로 제조될 수 있다.
도 2 및 도 3을 참조하면, 제1 및 제2 내부전극(121,122)은 세라믹 본체(100) 내에서 제2 유전체층(120)을 사이에 두고 제1 단면(103) 및 제2 단면(104)을 통해 번갈아 노출되도록 배치될 수 있다. 여기서, 제1 및 제2 내부전극(121,122)은 중간에 배치된 제2 유전체층(120)에 의해 서로 전기적으로 절연되며, 세라믹 커패시터(1)의 정전 용량은 제2 유전체층(120)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부전극(121,122)의 면적과 비례하게 된다.
제1 유전체층(110)에 배치되는 제1 외부전극(111)은 유전체 재료로 제작한 세라믹 시트의 상면과 하면 중 한 면의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속인 전극 재료가 인쇄되어 형성될 수 있다. 제1 외부전극(111)은 스텐실 인쇄 등의 방법으로 형성될 수 있다. 스텐실 인쇄는 패턴 구멍을 형성한 스텐실 메탈 마스크를 세라믹 시트의 상면과 하면 중 한 면에 배치하고, 전극 재료를 스크린 인쇄하여 제1 외부전극(111)을 형성시키는 것이다.
종래의 세라믹 커패시터의 경우, 외부전극은 세라믹 본체의 양단부를 페이스트에 디핑(dipping)하는 공법으로 형성되었으나, 디핑 공법의 경우 디핑 깊이를 정확히 제어하기가 어렵다는 단점이 있다. 따라서, 외부전극이 세라믹 본체의 둘레면으로 연장되는 정도를 정확히 제어하기가 어렵고, 세라믹 본체의 양단부에 배치된 외부전극들 사이의 간격을 정확히 제어하기가 어려워 정전 용량의 편차가 발생하는 문제점이 있다.
반면, 본 발명의 일 실시예에 따른 세라믹 커패시터(1)는 제1 외부전극(111)이 세라믹 시트에 인쇄되어 형성되기 때문에, 제1 외부전극(111)의 형성 위치 및 크기가 정확히 제어될 수 있다. 아울러, 제1 외부전극(111)들 사이의 간격도 정확히 제어가 가능하여 정전 용량의 편차를 감소시킬 수 있다.
세라믹 본체(100)의 길이 방향에 따른 제1 외부전극(111)들 사이의 간격은 후술할 제2 외부전극(200)들 사이의 간격보다 더 짧게 형성되는 것이 바람직하다. 즉, 제2 외부전극(200)은 제1 단면(103) 및 제2 단면(104) 각각으로부터 일단부까지의 거리가 제1 외부전극(111)보다 짧게 형성될 수 있다.
이와 같이, 제1 외부전극(111)의 면적이 제2 외부전극(200)의 면적보다 더 넓게 형성되는 것은 세라믹 커패시터(1)의 인장강도를 확보하기 위한 것이다. 높이가 낮은 저배(low profile)형 구조의 세라믹 커패시터(1)는 강도가 부족하기 때문에 기판에 솔더링 접합 시 하중이 집중되는 커패시터의 하부 양측에 응력이 집중되어 크랙이 발생할 수 있다. 따라서, 세라믹 본체(100)의 상면(101) 및 하면(102) 중 적어도 일면의 양측에 면적이 넓은 제1 외부전극(111)이 배치됨으로써 커패시터의 강도를 보강하여 크랙이 발생하는 것을 방지할 수 있다. 또한, 제1 외부전극(111)들 사이의 간격이 좁게 형성되면 프린징(fringing) 커패시턴스가 발생하여 고주파에서 대역폭을 넓게 할 수 있다는 장점도 있다.
반면, 제1 외부전극(111)들 사이의 간격이 너무 좁게 형성되면, 제1 외부전극(111)끼리 서로 도통하거나 제1 외부전극(111)과 내부전극(121,122) 간의 부유 용량이 증가하므로 일정 간격 이상의 거리를 두도록 형성되는 것이 바람직하다.
제2 외부전극(200)은 세라믹 본체(100)에서 길이 방향으로 마주보는 제1 단면(103) 및 제2 단면(104)과, 제1 단면(103) 및 제2 단면(104) 각각에 인접한 가장자리측 둘레면을 감싸도록 형성될 수 있다.
도 1 및 도 3에 도시된 바와 같이, 제2 외부전극(200)은 제1 부분(210), 제2 부분(220) 및 제3 부분(230)을 포함하여 구성될 수 있다. 제1 부분(210)은 상면(101) 및 하면(102) 각각에 배치되어 제1 외부전극(111)과 접하는 부분이다. 제2 부분(220)은 제1 부분(210)에 연속하여 형성되고, 세라믹 본체(100)의 폭 방향으로 마주보는 제1 측면(105) 및 제2 측면(106) 각각에 배치될 수 있다. 제3 부분(230)은 제2 부분(220)에 연속하여 형성되고, 제1 단면(103) 및 제2 단면(104) 각각에 배치될 수 있다.
즉, 제2 외부전극(200)의 제1 부분(210)은 세라믹 본체(100)의 상면(101) 및 하면(102) 각각의 양측에 배치된 제1 외부전극(111)을 덮는 부분이고, 제2 외부전극(200)의 제2 부분(220)은 세라믹 본체(100)의 제1 측면(105) 및 제2 측면(106)을 덮는 부분이며, 제2 외부전극(200)의 제3 부분(230)은 세라믹 본체(100)의 제1 단면(103) 및 제2 단면(104)을 덮는 부분이다. 여기서, 세라믹 본체(100)의 가장자리측 둘레면, 즉 상면(101), 하면(102), 제1 측면(105) 및 제2 측면(106)에 배치된 제1 부분(210) 및 제2 부분(220)은 세라믹 본체(100)의 길이 방향(L)에 따른 폭이 서로 동일하다. 다시 말하면, 제2 외부전극(200)이 세라믹 본체(100)의 상면(101), 하면(102), 제1 측면(105) 및 제2 측면(106)으로 연장되는 길이는 동일하다.
이러한 제2 외부전극(200)은 세라믹 본체(100)의 둘레면(101,102,105,106) 상에서 제1 외부전극(111)의 면적보다 작은 면적을 갖도록 형성될 수 있다. 만약 제2 외부전극(200)의 면적이 둘레면 상에서 제1 외부전극(111)의 면적과 같거나 클 경우, 제2 외부전극(200)의 제1 및 제2 부분(210,220)과 내부전극(121,122) 사이에 부유 용량이 발생하고, 이 부유 용량으로 인해 정전 용량의 편차가 발생하게 된다. 특히, 5G와 같은 고대역 주파수에서는 정전 용량에 약간의 편차가 발생해도 회로 특성에 크게 영향을 미치기 때문에 제2 외부전극(200)과 내부전극(121,122) 사이에서 발생할 수 있는 부유 용량을 억제하는 것이 바람직하다. 따라서, 본 발명은 제2 외부전극(200)의 제1 및 제2 부분(210,220)과 내부전극(121,122)이 대향하는 면적을 작게 함으로써 부유 용량의 발생을 억제하고, 정전 용량의 편차를 감소시킬 수 있다.
제2 외부전극(200)은 휠(wheel)을 이용해 도전성 페이스트를 전사하여 형성된 것일 수 있다. 휠을 이용한 터미네이션(Termination) 방법은 탄성이 있는 휠을 이용하여 휠의 압력을 조절함으로써 도전성 페이스트가 얇거나 두껍게 전사될 수 있어 두께 조절이 용이하다는 장점이 있다.
비록 도시되지는 않았으나, 제2 외부전극(200)은 복수의 층(미도시)으로 형성될 수도 있다. 일 예로, 제2 외부전극(200)을 형성하는 복수의 층은, 세라믹 본체(100)의 제1 단면(103) 및 제2 단면(104)을 통해 노출된 제1 및 제2 내부전극(121,122) 각각과 접하고 Cu를 포함한 제1 층과, Ag 에폭시를 포함한 제2 층과, Ni 또는 Sn을 포함하는 제3 층이 순차적으로 적층된 형태일 수 있다. 이때 제2 층에 포함된 Ag 에폭시는 전도성을 가지면서 유연성과 탄력성을 가진 물질이기 때문에 응력 변화가 큰 환경에서 충격 완화를 위한 쿠션 역할을 하여 크랙을 방지하는데 효과적이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 세라믹 커패시터(1)는 세라믹 본체(100)의 상면(101) 및 하면(102) 중 적어도 일면의 양측에 배치된 제1 외부전극(111)의 면적을 크게 함으로써 커패시터의 강도를 보강할 수 있고, 이로 인해 솔더링 접합 시 세라믹 본체(100)의 하부 양측에 응력이 집중되어 크랙이 발생하는 것을 방지할 수 있다. 이와 더불어, 제2 외부전극(200)은 세라믹 본체(100)의 둘레면 상에서 제1 외부전극(111)의 면적보다 작은 면적을 갖도록 형성되기 때문에 제2 외부전극(200)과 내부전극(121,122)이 대향하는 면적이 줄어들고, 제2 외부전극(200)과 내부전극(121,122) 사이에서 발생할 수 있는 부유 용량을 억제할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 4에 도시된 바에 의하면, 본 발명의 다른 실시예에 의한 세라믹 커패시터(1')는 세라믹 본체(100') 및 제2 외부전극(200)을 포함한다. 여기서, 세라믹 본체(100')는 측면 전극(300)을 더 포함하여 구성될 수 있다.
측면 전극(300)은 세라믹 본체(100')의 폭 방향으로 마주보는 제1 측면(105) 및 제2 측면(106) 각각의 양측에 배치될 수 있다. 이러한 측면 전극(300)은 복수의 유전체층(110,120,130)을 적층한 적층체가 소성된 후에 제1 측면(105) 및 제2 측면(106) 각각의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속인 전극 재료가 인쇄되어 형성될 수 있다. 또한, 측면 전극(300)은 복수의 유전체층(110,120,130)을 적층한 적층체가 압착 및 절단된 후에, 제1 측면(105) 및 제2 측면(106) 각각의 양측에 전극 재료가 인쇄되어 형성될 수 있다. 이때, 측면 전극(300)은 적층체의 소성 공정 시 동시에 소성될 수 있다.
이러한 측면 전극(300)은 제2 외부전극(200)의 형성 시 제2 외부전극(200)이 세라믹 본체(100)의 둘레면으로 연장되는 길이를 제어하기 위해 형성될 수 있다. 만약 도전성 페이스트의 도포에 의해 제2 외부전극(200)이 형성될 경우, 제2 외부전극(200)은 금속 재료인 측면 전극(300)을 덮는 길이만큼 형성될 수 있고, 유전체 재료로 이루어진 세라믹 본체(100)의 나머지 영역은 덮지 않게 형성될 수 있다. 이와 같이, 측면 전극(300)은 제2 외부전극(200)의 가이드 역할을 하여 제2 외부전극(200)의 형성 위치 및 크기가 정확히 제어될 수 있다.
도 5은 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법을 설명하기 위한 도면이고, 도 6은 본 발명의 다른 실시예에 의한 세라믹 커패시터 제조방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법은 도 5에 도시된 바와 같이, 복수의 유전체층(110,120,130)과 내부전극(121,122)을 포함하고, 상면(101) 및 하면(102) 중 적어도 일면의 양측에 제1 외부전극(111)이 배치된 세라믹 본체(100)를 제조하는 단계(S10)와, 세라믹 본체(100)의 길이 방향에서 마주보는 제1 단면(103) 및 제2 단면(104)과, 제1 단면(103) 및 상기 제2 단면(104) 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극(200)을 형성하는 단계(S20)를 포함할 수 있다.
도 2 및 도 5를 참조하면, 세라믹 본체(100)를 제조하는 단계(S10)는, 상면(101)과 하면(102) 중 한 면의 양측에 제1 외부전극(111)이 배치된 복수의 제1 유전체층(110), 내부전극이 배치된 복수의 제2 유전체층(120), 유전체만으로 이루어진 복수의 제3 유전체층(130)을 포함한 적층체를 형성하는 단계(S11)와, 적층체를 압착, 절단 및 소성하는 단계(S12)를 포함할 수 있다.
적층체를 형성하는 단계(S11)에서, 상면(101) 양측에 제1 외부전극(111)이 배치된 제1 유전체층(110)을 최상부에 배치하고, 하면(102) 양측에 제1 외부전극(111)이 배치된 제1 유전체층(110)을 최하부에 배치할 수 있다.
적층체를 형성하는 단계(S11)에서, 제1 외부전극(111)이 배치된 제1 유전체층(110)은 세라믹 시트의 상면(101)과 하면(102) 중 한 면의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속을 인쇄하여 형성한 것일 수 있다.
종래에는 외부전극을 페이스트에 세라믹 본체(100)의 양단부를 디핑(dipping)하는 공법으로 형성하는데, 디핑 공법의 경우 디핑 깊이를 정확히 제어하기가 어렵다는 단점이 있다. 반면, 본 발명은 제1 외부전극(111)을 세라믹 시트에 인쇄하여 형성하기 때문에, 제1 외부전극(111)의 형성 위치 및 크기를 정확히 제어할 수 있다. 아울러, 동일면의 양측에 배치된 제1 외부전극(111)들 사이의 간격도 정확히 제어가 가능하여 정전 용량의 편차를 감소시킬 수 있다.
적층체를 형성하는 단계(S11)에서, 내부전극이 배치된 복수의 제2 유전체층(120)을 제1 유전체층(110)들 사이에 배치하고, 유전체만으로 이루어진 복수의 제3 유전체층(130)을 제1 유전체층(110)과 제2 유전체층(120) 사이에 배치할 수 있다. 여기서, 제3 유전체층(130)은 제1 유전체층(110)과 제2 유전체층(120) 간의 적절한 간격을 확보하도록 배치됨으로써, 제1 유전체층(110)에 배치된 제1 외부전극(111)과 제2 유전체층(120)에 배치된 내부전극(121,122) 사이에 발생하는 부유 용량을 억제할 수 있다.
제2 외부전극(200)을 형성하는 단계(S20)에서, 제2 외부전극(200)은 제1 단면(103) 및 제2 단면(104) 각각으로부터 일단부까지의 거리가 제1 외부전극(111)보다 짧게 형성될 수 있다. 즉, 제2 외부전극(200)은 세라믹 본체(100)의 둘레면 상에서 제1 외부전극(111)의 면적보다 작은 면적을 갖도록 형성될 수 있다. 만약 제2 외부전극(200)의 면적이 둘레면 상에서 제1 외부전극(111)의 면적과 같거나 크게 형성될 경우, 제2 외부전극(200)의 제1 및 제2 부분(210,220)과 내부전극(121,122) 사이에 부유 용량이 발생하고, 이 부유 용량으로 인해 정전 용량의 편차가 발생하게 된다. 따라서, 본 발명은 제2 외부전극(200)의 제1 및 제2 부분(210,220)과 내부전극(121,122)이 대향하는 면적을 작게 함으로써 부유 용량의 발생을 억제하고, 정전 용량의 편차를 감소시킬 수 있다.
제2 외부전극(200)을 형성하는 단계(S20)에서, 제2 외부전극(200)은 휠(wheel)을 이용해 도전성 페이스트를 전사하여 형성할 수 있다. 휠을 이용한 터미네이션(termination) 방법은 탄성이 있는 휠을 이용하여 휠의 압력을 조절함으로써 도전성 페이스트가 얇거나 두껍게 전사될 수 있어 두께 조절이 용이하다는 장점이 있다.
도 6을 참조하면, 세라믹 본체(100)를 제조하는 단계(S10)는, 세라믹 본체(100)의 폭 방향으로 마주보는 제1 측면(105) 및 제2 측면(106) 각각의 양측에 측면 전극(300)을 형성하는 단계를 더 포함할 수 있다. 이러한 측면 전극(300)은 소성하는 단계(S12) 이후에 제1 측면(105) 및 제2 측면(106) 각각의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속인 전극 재료를 인쇄하여 형성할 수 있다.
또는, 측면 전극(300)은 소성하는 단계(S12)에서 형성될 수도 있다. 즉, 소성하는 단계(S12)에서, 복수의 제1 내지 제3 유전체층(130)이 적층된 적층체는 압착 및 절단된 후에, 적층체의 폭 방향으로 마주보는 한 쌍의 측면 각각의 양측에 전극 재료가 인쇄되어 형성될 수 있다. 이때, 측면 전극(300)은 적층체의 소성 공정 시 동시에 소성될 수 있다.
이러한 측면 전극(300)은 제2 외부전극(200)을 형성하는 단계(S20)에서 제2 외부전극(200)이 세라믹 본체(100)의 둘레면으로 연장되는 길이를 제어하기 위해 형성될 수 있다. 만약 도전성 페이스트의 도포에 의해 제2 외부전극(200)이 형성될 경우, 제2 외부전극(200)은 금속 재료인 측면 전극(300)을 덮는 길이만큼 형성될 수 있고, 유전체 재료로 이루어진 세라믹 본체(100)의 나머지 영역은 덮지 않게 형성될 수 있다. 이와 같이, 측면 전극(300)은 제2 외부전극(200)의 가이드 역할을 하여 제2 외부전극(200)의 형성 위치 및 크기가 정확히 제어될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1,1': 세라믹 커패시터 100,100': 세라믹 본체
101: 상면 102: 하면
103: 제1 단면 104: 제2 단면
105: 제1 측면 106: 제2 측면
110: 제1 유전체층 111: 제1 외부전극
120: 제2 유전체층 121: 제1 내부전극
122: 제2 내부전극 130: 제3 유전체층
200: 제2 외부전극 210: 제1 부분
220: 제2 부분 230: 제3 부분
300: 측면 전극

Claims (13)

  1. 복수의 유전체층과 내부전극을 포함하고, 상면 및 하면 중 적어도 일면의 양측에 제1 외부전극이 배치된 세라믹 본체를 제조하는 단계; 및
    상기 세라믹 본체의 길이 방향에서 마주보는 제1 단면 및 제2 단면과, 상기 제1 단면 및 상기 제2 단면 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극을 형성하는 단계를 포함하고,
    상기 제2 외부전극을 형성하는 단계에서,
    상기 제2 외부전극은 상기 제1 단면 및 상기 제2 단면 각각으로부터 일단부까지의 거리가 상기 제1 외부전극보다 짧게 형성되고,
    상기 세라믹 본체를 제조하는 단계는,
    상기 세라믹 본체의 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각의 양측에 측면 전극을 형성하는 단계를 더 포함하고,
    상기 제2 외부전극을 형성하는 단계에서,
    상기 제2 외부전극은 상기 제1 측면 및 상기 제2 측면에서 상기 측면 전극을 덮는 길이만큼 형성되는 세라믹 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 세라믹 본체를 제조하는 단계는,
    상면과 하면 중 한 면의 양측에 제1 외부전극이 배치된 복수의 제1 유전체층, 내부전극이 배치된 복수의 제2 유전체층, 유전체만으로 이루어진 복수의 제3 유전체층을 포함한 적층체를 형성하는 단계; 및
    상기 적층체를 압착, 절단 및 소성하는 단계를 포함하는 세라믹 커패시터 제조방법.
  3. 제2항에 있어서,
    상기 적층체를 형성하는 단계에서,
    상면 양측에 제1 외부전극이 배치된 제1 유전체층을 최상부에 배치하고, 하면 양측에 제1 외부전극이 배치된 제1 유전체층을 최하부에 배치하는 세라믹 커패시터 제조방법.
  4. 제3항에 있어서,
    상기 적층체를 형성하는 단계에서,
    내부전극이 배치된 복수의 제2 유전체층을 상기 제1 유전체층들 사이에 배치하고, 유전체만으로 이루어진 복수의 제3 유전체층을 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치하는 세라믹 커패시터 제조방법.
  5. 제2항에 있어서,
    상기 제2 외부전극을 형성하는 단계에서,
    상기 제2 외부전극은 상기 측면 전극을 덮는 길이만큼 상기 둘레면으로 연장되는 세라믹 커패시터 제조방법.
  6. 제2항에 있어서,
    상기 소성하는 단계에서,
    상기 적층체는 압착 및 절단된 후, 폭 방향으로 마주보는 한 쌍의 측면 각각의 양측에 측면 전극이 형성되고, 상기 적층체 및 상기 측면 전극이 동시에 소성되며,
    상기 제2 외부전극을 형성하는 단계에서,
    상기 제2 외부전극은 상기 측면 전극을 덮는 길이만큼 상기 둘레면으로 연장되는 세라믹 커패시터 제조방법.
  7. 제2항에 있어서,
    상기 적층체를 형성하는 단계에서,
    상기 제1 외부전극이 배치된 상기 제1 유전체층 각각은
    세라믹 시트의 상면과 하면 중 한 면의 양측에 Ag, Cu 중 하나 또는 이들의 혼합 금속인 전극 재료를 인쇄하여 형성한 것인 세라믹 커패시터 제조방법.
  8. 제1항에 있어서,
    상기 제2 외부전극을 형성하는 단계에서,
    상기 제2 외부전극은
    휠(wheel)을 이용해 도전성 페이스트를 전사하여 형성한 것인 세라믹 커패시터 제조방법.
  9. 복수의 유전체층과 내부전극을 포함하고, 상면 및 하면 중 적어도 일면의 양측에 제1 외부전극이 배치된 세라믹 본체; 및
    상기 세라믹 본체에서 길이 방향으로 마주보는 제1 단면 및 제2 단면과, 상기 제1 단면 및 상기 제2 단면 각각에 인접한 가장자리측 둘레면을 감싸는 제2 외부전극을 포함하고,
    상기 제2 외부전극은 상기 제1 단면 및 상기 제2 단면 각각으로부터 일단부까지의 거리가 상기 제1 외부전극보다 짧게 형성되고,
    상기 세라믹 본체는 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각의 양측에 배치된 측면 전극을 더 포함하고,
    상기 제2 외부전극은 상기 제1 측면 및 상기 제2 측면에서 상기 측면 전극을 덮는 길이만큼 형성된 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 제1 외부전극은
    상기 세라믹 본체의 상기 상면 및 상기 하면 각각의 양측에 배치된 세라믹 커패시터.
  11. 제9항에 있어서,
    상기 제2 외부전극은,
    상기 상면 및 상기 하면 각각에 배치되어 상기 제1 외부전극과 접하는 제1 부분;
    상기 제1 부분에 연속하여 형성되고, 상기 세라믹 본체의 폭 방향으로 마주보는 제1 측면 및 제2 측면 각각에 배치된 제2 부분; 및
    상기 제2 부분에 연속하여 형성되고, 상기 제1 단면 및 상기 제2 단면 각각에 배치된 제3 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분 각각은 상기 세라믹 본체의 길이 방향에 따른 폭이 서로 동일한 세라믹 커패시터.
  12. 제9항에 있어서,
    상기 제2 외부전극은 상기 측면 전극을 덮는 길이만큼 상기 둘레면으로 연장된 세라믹 커패시터.
  13. 제9항에 있어서,
    상기 세라믹 본체의 길이 방향에 따른 상기 제1 외부전극들 사이의 간격은 상기 제2 외부전극들 사이의 간격보다 더 짧은 세라믹 커패시터.
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