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KR102730501B1 - 반도체장치 - Google Patents

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KR102730501B1
KR102730501B1 KR1020170004432A KR20170004432A KR102730501B1 KR 102730501 B1 KR102730501 B1 KR 102730501B1 KR 1020170004432 A KR1020170004432 A KR 1020170004432A KR 20170004432 A KR20170004432 A KR 20170004432A KR 102730501 B1 KR102730501 B1 KR 102730501B1
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delay
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Abstract

반도체장치는 입력신호와 내부클럭의 위상차를 감지하여 감지신호를 생성하고, 상기 입력신호를 지연한 지연입력신호를 생성하는 감지신호생성회로 및 상기 감지신호에 응답하여 상기 내부클럭에 동기되거나 상기 내부클럭의 반전신호에 동기되어 상기 지연입력신호를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호로 출력하는 출력활성화신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 외부클럭과 내부클럭간의 도메인 크로싱 동작을 수행하는 반도체장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치의 경우 외부클럭을 입력받아 내부클럭을 생성하고, 이를 반도체장치 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)로 사용하고 있다. 그래서, 반도체장치 내부에서 내부클럭을 생성하기 위한 내부클럭 생성회로가 구비된다. 일반적으로, 외부클럭과 내부클럭 사이에는 반도체장치의 내부 지연으로 인한 스큐(Skew)가 발생하기 때문에 내부클럭 생성회로에서는 대표적으로 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)등이 있다.
한편, 반도체장치는 내부에서는 외부클럭에 동기화된 리드명령을 인가받고, 내부클럭에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 즉, 반도체장치 내부에서는 데이터를 출력하는 데 있어서, 외부클럭이 아닌 내부클럭을 이용한다. 때문에, 리드동작에는 외부클럭에 동기화된 리드명령을 내부클럭에 동기화시키는 동작이 필요하다. 이와 같이 동기화 대상이 되는 신호가 어떤 클럭신호에서 다른 클럭신호로 바뀌는 것을 도메인 크로싱(domain crossing)이라 한다.
본 발명은 서로 다른 위상을 갖는 외부클럭과 내부클럭간의 도메인 크로싱 동작을 수행하여 안정적인 데이터 입출력동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 입력신호와 내부클럭의 위상차를 감지하여 감지신호를 생성하고, 상기 입력신호를 지연한 지연입력신호를 생성하는 감지신호생성회로 및 상기 감지신호에 응답하여 상기 내부클럭에 동기되거나 상기 내부클럭의 반전신호에 동기되어 상기 지연입력신호를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호로 출력하는 출력활성화신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 입력신호와 내부클럭의 위상차를 감지하여 감지신호를 생성하고, 상기 입력신호를 지연한 지연입력신호를 생성하는 감지신호생성회로 및 상기 감지신호에 응답하여 상기 내부클럭에 동기되거나 상기 내부클럭의 반전신호에 동기되어 상기 지연입력신호를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호로 출력하며, 상기 감지신호에 응답하여 상기 입력신호의 입력시점을 조절하기 위한 지연조절신호를 카운팅하는 출력활성화신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 서로 다른 위상을 갖는 외부클럭과 내부클럭간의 도메인 크로싱 동작을 수행하여 안정적인 데이터 입출력동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 외부클럭으로부터 생성되는 입력신호와 내부클럭의 생성시점을 비교하여 입력신호의 입력시점을 조절함으로써 안정적인 데이터 입출력동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 감지신호생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 감지신호생성회로에 포함된 리셋신호생성회로의 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 감지신호생성회로에 포함된 비교회로의 구성을 도시한 도면이다.
도 5는 도 2에 도시된 감지신호생성회로에 포함된 지연입력신호생성회로의 구성을 도시한 도면이다.
도 6은 도 1에 도시된 반도체장치에 포함된 출력활성화신호생성회로의 구성을 도시한 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 반도체장치에 포함된 감지신호생성회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 감지신호생성회로에 포함된 제1 딜레이의 구성을 도시한 회로도이다.
도 11은 도 8에 도시된 반도체장치에 포함된 출력활성화신호생성회로의 구성을 도시한 도면이다.
도 12는 도 1 내지 도 11에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(10), 감지신호생성회로(20), 출력활성화신호생성회로(30), 데이터입출력회로(40) 및 메모리회로(50)를 포함할 수 있다.
커맨드디코더(10)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 입력신호(IN)를 생성할 수 있다. 커맨드디코더(10)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 외부커맨드(CMD)는 반도체장치를 제어하기 위해 외부에서 입력되는 신호로 설정될 수 있다. 외부클럭(CLK)은 반도체장치의 동작을 동기화하기 위해 외부에서 입력되는 신호로 설정될 수 있다. 외부커맨드(CMD) 및 외부클럭(CLK)은 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 외부커맨드(CMD)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 외부클럭(CLK)은 토글링되는 신호로 설정될 수 있다. 입력신호(IN)는 외부에서 입력되는 외부클럭(CLK)과 외부커맨드(CMD)로부터 생성되는 신호로 설정될 수 있다.
감지신호생성회로(20)는 입력신호(IN)와 내부클럭(ICLK)의 위상차를 감지하여 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(20)는 입력신호(IN)를 지연하여 제1 및 제2 지연입력신호(IND<1:2>)를 생성할 수 있다. 감지신호(DET)는 내부클럭(ICLK)의 생성시점과 입력신호(IN)의 입력시점이 설정구간이 아닌 경우 인에이블되는 신호로 설정될 수 있다. 내부클럭(ICLK)은 토글링되는 신호로 설정될 수 있다. 내부클럭(ICLK)은 반도체장치의 내부에 구비되는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)에서 생성될 수 있다. 한편, 외부클럭(CLK)과 내부클럭(ICLK)은 서로 다른 위상을 갖는 신호로 설정될 수 있다.
출력활성화신호생성회로(30)는 감지신호(DET)에 응답하여 내부클럭(ICLK)에 동기되거나 내부클럭(ICLK)의 반전신호에 동기되어 제1 및 제2 지연입력신호(IND<1:2>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(30)는 감지신호(DET)가 디스에이블되는 경우 내부클럭(ICLK)에 동기되어 제1 지연입력신호(IND<1>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(30)는 감지신호(DET)가 인에이블되는 경우 내부클럭(ICLK)의 반전신호에 동기되어 제2 지연입력신호(IND<2>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다.
데이터입출력회로(40)는 출력활성화신호(OEN)에 응답하여 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 데이터입출력회로(40)는 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 데이터입출력회로(40)는 라이트동작 시 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 외부로부터 데이터(DATA)를 입력받아 메모리회로(50)로 출력할 수 있다. 데이터입출력회로(40)는 리드동작 시 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 메모리회로(50)로부터 출력되는 데이터(DATA)를 외부로 출력할 수 있다.
메모리회로(50)는 라이트동작 시 데이터입출력회로(40)로부터 출력되는 데이터(DATA)를 저장할 수 있다. 메모리회로(50)는 라이트신호에 응답하여 데이터입출력회로(40)로부터 출력되는 데이터(DATA)를 저장할 수 있다. 메모리회로(50)는 리드동작 시 라이트동작 시 저장된 데이터(DATA)를 데이터입출력회로(40)로 출력할 수 있다. 메모리회로(50)는 리드신호에 응답하여 라이트동작 시 저장된 데이터(DATA)를 데이터입출력회로(40)로 출력할 수 있다.
도 2를 참고하면, 감지신호생성회로(20)는 리셋신호생성회로(21), 지연신호생성회로(22), 비교회로(23) 및 지연입력신호생성회로(24)를 포함할 수 있다.
리셋신호생성회로(21)는 입력신호(IN)에 응답하여 소정구간 발생하는 펄스를 포함하는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(21)는 입력신호(IN)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 시점에 소정구간 발생하는 펄스를 포함하는 리셋신호(RST)를 생성할 수 있다.
지연신호생성회로(22)는 제1 딜레이(221), 제2 딜레이(222) 및 제3 딜레이(223)를 포함할 수 있다. 제1 딜레이(221)는 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제2 딜레이(222)는 제1 지연신호(D1)를 지연하여 제2 지연신호(D2)를 생성할 수 있다. 제3 딜레이(223)는 제2 지연신호(D2)를 지연하여 제3 지연신호(D3)를 생성할 수 있다. 제1 딜레이(221), 제2 딜레이(222) 및 제3 딜레이(223)는 일반적인 딜레이회로로 구현될 수 있다. 제1 딜레이(221), 제2 딜레이(222) 및 제3 딜레이(223)의 지연량은 동일하게 설정될 수 있다.
이와 같은 지연신호생성회로(22)는 입력신호(IN)를 순차적으로 지연하여 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)를 생성할 수 있다.
비교회로(23)는 내부클럭(ICLK)에 동기되어 제1 지연신호(D1) 및 제3 지연신호(D3)의 위상을 비교하여 감지신호(DET)를 생성할 수 있다. 비교회로(23)는 내부클럭(ICLK)의 라이징엣지에 제1 지연신호(D1)의 로직레벨과 제3 지연신호(D3)의 로직레벨을 비교하여 감지신호(DET)를 생성할 수 있다. 감지신호(DET)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 살펴보도록 한다.
지연입력신호생성회로(24)는 내부클럭(ICLK)에 동기되어 제2 지연신호(D2)를 래치하여 제1 지연입력신호(IND<1>)를 생성할 수 있다. 지연입력신호생성회로(24)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)에 동기되어 제2 지연신호(D2)를 지연한 이후 래치하여 제2 지연입력신호(IND<2>)를 생성할 수 있다.
도 3을 참고하면, 리셋신호생성회로(21)는 인버터들(IV11,IV12,IV13,IV14,IV15) 및 엔드게이트(AND11)로 구현될 수 있다.
리셋신호생성회로(21)는 입력신호(IN)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 시점부터 소정구간 발생하는 펄스를 포함하는 리셋신호(RST)를 생성할 수 있다. 앞서 설명한 소정구간은 인버터들(IV12,IV13,IV14,IV15)의 지연량으로 설정될 수 있다. 리셋신호생성회로(21)는 일반적인 펄스생성회로로 구현될 수 있다.
도 4를 참고하면, 비교회로(23)는 정렬신호생성회로(231), 전달신호생성회로(232) 및 논리회로(233)를 포함할 수 있다.
정렬신호생성회로(231)는 제1 정렬신호생성회로(F21) 및 제2 정렬신호생성회로(F22)를 포함할 수 있다.
제1 정렬신호생성회로(F21)는 내부클럭(ICLK)에 동기되어 제1 지연신호(D1)를 래치하고, 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력할 수 있다. 제1 정렬신호생성회로(F21)는 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 제1 지연신호(D1)를 래치할 수 있다. 제1 정렬신호생성회로(F21)는 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력할 수 있다. 제1 정렬신호생성회로(F21)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
제2 정렬신호생성회로(F22)는 내부클럭(ICLK)에 동기되어 제3 지연신호(D3)를 래치하고, 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력할 수 있다. 제2 정렬신호생성회로(F22)는 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 제3 지연신호(D3)를 래치할 수 있다. 제2 정렬신호생성회로(F22)는 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력할 수 있다. 제2 정렬신호생성회로(F22)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
이와 같은 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 제1 지연신호(D1)를 래치하고 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력할 수 있다. 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 제3 지연신호(D3)를 래치하고 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력할 수 있다.
전달신호생성회로(232)는 동치게이트(EOR21), 래치(L21) 및 인버터(IV21)로 구현될 수 있다.
동치게이트(EOR21)는 제1 정렬신호(AS1)와 제2 정렬신호(AS2)의 로직레벨을 비교하여 비교신호(CMP)를 생성할 수 있다. 동치게이트(EOR21)는 제1 정렬신호(AS1)의 로직레벨과 제2 정렬신호(AS2)의 로직레벨이 상이한 경우 로직하이레벨로 인에이블되는 비교신호(CMP)를 생성할 수 있다. 동치게이트(EOR21)는 제1 정렬신호(AS1)의 로직레벨과 제2 정렬신호(AS2)의 로직레벨이 동일한 경우 로직로우레벨로 디스에이블되는 비교신호(CMP)를 생성할 수 있다.
래치(L21)는 비교신호(CMP)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 전달신호(TS1)를 생성할 수 있다. 래치(L21)는 리셋신호(RST)에 응답하여 초기화되는 제1 전달신호(TS1)를 생성할 수 있다. 래치(L21)는 리셋신호(RST)가 로직하이레벨로 입력되는 경우 초기화되는 제1 전달신호(TS1)를 생성할 수 있다. 초기화되는 제1 전달신호(TS1)는 로직로우레벨로 설정될 수 있다. 래치(L21)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
인버터(IV21)는 제2 정렬신호(AS2)를 반전 버퍼링하여 제2 전달신호(TS2)를 생성할 수 있다.
이와 같은 전달신호생성회로(232)는 리셋신호(RST)에 응답하여 초기화되는 제1 전달신호(TS1)를 생성할 수 있다. 전달신호생성회로(232)는 제1 정렬신호(AS1)와 제2 정렬신호(AS2)의 로직레벨을 비교하여 제1 전달신호(TS1)를 생성할 수 있다. 전달신호생성회로(232)는 제2 정렬신호(AS2)를 반전 버퍼링하여 제2 전달신호(TS2)를 생성할 수 있다.
논리회로(233)는 오어게이트(OR21)로 구현되어 제1 전달신호(TS1) 또는 제2 전달신호(TS2) 중 어느 하나가 입력되는 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 논리회로(233)는 제1 전달신호(TS1) 또는 제2 전달신호(TS2) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성할 수 있다. 논리회로(233)는 제1 전달신호(TS1) 및 제2 전달신호(TS2)를 논리합 연산을 수행하여 감지신호(DET)를 생성할 수 있다.
도 5를 참고하면 지연입력신호생성회로(24)는 제1 지연입력신호생성회로(241), 지연회로(242) 및 제2 지연입력신호생성회로(243)를 포함할 수 있다.
제1 지연입력신호생성회로(241)는 내부클럭(ICLK)에 동기되어 제2 지연신호(D2)를 래치하고, 래치된 제2 지연신호(D2)를 제1 지연입력신호(IND<1>)로 출력할 수 있다. 제1 지연입력신호생성회로(241)는 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 제2 지연신호(D2)를 래치할 수 있다. 제1 지연입력신호생성회로(241)는 래치된 제2 지연신호(D2)를 제1 지연입력신호(IND<1>)로 출력할 수 있다. 제1 지연입력신호생성회로(241)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
지연회로(242)는 제2 지연신호(D2)를 지연하여 내부지연신호(IDS)를 생성할 수 있다. 지연회로(242)는 제2 지연신호(D2)를 내부클럭(ICLK)의 반 주기만큼 지연하여 내부지연신호(IDS)를 생성할 수 있다. 지연회로(242)의 지연량은 실시예에 따라 다양하게 설정될 수 있다.
제2 지연입력신호생성회로(243)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)에 동기되어 내부지연신호(IDS)를 래치하고, 래치된 내부지연신호(IDS)를 제2 지연입력신호(IND<2>)로 출력할 수 있다. 제2 지연입력신호생성회로(242)는 반전내부클럭(ICLKB)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 내부지연신호(IDS)를 래치할 수 있다. 제2 지연입력신호생성회로(242)는 래치된 내부지연신호(IDS)를 제2 지연입력신호(IND<2>)로 출력할 수 있다. 제2 지연입력신호생성회로(242)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
도 6을 참고하면, 출력활성화신호생성회로(30)는 선택전달회로(31) 및 출력활성화신호출력회로(32)를 포함할 수 있다.
선택전달회로(31)는 전달게이트들(T31,T32)로 구현될 수 있다. 전달게이트(T31)는 감지신호(DET)가 로직하이레벨인 경우 턴온되어 제2 지연입력신호(IND<2>)를 선택신호(SEL)로 출력할 수 있다. 전달게이트(T32)는 감지신호(DET)가 로직로우레벨인 경우 턴온되어 제1 지연입력신호(IND<1>)를 선택신호(SEL)로 출력할 수 있다. 선택전달회로(31)는 감지신호(DET)가 로직하이레벨인 경우 제2 지연입력신호(IND<2>)를 선택신호(SEL)로 출력할 수 있다. 선택전달회로(31)는 감지신호(DET)가 로직로우레벨인 경우 제1 지연입력신호(IND<1>)를 선택신호(SEL)로 출력할 수 있다.
출력활성화신호출력회로(32)는 내부클럭(ICLK)에 동기되어 선택신호(SEL)를 래치하고, 래치된 선택신호(SEL)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호출력회로(32)는 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 선택신호(SEL)를 래치할 수 있다. 출력활성화신호출력회로(32)는 래치된 선택신호(SEL)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호출력회로(32)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
이와 같은 출력활성화신호생성회로(30)는 내부클럭(ICLK)에 동기되어 감지신호(DET)가 로직로우레벨인 경우 제1 지연입력신호(IND<1>)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(30)는 내부클럭(ICLK)에 동기되어 감지신호(DET)가 로직하이레벨인 경우 제2 지연입력신호(IND<2>)를 출력활성화신호(OEN)로 출력할 수 있다.
도 7을 참고하여 본 발명의 반도체장치에서 외부클럭(CLK)으로부터 생성되는 입력신호(IN)와 내부클럭(ICLK)간의 도메인 크로싱 동작을 수행하여 출력활성화신호(OEN)를 생성하는 동작을 설명하되, 입력신호(IN)의 입력시점이 느린 경우(CASE1), 정상인 경우(CASE2) 및 매우 느린 경우(CASE3)를 나누어 설명하면 다음과 같다.
우선, 입력신호(IN)의 입력시점이 느린 경우(CASE1)를 설명하면 다음과 같다.
T1 시점에 커맨드디코더(10)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 입력신호(IN)를 생성한다.
지연신호생성회로(22)는 입력신호(IN)를 지연하여 T1 시점 이후 순차적으로 로직하이레벨로 생성되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)를 생성한다.
T2 시점에 비교회로(23)의 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 제1 지연신호(D1)를 래치하고 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력한다. 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직로우레벨의 제3 지연신호(D3)를 래치하고 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력한다.
전달신호생성회로(232)는 제1 정렬신호(AS1)와 제2 정렬신호(AS2)의 로직레벨을 비교하여 로직하이레벨의 제1 전달신호(TS1)를 생성한다. 전달신호생성회로(232)는 제2 정렬신호(AS2)를 반전 버퍼링하여 로직하이레벨의 제2 전달신호(TS2)를 생성한다.
논리회로(233)는 로직하이레벨의 제1 전달신호(TS1) 및 로직하이레벨의 제2 전달신호(TS2)를 논리합 연산을 수행하여 로직하이레벨로 인에이블되는 감지신호(DET)를 생성한다. 감지신호(DET)가 로직하이레벨로 생성되는 경우는 내부클럭(ICLK)의 생성시점과 입력신호(IN)의 입력시점이 설정구간이 아닌 경우를 의미한다. 설정구간은 내부클럭(ICLK)의 생성시점인 내부클럭(ICLK)의 라이징엣지에 입력신호(IN)가 지연되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)가 로직하이레벨로 생성되는 구간으로 설정된다.
지연입력신호생성회로(24)의 제1 지연입력신호생성회로(241)는 내부클럭(ICLK)의 라이징엣지에 동기되어 제2 지연신호(D2)를 래치하고, 래치된 제2 지연신호(D2)를 제1 지연입력신호(IND<1>)로 출력한다. 이때, 제1 지연입력신호(IND<1>)는 제2 지연신호(D2)가 로직로우레벨에서 로직하이레벨로 레벨천이하고 내부클럭(ICLK)도 로직로우레벨에서 로직하이레벨로 레벨천이하는 시점이므로 로직하이레벨 또는 로직로우레벨인 비정상(abnormal) 상태로 생성될 수 있다.
T3 시점에 지연입력신호생성회로(24)의 지연회로(242)는 제2 지연신호(D2)를 지연하여 로직하이레벨의 내부지연신호(IDS)를 생성한다.
T4 시점에 지연입력신호생성회로(24)의 제2 지연입력신호생성회로(243)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)의 라이징엣지에 동기되어 로직하이레벨의 내부지연신호(IDS)를 래치하고, 래치된 내부지연신호(IDS)를 제2 지연입력신호(IND<2>)로 출력한다.
출력활성화신호생성회로(30)의 선택전달회로(31)는 로직하이레벨의 감지신호(DET)에 응답하여 제2 지연입력신호(IND2)를 선택신호(SEL)로 출력한다.
T5 시점에 출력활성화신호생성회로(30)의 출력활성화신호출력회로(32)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 선택신호(SEL)를 출력활성화신호(OEN)으로 출력한다.
데이터입출력회로(40)는 로직하이레벨의 출력활성화신호(OEN)에 응답하여 라이트동작 시 내부클럭(ICLK)에 동기되어 데이터(DATA)를 메모리회로(50)로 출력하고, 리드동작 시 메모리회로(50)로부터 출력되는 데이터(DATA)를 외부로 출력한다.
메모리회로(50)는 라이트동작 시 데이터입출력회로(40)로부터 출력되는 데이터(DATA)를 저장하고, 리드동작 시 저장된 데이터(DATA)를 데이터입출력회로(40)로 출력할 수 있다.
다음으로, 입력신호(IN)의 입력시점이 정상인 경우(CASE2)를 설명하면 다음과 같다.
T6 시점에 커맨드디코더(10)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 입력신호(IN)를 생성한다.
지연신호생성회로(22)는 입력신호(IN)를 지연하여 T6 시점 이후 순차적으로 로직하이레벨로 생성되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)를 생성한다.
T7 시점에 비교회로(23)의 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 제1 지연신호(D1)를 래치하고 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력한다. 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 제3 지연신호(D3)를 래치하고 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력한다.
전달신호생성회로(232)는 제1 정렬신호(AS1)와 제2 정렬신호(AS2)의 로직레벨을 비교하여 로직로우레벨의 제1 전달신호(TS1)를 생성한다. 전달신호생성회로(232)는 제2 정렬신호(AS2)를 반전 버퍼링하여 로직로우레벨의 제2 전달신호(TS2)를 생성한다.
논리회로(233)는 로직로우레벨의 제1 전달신호(TS1) 및 로직로우레벨의 제2 전달신호(TS2)를 논리합 연산을 수행하여 로직로우레벨로 디스에이블되는 감지신호(DET)를 생성한다. 감지신호(DET)가 로직로우레벨로 생성되는 경우는 내부클럭(ICLK)의 생성시점과 입력신호(IN)의 입력시점이 설정구간인 경우를 의미한다. 설정구간은 내부클럭(ICLK)의 생성시점인 내부클럭(ICLK)의 라이징엣지에 입력신호(IN)가 지연되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)가 로직하이레벨로 생성되는 구간으로 설정된다.
지연입력신호생성회로(24)의 제1 지연입력신호생성회로(241)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 제2 지연신호(D2)를 래치하고, 래치된 제2 지연신호(D2)를 제1 지연입력신호(IND<1>)로 출력한다.
T8 시점에 지연입력신호생성회로(24)의 지연회로(242)는 제2 지연신호(D2)를 지연하여 로직하이레벨의 내부지연신호(IDS)를 생성한다.
T9 시점에 지연입력신호생성회로(24)의 제2 지연입력신호생성회로(243)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)의 라이징엣지에 동기되어 로직하이레벨의 내부지연신호(IDS)를 래치하고, 래치된 내부지연신호(IDS)를 제2 지연입력신호(IND<2>)로 출력한다.
출력활성화신호생성회로(30)의 선택전달회로(31)는 로직로우레벨의 감지신호(DET)에 응답하여 제1 지연입력신호(IND1)를 선택신호(SEL)로 출력한다.
T10 시점에 출력활성화신호생성회로(30)의 출력활성화신호출력회로(32)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 선택신호(SEL)를 출력활성화신호(OEN)으로 출력한다.
데이터입출력회로(40)는 로직하이레벨의 출력활성화신호(OEN)에 응답하여 라이트동작 시 내부클럭(ICLK)에 동기되어 데이터(DATA)를 메모리회로(50)로 출력하고, 리드동작 시 메모리회로(50)로부터 출력되는 데이터(DATA)를 외부로 출력한다.
메모리회로(50)는 라이트동작 시 데이터입출력회로(40)로부터 출력되는 데이터(DATA)를 저장하고, 리드동작 시 저장된 데이터(DATA)를 데이터입출력회로(40)로 출력할 수 있다.
다음으로, 입력신호(IN)의 입력시점이 매우 느린 경우(CASE3)를 설명하면 다음과 같다.
T11 시점에 커맨드디코더(10)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 입력신호(IN)를 생성한다.
지연신호생성회로(22)는 입력신호(IN)를 지연하여 T11 시점 이후 순차적으로 로직하이레벨로 생성되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)를 생성한다.
T12 시점에 비교회로(23)의 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 제1 지연신호(D1)를 래치하고 래치된 제1 지연신호(D1)를 제1 정렬신호(AS1)로 출력한다. 정렬신호생성회로(231)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직로우레벨의 제3 지연신호(D3)를 래치하고 래치된 제3 지연신호(D3)를 제2 정렬신호(AS2)로 출력한다. 이때, 제1 정렬신호(AS1)는 제1 지연신호(D1)가 로직로우레벨에서 로직하이레벨로 레벨천이하고 내부클럭(ICLK)도 로직로우레벨에서 로직하이레벨로 레벨천이하는 시점이므로 로직하이레벨 또는 로직로우레벨인 비정상(abnormal) 상태로 생성될 수 있다.
전달신호생성회로(232)는 제1 정렬신호(AS1)와 제2 정렬신호(AS2)의 로직레벨을 비교하여 로직하이레벨 또는 로직로우레벨의 제1 전달신호(TS1)를 생성한다. 전달신호생성회로(232)는 제2 정렬신호(AS2)를 반전 버퍼링하여 로직하이레벨의 제2 전달신호(TS2)를 생성한다.
논리회로(233)는 로직하이레벨의 제2 전달신호(TS2)에 응답하여 로직하이레벨로 인에이블되는 감지신호(DET)를 생성한다. 감지신호(DET)가 로직하이레벨로 생성되는 경우는 내부클럭(ICLK)의 생성시점과 입력신호(IN)의 입력시점이 설정구간이 아닌 경우를 의미한다. 설정구간은 내부클럭(ICLK)의 생성시점인 내부클럭(ICLK)의 라이징엣지에 입력신호(IN)가 지연되는 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)가 로직하이레벨로 생성되는 구간으로 설정된다.
지연입력신호생성회로(24)의 제1 지연입력신호생성회로(241)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직로우레벨의 제2 지연신호(D2)를 래치하고, 래치된 제2 지연신호(D2)를 제1 지연입력신호(IND<1>)로 출력한다.
T13 시점에 지연입력신호생성회로(24)의 지연회로(242)는 제2 지연신호(D2)를 지연하여 로직하이레벨의 내부지연신호(IDS)를 생성한다.
T14 시점에 지연입력신호생성회로(24)의 제2 지연입력신호생성회로(243)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)의 라이징엣지에 동기되어 로직하이레벨의 내부지연신호(IDS)를 래치하고, 래치된 내부지연신호(IDS)를 제2 지연입력신호(IND<2>)로 출력한다.
출력활성화신호생성회로(30)의 선택전달회로(31)는 로직하이레벨의 감지신호(DET)에 응답하여 제2 지연입력신호(IND2)를 선택신호(SEL)로 출력한다.
T15 시점에 출력활성화신호생성회로(30)의 출력활성화신호출력회로(32)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨의 선택신호(SEL)를 출력활성화신호(OEN)으로 출력한다.
데이터입출력회로(40)는 로직하이레벨의 출력활성화신호(OEN)에 응답하여 라이트동작 시 내부클럭(ICLK)에 동기되어 데이터(DATA)를 메모리회로(50)로 출력하고, 리드동작 시 메모리회로(50)로부터 출력되는 데이터(DATA)를 외부로 출력한다.
메모리회로(50)는 라이트동작 시 데이터입출력회로(40)로부터 출력되는 데이터(DATA)를 저장하고, 리드동작 시 저장된 데이터(DATA)를 데이터입출력회로(40)로 출력할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 외부클럭(CLK)으로부터 생성되는 입력신호(IN)의 입력시점에 관계없이 입력신호(IN)와 내부클럭(ICLK)간의 도메인 크로싱 동작을 수행하여 안정적인 데이터 입출력동작을 수행할 수 있다.
도 8을 참고하면 본 발명의 다른 실시예에 따른 반도체장치는 커맨드디코더(100), 감지신호생성회로(200), 출력활성화신호생성회로(300), 데이터입출력회로(400) 및 메모리회로(500)를 포함할 수 있다.
커맨드디코더(100)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 입력신호(IN)를 생성할 수 있다. 커맨드디코더(100)는 외부클럭(CLK)에 동기되어 외부커맨드(CMD)를 디코딩하여 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 외부커맨드(CMD)는 반도체장치를 제어하기 위해 외부에서 입력되는 신호로 설정될 수 있다. 외부클럭(CLK)은 반도체장치의 동작을 동기화하기 위해 외부에서 입력되는 신호로 설정될 수 있다. 외부커맨드(CMD) 및 외부클럭(CLK)은 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 외부커맨드(CMD)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 외부클럭(CLK)은 토글링되는 신호로 설정될 수 있다. 입력신호(IN)는 외부에서 입력되는 외부클럭(CLK)과 외부커맨드(CMD)로부터 생성되는 신호로 설정될 수 있다.
감지신호생성회로(200)는 입력신호(IN)와 내부클럭(ICLK)의 위상차를 감지하여 감지신호(DET)를 생성할 수 있다. 감지신호생성회로(200)는 입력신호(IN)를 지연하여 제1 및 제2 지연입력신호(IND<1:2>)를 생성할 수 있다. 감지신호생성회로(200)는 제1 내지 제3 지연조절신호(DCTR<1:3>)에 응답하여 조절되는 지연량으로 입력신호(IN)를 지연하여 제1 및 제2 지연입력신호(IND<1:2>)를 생성할 수 있다. 감지신호(DET)는 내부클럭(ICLK)의 생성시점과 입력신호(IN)의 입력시점이 설정구간 이상인 경우 인에이블되는 신호로 설정될 수 있다. 내부클럭(ICLK)은 토글링되는 신호로 설정될 수 있다. 내부클럭(ICLK)은 반도체장치의 내부에 구비되는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)에서 생성될 수 있다. 한편, 외부클럭(CLK)과 내부클럭(ICLK)은 서로 다른 위상을 갖는 신호로 설정될 수 있다
출력활성화신호생성회로(300)는 감지신호(DET)에 응답하여 내부클럭(ICLK)에 동기되거나 내부클럭(ICLK)의 반전신호에 동기되어 제1 및 제2 지연입력신호(IND<1:2>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(300)는 감지신호(DET)가 디스에이블되는 경우 내부클럭(ICLK)에 동기되어 제1 지연입력신호(IND<1>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(300)는 감지신호(DET)가 인에이블되는 경우 내부클럭(ICLK)의 반전신호에 동기되어 제2 지연입력신호(IND<2>)를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(300)는 감지신호(DET)에 응답하여 제1 내지 제3 지연조절신호(DCTR<1:3>)를 카운팅할 수 있다. 제1 내지 제3 지연조절신호(DCTR<1:3>)는 입력신호(IN)의 입력시점을 조절하기 위한 신호로 설정될 수 있다.
데이터입출력회로(400)는 출력활성화신호(OEN)에 응답하여 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 데이터입출력회로(400)는 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 데이터입출력회로(400)는 라이트동작 시 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 외부로부터 데이터(DATA)를 입력받아 메모리회로(500)로 출력할 수 있다. 데이터입출력회로(400)는 리드동작 시 출력활성화신호(OEN)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기되어 메모리회로(500)로부터 출력되는 데이터(DATA)를 외부로 출력할 수 있다.
메모리회로(500)는 라이트동작 시 데이터입출력회로(400)로부터 출력되는 데이터(DATA)를 저장할 수 있다. 메모리회로(500)는 라이트신호에 응답하여 데이터입출력회로(400)로부터 출력되는 데이터(DATA)를 저장할 수 있다. 메모리회로(500)는 리드동작 시 라이트동작 시 저장된 데이터(DATA)를 데이터입출력회로(400)로 출력할 수 있다. 메모리회로(500)는 리드신호에 응답하여 라이트동작 시 저장된 데이터(DATA)를 데이터입출력회로(400)로 출력할 수 있다.
도 9를 참고하면 감지신호생성회로(200)는 리셋신호생성회로(25), 지연신호생성회로(26), 비교회로(27) 및 지연입력신호생성회로(28)를 포함할 수 있다.
리셋신호생성회로(25)는 입력신호(IN)에 응답하여 소정구간 발생하는 펄스를 포함하는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(25)는 입력신호(IN)가 로직하이레벨에서 로직로우레벨로 레벨천이하는 시점에 소정구간 발생하는 펄스를 포함하는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(25)는 도 3에 도시된 리셋신호생성회로(21)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
지연신호생성회로(26)는 제1 딜레이(261), 제2 딜레이(262) 및 제3 딜레이(263)를 포함할 수 있다. 제1 딜레이(261)는 제1 내지 제3 지연조절신호(DCTR<1:3>)에 따라 설정되는 지연량으로 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제2 딜레이(262)는 제1 내지 제3 지연조절신호(DCTR<1:3>)에 따라 설정되는 지연량으로 제1 지연신호(D1)를 지연하여 제2 지연신호(D2)를 생성할 수 있다. 제3 딜레이(263)는 제1 내지 제3 지연조절신호(DCTR<1:3>)에 따라 설정되는 지연량으로 제2 지연신호(D2)를 지연하여 제3 지연신호(D3)를 생성할 수 있다. 제1 딜레이(261), 제2 딜레이(262) 및 제3 딜레이(263)는 일반적인 딜레이회로로 구현될 수 있다. 제1 딜레이(261), 제2 딜레이(262) 및 제3 딜레이(263)의 지연량은 동일하게 설정될 수 있다.
이와 같은 지연신호생성회로(26)는 제1 내지 제3 지연조절신호(DCTR<1:3>)에 따라 설정되는 지연량으로 입력신호(IN)를 순차적으로 지연하여 제1 지연신호(D1), 제2 지연신호(D2) 및 제3 지연신호(D3)를 생성할 수 있다.
비교회로(27)는 내부클럭(ICLK)에 동기되어 제1 지연신호(D1) 및 제3 지연신호(D3)의 위상을 비교하여 감지신호(DET)를 생성할 수 있다. 비교회로(27)는 내부클럭(ICLK)의 라이징엣지에 제1 지연신호(D1)의 로직레벨과 제3 지연신호(D3)의 로직레벨을 비교하여 감지신호(DET)를 생성할 수 있다. 비교회로(27)는 도 4에 도시된 비교회로(23)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
지연입력신호생성회로(28)는 내부클럭(ICLK)에 동기되어 제2 지연신호(D2)를 래치하여 제1 지연입력신호(IND<1>)를 생성할 수 있다. 지연입력신호생성회로(28)는 내부클럭(ICLK)의 반전신호인 반전내부클럭(ICLKB)에 동기되어 제2 지연신호(D2)를 지연한 이후 래치하여 제2 지연입력신호(IND<2>)를 생성할 수 있다. 지연입력신호생성회로(28)는 도 5에 도시된 지연입력신호생성회로(24)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 10을 참고하면, 제1 딜레이(261)는 제1 단위딜레이(UD21), 제2 단위딜레이(UD22), 제3 단위딜레이(UD23) 및 제4 단위딜레이(UD24)를 포함할 수 있다.
제1 단위딜레이(UD21)는 낸드게이트들(NAND21,NAND22) 및 인버터(IV31)로 구현될 수 있다. 제1 단위딜레이(UD21)는 제3 지연제어신호(DCTR<3>)가 로직하이레벨로 인에이블되는 경우 전원전압(VDD)에 응답하여 입력신호(IN)를 제1 지연량만큼 지연하여 제1 전치지연신호(PD1)를 생성할 수 있다. 제1 단위딜레이(UD21)는 제3 지연제어신호(DCTR<3>)가 로직로우레벨로 디스에이블되는 경우 전원전압(VDD)에 응답하여 로직하이레벨의 제1 전치지연신호(PD1)를 생성할 수 있다. 제1 지연량은 낸드게이트들(NAND21,NAND22) 및 인버터(IV31)의 내부지연량의 합으로 설정될 수 있다.
제2 단위딜레이(UD22)는 낸드게이트들(NAND23,NAND24) 및 인버터(IV32)로 구현될 수 있다. 제2 단위딜레이(UD22)는 제2 지연제어신호(DCTR<2>)가 로직하이레벨로 인에이블되는 경우 제1 전치지연신호(PD1)에 응답하여 입력신호(IN)를 제2 지연량만큼 지연하여 제2 전치지연신호(PD2)를 생성할 수 있다. 제2 단위딜레이(UD22)는 제2 지연제어신호(DCTR<2>)가 로직로우레벨로 디스에이블되는 경우 제1 전치지연신호(PD1)를 버퍼링하여 제2 전치지연신호(PD2)를 생성할 수 있다. 제2 지연량은 낸드게이트들(NAND23,NAND24) 및 인버터(IV32)의 내부지연량의 합으로 설정될 수 있다.
제3 단위딜레이(UD23)는 낸드게이트들(NAND25,NAND26) 및 인버터(IV33)로 구현될 수 있다. 제3 단위딜레이(UD23)는 제1 지연제어신호(DCTR<1>)가 로직하이레벨로 인에이블되는 경우 제2 전치지연신호(PD2)에 응답하여 입력신호(IN)를 제3 지연량만큼 지연하여 제3 전치지연신호(PD3)를 생성할 수 있다. 제3 단위딜레이(UD23)는 제1 지연제어신호(DCTR<1>)가 로직로우레벨로 디스에이블되는 경우 제2 전치지연신호(PD2)를 버퍼링하여 제3 전치지연신호(PD3)를 생성할 수 있다. 제2 지연량은 낸드게이트들(NAND25,NAND26) 및 인버터(IV33)의 내부지연량의 합으로 설정될 수 있다.
제4 단위딜레이(UD24)는 낸드게이트들(NAND27,NAND28)로 구현될 수 있다. 제4 단위딜레이(UD24)는 초기화신호(INT)가 로직하이레벨로 인에이블되는 경우 입력신호(IN)를 제4 지연량만큼 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제4 단위딜레이(UD24)는 초기화신호(INT)가 로직로우레벨로 디스에이블되는 경우 제3 전치지연신호(PD3)를 반전버퍼링하여 제1 지연신호(D1)를 생성할 수 있다. 제4 지연량은 낸드게이트들(NAND27,NAND28)의 내부지연량의 합으로 설정될 수 있다. 초기화신호(INT)는 제1 내지 제3 지연조절신호(DCTR<1:3>)가 카운팅되지 않는 경우 로직하이레벨로 인에이블되는 신호이다. 초기화신호(INT)는 제1 내지 제3 지연조절신호(DCTR<1:3>) 중 어느 하나가 카운팅되는 경우 로직로우레벨로 디스에이블되는 신호이다.
이와 같은 제1 딜레이(261)는 초기화신호(INT)가 인에이블되는 경우 제4 단위딜레이(UD24)의 제4 지연량만큼 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제1 딜레이(261)는 제1 지연조절신호(DCTR<1>)가 인에이블되는 경우 제3 단위딜레이(UD23)의 제3 지연량 및 제4 단위딜레이(UD24)의 제4 지연량의 합만큼 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제1 딜레이(261)는 제2 지연조절신호(DCTR<2>)가 인에이블되는 경우 제2 단위딜레이(UD22)의 제2 지연량, 제3 단위딜레이(UD23)의 제3 지연량 및 제4 단위딜레이(UD24)의 제4 지연량의 합만큼 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 제1 딜레이(261)는 제3 지연조절신호(DCTR<3>)가 인에이블되는 경우 제1 단위딜레이(UD21)의 제1 지연량, 제2 단위딜레이(UD22)의 제2 지연량, 제3 단위딜레이(UD23)의 제3 지연량 및 제4 단위딜레이(UD24)의 제4 지연량의 합만큼 입력신호(IN)를 지연하여 제1 지연신호(D1)를 생성할 수 있다.
한편, 제2 딜레이(262) 및 제3 딜레이(263)는 제1 딜레이(261)와 입출력신호만 상이할 뿐 제1 딜레이(261)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11을 참고하면 출력활성화신호생성회로(300)는 선택전달회로(310), 출력활성화신호출력회로(320) 및 카운터(330)를 포함할 수 있다.
선택전달회로(310)는 전달게이트들(T33,T34)로 구현될 수 있다. 전달게이트(T33)는 감지신호(DET)가 로직하이레벨인 경우 턴온되어 제2 지연입력신호(IND<2>)를 선택신호(SEL)로 출력할 수 있다. 전달게이트(T34)는 감지신호(DET)가 로직로우레벨인 경우 턴온되어 제1 지연입력신호(IND<1>)를 선택신호(SEL)로 출력할 수 있다. 선택전달회로(310)는 감지신호(DET)가 로직하이레벨인 경우 제2 지연입력신호(IND<2>)를 선택신호(SEL)로 출력할 수 있다. 선택전달회로(310)는 감지신호(DET)가 로직로우레벨인 경우 제1 지연입력신호(IND<1>)를 선택신호(SEL)로 출력할 수 있다.
출력활성화신호출력회로(320)는 내부클럭(ICLK)에 동기되어 선택신호(SEL)를 래치하고, 래치된 선택신호(SEL)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호출력회로(320)는 내부클럭(ICLK)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 경우 선택신호(SEL)를 래치할 수 있다. 출력활성화신호출력회로(320)는 래치된 선택신호(SEL)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호출력회로(320)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
카운터(330)는 감지신호(DET)에 응답하여 순차적으로 카운팅되는 제1 내지 제3 지연조절신호(DCTR<1:3>)를 생성할 수 있다. 카운터(330)은 감지신호(DET)가 로직하이레벨로 입력되는 경우 순차적으로 카운팅되는 제1 내지 제3 지연조절신호(DCTR<1:3>)를 생성할 수 있다. 카운터(330)는 제1 내지 제3 지연조절신호(DCTR<1:3>)가 카운팅되지 않는 경우 로직하이레벨로 인에이블되는 초기화신호(INT)를 생성한다.
이와 같은 출력활성화신호생성회로(300)는 내부클럭(ICLK)에 동기되어 감지신호(DET)가 로직로우레벨인 경우 제1 지연입력신호(IND<1>)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(300)는 내부클럭(ICLK)에 동기되어 감지신호(DET)가 로직하이레벨인 경우 제2 지연입력신호(IND<2>)를 출력활성화신호(OEN)로 출력할 수 있다. 출력활성화신호생성회로(300)는 감지신호(DET)에 응다하여 순차적으로 카운팅되는 제1 내지 제3 지연조절신호(DCTR<1:3>)를 생성할 수 있다.
이와 같은 본 발명의 다른 실시예에 따른 반도체장치는 외부클럭(CLK)으로부터 생성되는 입력신호(IN)의 입력시점에 관계없이 입력신호(IN)와 내부클럭(ICLK)간의 도메인 크로싱 동작을 수행하여 안정적인 데이터 입출력동작을 수행할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체장치는 입력신호(IN)의 입력시점과 내부클럭(ICLK)의 생성시점을 비교하여 입력신호(IN)의 입력시점을 조절함으로써 안정적인 데이터 입출력동작을 수행할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 8에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
10. 커맨드디코더 20. 감지신호생성회로
30. 출력활성화신호생성회로 31. 선택전달회로
32. 동기화회로 40. 데이터입출력회로
50. 메모리회로 21. 리셋신호생성회로
22. 지연신호생성회로 23. 비교회로
24. 지연입력신호생성회로 231. 정렬신호생성회로
232. 전달신호생성회로 233. 논리회로
241. 제1 지연입력신호생성회로 242. 지연회로
243. 제2 지연입력신호생성회로
제2 실시예
100. 커맨드디코더 200. 감지신호생성회로
300. 출력활성화신호생성회로 400. 데이터입출력회로
500. 메모리회로 25. 리셋신호생성회로
26. 지연신호생성회로 27. 비교회로
28. 지연입력신호생성회로 310. 선택전달회로
320. 동기화회로 330. 카운터

Claims (20)

  1. 외부클럭에 동기 되어 외부로부터 입력되는 외부커맨드를 디코딩하여 입력신호를 생성하는 커맨드디코더;
    상기 입력신호와 내부클럭의 위상차를 감지하여 감지신호를 생성하고, 상기 입력신호를 지연한 지연입력신호를 생성하는 감지신호생성회로; 및
    상기 감지신호에 응답하여 상기 내부클럭에 동기되거나 상기 내부클럭의 반전신호에 동기되어 상기 지연입력신호를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호로 출력하는 출력활성화신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 감지신호는 상기 내부클럭의 생성시점과 상기 입력신호의 입력시점이 설정구간이 아닌 경우 인에이블되는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 입력신호는 외부에서 입력되는 상기 외부클럭과 상기 외부커맨드로부터 생성되는 신호인 반도체장치.
  4. 제 3 항에 있어서, 상기 외부클럭과 상기 내부클럭은 토글링되는 신호이고, 상기 외부클럭과 상기 내부클럭은 서로 다른 위상을 갖는 신호인 반도체장치.
  5. 제 1 항에 있어서, 상기 감지신호생성회로는
    상기 입력신호를 순차적으로 지연하여 제1 지연신호, 제2 지연신호 및 제3 지연신호를 생성하는 지연신호생성회로;
    상기 내부클럭에 동기되어 상기 제1 지연신호 및 상기 제3 지연신호의 위상을 비교하여 상기 감지신호를 생성하는 비교회로; 및
    상기 내부클럭에 동기되어 상기 제2 지연신호를 래치하여 제1 지연입력신호를 생성하고, 상기 내부클럭의 반전신호인 반전내부클럭에 동기되어 상기 제2 지연신호를 지연한 이후 래치하여 제2 지연입력신호를 생성하는 지연입력신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 비교회로는
    상기 내부클럭에 동기되어 상기 제1 및 제3 지연신호를 래치하고 래치된 상기 제1 및 제3 지연신호를 제1 및 제2 정렬신호로 출력하는 정렬신호생성회로;
    상기 제1 정렬신호와 상기 제2 정렬신호의 위상을 비교하여 제1 전달신호를 생성하고, 상기 제2 정렬신호를 반전 버퍼링하여 제2 전달신호를 생성하는 전달신호생성회로; 및
    상기 제1 전달신호 또는 상기 제2 전달신호 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 감지신호를 생성하는 논리회로를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 지연입력신호생성회로는
    상기 내부클럭에 동기되어 상기 제2 지연신호를 래치하고, 래치된 상기 제2 지연신호를 상기 제1 지연입력신호로 출력하는 제1 지연입력신호생성회로;
    상기 제2 지연신호를 소정구간 지연하여 내부지연신호를 생성하는 지연회로; 및
    상기 반전내부클럭에 동기되어 상기 내부지연신호를 래치하고, 래치된 상기 내부지연신호를 상기 제2 지연입력신호로 출력하는 제2 지연입력신호생성회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 출력활성화신호생성회로는
    상기 감지신호에 응답하여 제1 지연입력신호 및 제2 지연입력신호 중 어느 하나를 선택신호로 출력하는 선택전달회로; 및
    상기 내부클럭에 동기되어 상기 선택신호를 래치하고, 래치된 상기 선택신호를 상기 출력활성화신호로 출력하는 출력활성화신호출력회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 선택전달회로는
    상기 감지신호가 인에이블되는 경우 상기 제2 지연입력신호를 상기 선택신호로 출력하고, 상기 감지신호가 디스에이블되는 경우 상기 제1 지연입력신호를 상기 선택신호로 출력하는 반도체장치.
  10. 외부클럭에 동기 되어 외부로부터 입력되는 외부커맨드를 디코딩하여 입력신호를 생성하는 커맨드디코더;
    상기 입력신호와 내부클럭의 위상차를 감지하여 감지신호를 생성하고, 상기 입력신호를 지연한 지연입력신호를 생성하는 감지신호생성회로; 및
    상기 감지신호에 응답하여 상기 내부클럭에 동기되거나 상기 내부클럭의 반전신호에 동기되어 상기 지연입력신호를 래치하여 데이터출력동작을 활성화시키는 출력활성화신호로 출력하며, 상기 감지신호에 응답하여 상기 입력신호의 입력시점을 조절하기 위한 지연조절신호를 카운팅하는 출력활성화신호생성회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 감지신호는 상기 내부클럭의 생성시점과 상기 입력신호의 입력시점이 설정구간이 아닌 경우 인에이블되는 신호인 반도체장치.
  12. 제 10 항에 있어서, 상기 입력신호는 외부에서 입력되는 상기 외부클럭과 상기 외부커맨드로부터 생성되는 신호인 반도체장치.
  13. 제 12 항에 있어서, 상기 외부클럭과 상기 내부클럭은 토글링되는 신호이고, 상기 외부클럭과 상기 내부클럭은 서로 다른 위상을 갖는 신호인 반도체장치.
  14. 제 10 항에 있어서, 상기 감지신호생성회로는
    상기 지연조절신호에 응답하여 설정되는 지연량으로 상기 입력신호를 지연하여 제1 지연신호, 제2 지연신호 및 제3 지연신호를 생성하는 지연신호생성회로;
    상기 내부클럭에 동기되어 상기 제1 지연신호 및 상기 제3 지연신호의 위상을 비교하여 상기 감지신호를 생성하는 비교회로; 및
    상기 내부클럭에 동기되어 상기 제2 지연신호를 래치하여 제1 지연입력신호를 생성하고, 상기 내부클럭의 반전신호인 반전내부클럭에 동기되어 상기 제2 지연신호를 지연한 이후 래치하여 제2 지연입력신호를 생성하는 지연입력신호생성회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 지연신호생성회로는
    상기 지연조절신호에 응답하여 조절되는 지연량으로 상기 입력신호를 지연하여 상기 제1 지연신호를 생성하는 제1 딜레이;
    상기 지연조절신호에 응답하여 조절되는 지연량으로 상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 딜레이; 및
    상기 지연조절신호에 응답하여 조절되는 지연량으로 상기 제2 지연신호를 지연하여 상기 제3 지연신호를 생성하는 제3 딜레이를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 내지 제3 딜레이는 상기 지연조절신호에 응답하여 선택되는 다수의 단위딜레이에 따라 지연량이 조절되는 반도체장치.
  17. 제 14 항에 있어서, 상기 비교회로는
    상기 내부클럭에 동기되어 상기 제1 및 제2 지연신호를 래치하고 래치된 상기 제1 및 제2 지연신호를 제1 및 제2 정렬신호로 출력하는 정렬신호생성회로;
    상기 제1 정렬신호와 상기 제2 정렬신호의 위상을 비교하여 제1 전달신호를 생성하고, 상기 제2 정렬신호를 반전 버퍼링하여 제2 전달신호를 생성하는 전달신호생성회로; 및
    상기 제1 전달신호 또는 상기 제2 전달신호 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 감지신호를 생성하는 논리회로를 포함하는 반도체장치.
  18. 제 14 항에 있어서, 상기 지연입력신호생성회로는
    상기 내부클럭에 동기되어 상기 제2 지연신호를 래치하고, 래치된 상기 제2 지연신호를 상기 제1 지연입력신호로 출력하는 제1 지연입력신호생성회로;
    상기 제2 지연신호를 소정구간 지연하여 내부지연신호를 생성하는 지연회로; 및
    상기 반전내부클럭에 동기되어 상기 내부지연신호를 래치하고, 래치된 상기 내부지연신호를 상기 제2 지연입력신호로 출력하는 제2 지연입력신호생성회로를 포함하는 반도체장치.
  19. 제 10 항에 있어서, 상기 출력활성화신호생성회로는
    상기 감지신호에 응답하여 제1 지연입력신호 및 제2 지연입력신호 중 어느 하나를 선택신호로 출력하는 선택전달회로;
    상기 내부클럭에 동기되어 상기 선택신호를 래치하고, 래치된 상기 선택신호를 상기 출력활성화신호로 출력하는 출력활성화신호출력회로; 및
    상기 감지신호에 응답하여 카운팅되는 상기 지연조절신호를 생성하는 카운터를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 선택전달회로는
    상기 감지신호가 인에이블되는 경우 상기 제2 지연입력신호를 상기 선택신호로 출력하고, 상기 감지신호가 디스에이블되는 경우 상기 제1 지연입력신호를 상기 선택신호로 출력하는 반도체장치.
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