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KR102708728B1 - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

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KR102708728B1
KR102708728B1 KR1020190005340A KR20190005340A KR102708728B1 KR 102708728 B1 KR102708728 B1 KR 102708728B1 KR 1020190005340 A KR1020190005340 A KR 1020190005340A KR 20190005340 A KR20190005340 A KR 20190005340A KR 102708728 B1 KR102708728 B1 KR 102708728B1
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Abstract

반도체시스템은 칩선택신호, 커맨드어드레스 및 클럭을 출력하고, 테스트모드의 라이트동작 시 제1 외부데이터 및 스트로브신호를 출력하며, 상기 테스트모드의 리드동작 시 제2 외부데이터를 입력 받아 상기 스트로브신호의 출력시점을 조절하는 제1 반도체장치 및 상기 칩선택신호 및 상기 커맨드어드레스에 따라 상기 라이트동작 시 상기 스트로브신호에 동기 되어 상기 제1 외부데이터로부터 생성되는 입력데이터를 래치하고, 상기 리드동작 시 상기 입력데이터로부터 생성된 출력데이터를 상기 제2 외부데이터로 출력하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 테스트모드를 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 칩 셋(chip set)으로부터 입력되는 명령에 따라 리드동작 및 라이트동작을 수행한다. 반도체 메모리 장치가 이러한 리드동작 및 라이트동작을 수행하기 위해서는 내부에 다양한 회로들이 구비되어야 하며, 그 중에는 보다 많은 데이터를 효율적으로 제어하기 위한 파이프 래치회로가 있다.
또한, 반도체 메모리 장치가 리드동작 및 라이트동작을 수행하기 위해서는 데이터를 스트로빙하기 위한 스트로브신호를 사용하고 있는데, 리드동작 및 라이트동작 시 데이터와 스트로브신호간의 생성시점을 조절하기 위한 테스트모드가 선행되어야 리드동작 및 라이트동작의 오류를 방지할 수 있다.
본 발명의 배경기술은 미국 공개특허 US2014-0089575에 개시되어 있다.
본 발명은 메모리회로를 통한 라이트동작 및 리드동작의 수행동작 없이 데이터와 스트로브신호의 생성시점을 조절하는 테스트모드를 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 칩선택신호, 커맨드어드레스 및 클럭을 출력하고, 테스트모드의 라이트동작 시 제1 외부데이터 및 스트로브신호를 출력하며, 상기 테스트모드의 리드동작 시 제2 외부데이터를 입력 받아 상기 스트로브신호의 출력시점을 조절하는 제1 반도체장치 및 상기 칩선택신호 및 상기 커맨드어드레스에 따라 상기 라이트동작 시 상기 스트로브신호에 동기 되어 상기 제1 외부데이터로부터 생성되는 입력데이터를 래치하고, 상기 리드동작 시 상기 입력데이터로부터 생성된 출력데이터를 상기 제2 외부데이터로 출력하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 테스트모드에서 라이트동작 시 인에이블되는 입력제어신호를 생성하고, 상기 테스트모드에서 리드동작 시 인에이블되는 출력제어신호를 생성하는 제어신호생성회로 및 스트로브신호에 동기되어 입력데이터로부터 라이트데이터를 생성하여 입출력라인으로 전달하고, 상기 입력제어신호가 입력되는 경우 상기 입출력라인에 전달된 상기 라이트데이터로부터 생성되는 리드데이터를 저장하며, 상기 출력제어신호가 입력되는 경우 저장된 상기 리드데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 메모리회로를 통한 라이트동작 및 리드동작의 수행동작 없이 데이터와 스트로브신호의 생성시점을 조절하는 테스트모드를 수행함으로써 테스트모드를 수행하기 위한 시간을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 테스트모드의 라이트동작 이후 추가 시간 없이 리드동작을 수행함으로써 테스트모드를 수행하기 위한 시간을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제2 반도체장치에 포함된 제어회로의 동작을 설명하기 위한 표이다.
도 3은 도 1에 도시된 제2 반도체장치에 포함된 제어신호생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제어신호생성회로에 포함된 입력제어신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 제어신호생성회로에 포함된 출력제어신호생성회로의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 제2 반도체장치에 포함된 데이터입출력회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 데이터입출력회로에 포함된 입력버퍼의 구성을 도시한 회로도이다.
도 8은 도 6에 도시된 데이터입출력회로에 포함된 리드전달회로의 구성을 도시한 회로도이다.
도 9는 도 6에 도시된 데이터입출력회로에 포함된 파이프회로의 구성을 도시한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1 내지 도 10에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다.이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템(1)은 제1 반도체장치(10) 및 제2 반도체장치(20)를 포함할 수 있다.
제1 반도체장치(10)는 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력할 수 있다. 제1 반도체장치(10)는 테스트모드의 라이트동작 시 외부데이터(ED) 및 스트로브신호(DQS)를 출력할 수 있다. 제1 반도체장치(10)는 테스트모드의 리드동작 시 외부데이터(ED)를 입력 받을 수 있다. 제1 반도체장치(10)는 테스트모드의 라이트동작 시 출력된 외부데이터(ED)와 테스트모드의 리드동작 시 입력된 외부데이터(ED)의 로직레벨 조합이 상이한 경우 외부데이터(ED)와 스트로브신호(DQS)의 생성 시점을 조절할 수 있다. 예를 들어, 제1 반도체장치(10)는 테스트모드의 라이트동작 시 출력된 외부데이터(ED)와 테스트모드의 리드동작 시 입력된 외부데이터(ED)의 로직레벨 조합이 상이한 경우 외부데이터(ED)의 생성 시점을 빠르게 조절하거나 느리게 조절할 수 있다. 제1 반도체장치(10)는 테스트모드의 라이트동작 시 출력된 외부데이터(ED)와 테스트모드의 리드동작 시 입력된 외부데이터(ED)의 로직레벨 조합이 상이한 경우 스트로브신호(DQS)의 생성 시점을 빠르게 조절하거나 느리게 조절할 수 있다. 제1 반도체장치(10)는 테스트모드가 종료되는 경우 생성시점이 조절된 외부데이터(ED)와 스트로브신호(DQS)를 출력할 수 있다. 제1 반도체장치(10)는 노멀모드의 라이트동작 시 외부데이터(ED) 및 스트로브신호(DQS)를 출력할 수 있다. 제1 반도체장치(10)는 노멀모드의 리드동작 시 외부데이터(ED)를 입력 받을 수 있다.
제2 반도체장치(20)는 제1 내지 제5 패드(P1,P2,P3,P4,P5), 제어회로(100), 제어신호생성회로(200), 데이터입출력회로(300), 입출력라인그룹(400) 및 메모리회로(500)를 포함할 수 있다.
칩선택신호(CS)는 제1 패드(P1)를 통해 제어회로(100)로 입력될 수 있다. 제1 내지 제6 커맨드어드레스(CA<1:6>)는 제2 패드(P2)를 통해 제어회로(100)로 입력될 수 있다. 클럭(CLK)은 제3 패드(P3)를 통해 제어회로(100)로 입력될 수 있다. 외부데이터(ED)는 테스트모드의 라이트동작 시 제4 패드(P4)를 통해 입력데이터(DIN)로 입력되어 데이터입출력회로(300)로 입력될 수 있다. 외부데이터(ED)는 테스트모드의 리드동작 시 제4 패드(P4)를 통해 출력데이터(DOUT)로부터 생성되어 제1 반도체장치(10)로 입력될 수 있다. 스트로브신호(DQS)는 제 5 패드(P5)를 통해 입력되어 데이터입출력회로(300)로 입력될 수 있다. 한편, 제2 패드(P2)는 하나의 패드로 도시되어 있지만 제1 내지 제6 커맨드어드레스(CA<1:6>)의 비트 수와 동일한 수를 갖는 패드로 구현될 수 있다.
제어회로(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합에 따라 리드신호(RD), 라이트테스트신호(WTF) 및 리드테스트신호(RDF)를 생성할 수 있다. 제어회로(100)는 리드테스트신호(RDF)가 생성되는 경우 인에이블되는 리드인에이블신호(RDEN)를 생성할 수 있다. 제어회로(100)는 클럭(CLK)에 동기 되어 리드신호(RD)를 지연하여 리드지연신호(RD_RL)를 생성할 수 있다. 제어회로(100)는 클럭(CLK)에 동기 되어 리드테스트신호(RDF)를 지연하여 리드테스트지연신호(RDF_RL)를 생성할 수 있다. 제어회로(100)에서 리드신호(RD), 라이트테스트신호(WTF) 및 리드테스트신호(RDF)를 생성하기 위한 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합은 도 2를 통해 구체적으로 설명하도록 한다. 제어회로(100)는 테스트모드의 리드동작 및 라이트동작 시 발생하는 펄스를 포함하는 라이트리드펄스신호(WRP)를 생성할 수 있다.
제어신호생성회로(200)는 리드신호(RD), 라이트테스트신호(WTF), 리드테스트신호(RDF) 및 리드인에이블신호(RDEN)에 따라 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성하고, 리드지연신호(RD_RL) 및 리드테스트지연신호(RDF_RL)가 입력되는 경우 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 제어신호생성회로(200)는 리드신호(RD) 및 라이트테스트신호(WTF) 중 어느 하나가 입력되는 경우 라이트리드펄스신호(WRP)의 펄스에 의해 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 제어신호생성회로(200)는 리드지연신호(RD_RL) 및 리드테스트지연신호(RDF_RL) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
데이터입출력회로(300)는 스트로브신호(DQS)에 동기 되어 입력데이터(DIN)를 래치하여 라이트데이터(WDIN)를 생성할 수 있다. 데이터입출력회로(300)는 스트로브신호(DQS)에 동기 되어 라이트테스트신호(WTF)가 입력되는 경우 입력데이터(DIN)로부터 라이트데이터(WDIN)를 생성할 수 있다. 라이트데이터(WDIN)는 입출력라인그룹(400)에 포함된 다수의 입출력라인(GIO1~GIOn) 중 어느 하나로 전달될 수 있다. 데이터입출력회로(300)는 제1 내지 제4 입력제어신호(PIN<1:4>)가 입력되는 경우 다수의 입출력라인(GIO1~GIOn) 중 어느 하나에 전달된 라이트데이터(WDIN)로부터 생성되는 리드데이터(RDOUT)를 래치할 수 있다. 데이터입출력회로(300)는 스트로브신호(DQS)에 동기 되어 라이트테스트신호(WTF) 및 리드신호(RD) 중 어느 하나가 입력되는 경우 리드데이터(RDOUT)로부터 출력데이터(DOUT)를 생성할 수 있다. 데이터입출력회로(300)는 제1 내지 제4 출력제어신호(POUT<1:4>)가 입력되는 경우 래치된 리드데이터(RDOUT)로부터 출력데이터(DOUT)를 생성할 수 있다.
메모리회로(500)는 노멀모드의 라이트동작 시 다수의 입출력라인(GIO1~GIOn)에 전달된 라이트데이터(WDIN)로부터 생성되는 내부데이터(ID)를 저장할 수 있다. 메모리회로(500)는 노멀모드의 리드동작 시 저장된 내부데이터(ID)를 다수의 입출력라인(GIO1~GIOn)을 통해 리드데이터(RDOUT)로 출력할 수 있다.
도 2를 참고하여 제어회로(100)에서 리드신호(RD), 라이트테스트신호(WTF) 및 리드테스트신호(RDF)를 생성하기 위한 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합을 설명하면 다음과 같다.
우선, 리드신호(RD)를 생성하기 위한 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합은 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 입력되고, 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 입력되며, 제2 커맨드어드레스(CA<2>)가 로직하이레벨(H)로 입력되고, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 입력되며, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되고, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다. 이때, 제6 커맨드어드레스(CA<6>)는 돈케어 처리될 수 있다.
다음으로, 라이트테스트신호(WTF)를 생성하기 위한 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합은 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 입력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 입력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 입력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 입력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직하이레벨(H)로 입력된 이후, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직로우레벨(L)로 입력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)로 입력되고, 제2 커맨드어드레스(CA<2>)가 로직하이레벨(H)로 입력되며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨(H)로 입력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다.
다음으로, 리드테스트신호(RDF)를 생성하기 위한 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합은 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 입력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 입력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 입력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 입력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직하이레벨(H)로 입력된 이후, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직로우레벨(L)로 입력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)로 입력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 입력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 입력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다.
도 3을 참고하면, 제어신호생성회로(200)는 입력제어신호생성회로(210) 및 출력제어신호생성회로(220)를 포함할 수 있다.
입력제어신호생성회로(210)는 리드신호(RD)가 입력되는 경우 라이트리드펄스신호(WRP)에 따라 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(210)는 리드인에이블신호(RDEN)가 입력되는 경우 리드테스트신호(RDF)의 입력을 차단할 수 있다. 입력제어신호생성회로(210)는 라이트테스트신호(WTF)가 입력되는 경우 라이트리드펄스신호(WRP)에 따라 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(210)는 리드신호(RD) 및 라이트테스트신호(WTF) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다.
출력제어신호생성회로(220)는 리드지연신호(RD_RL)가 입력되는 경우 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(220)는 리드테스트지연신호(RDF_RL)가 입력되는 경우 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(220)는 리드지연신호(RD_RL) 및 리드테스트지연신호(RDF_RL) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
도 4를 참고하면, 입력제어신호생성회로(210)는 내부입력제어신호생성회로(211) 및 입력제어신호출력회로(212)를 포함할 수 있다.
내부입력제어신호생성회로(211)는 전달제어신호생성회로(2111) 및 신호전달회로(2112)를 포함할 수 있다.
전달제어신호생성회로(2111)는 인버터들(IV11,IV12,IV13), 낸드게이트(NAND11) 및 노어게이트(NOR11)로 구현될 수 있다. 전달제어신호생성회로(2111)는 리드인에이블신호(RDEN)가 로직하이레벨로 입력되는 경우 리드테스트신호(RDF)의 입력을 차단할 수 있다. 전달제어신호생성회로(2111)는 라이트테스트신호(WTF)가 로직로우레벨로 인에이블되는 경우 로직로우레벨의 전달제어신호(TCON)를 생성할 수 있다. 전달제어신호생성회로(2111)는 리드테스트신호(RDF) 및 리드인에이블신호(RDEN)가 로직로우레벨로 입력되고 라이트테스트신호(WTF)가 로직하이레벨로 입력되는 경우 로직하이레벨의 전달제어신호(TCON)를 생성할 수 있다.
신호전달회로(2112)는 전달제어신호(TCON)가 로직로우레벨로 입력되는 경우 로직로우레벨의 내부입력제어신호(ICON)를 생성할 수 있다. 신호전달회로(2112)는 리드신호(RD)가 로직하이레벨로 입력되는 경우 로직로우레벨의 내부입력제어신호(ICON)를 생성할 수 있다. 신호전달회로(2112)는 전달제어신호(TCON)가 로직하이레벨로 입력되고 리드신호(RD)가 로직로우레벨로 입력되는 경우 로직하이레벨의 내부입력제어신호(ICON)를 생성할 수 있다.
이와 같은 내부입력제어신호생성회로(211)는 리드인에이블신호(RDEN)가 입력되는 경우 리드테스트신호(RDF)의 입력을 차단하고, 리드신호(RD) 및 라이트테스트신호(WTF) 중 어느 하나가 입력되는 경우 인에이블되는 내부입력제어신호(ICON)를 생성할 수 있다.
입력제어신호출력회로(212)는 전달신호생성회로(2121) 및 논리회로(2122)를 포함할 수 있다.
전달신호생성회로(2121)는 플립플롭들(FF11,FF12,FF13,FF14)로 구현될 수 있다.
플립플롭(FF11)은 리셋신호(RST)가 인에이블되는 경우 로직하이레벨로 초기화되는 제1 전달신호(TS<1>)를 생성할 수 있다. 플립플롭(FF11)은 내부입력제어신호(ICON)가 로직로우레벨인 경우 제4 전달신호(TS<4>)를 제1 전달신호(TS<1>)로 출력할 수 있다.
플립플롭(FF12)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제2 전달신호(TS<2>)를 생성할 수 있다. 플립플롭(FF12)은 내부입력제어신호(ICON)가 로직로우레벨인 경우 제1 전달신호(TS<1>)를 제2 전달신호(TS<2>)로 출력할 수 있다.
플립플롭(FF13)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제3 전달신호(TS<3>)를 생성할 수 있다. 플립플롭(FF13)은 내부입력제어신호(ICON)가 로직로우레벨인 경우 제2 전달신호(TS<2>)를 제3 전달신호(TS<3>)로 출력할 수 있다.
플립플롭(FF14)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제4 전달신호(TS<4>)를 생성할 수 있다. 플립플롭(FF14)은 내부입력제어신호(ICON)가 로직로우레벨인 경우 제3 전달신호(TS<3>)를 제4 전달신호(TS<4>)로 출력할 수 있다.
리셋신호(RST)는 반도체시스템(1)이 처음 동작을 수행하는 초기화동작 시 인에이블되는 신호로 설정될 수 있다.
논리회로(2122)는 낸드게이트들(NAND13,NAND14,NAND15,NAND16) 및 인버터들(IV16,IV17,IV18,IV19)로 구현될 수 있다.
낸드게이트(NAND13) 및 인버터(IV16)는 라이트리드펄스(WRP)가 로직하이레벨인 경우 제1 전달신호(TS<1>)를 버퍼링하여 제1 입력제어신호(PIN<1>)를 생성할 수 있다.
낸드게이트(NAND14) 및 인버터(IV17)는 라이트리드펄스(WRP)가 로직하이레벨인 경우 제2 전달신호(TS<2>)를 버퍼링하여 제2 입력제어신호(PIN<2>)를 생성할 수 있다.
낸드게이트(NAND15) 및 인버터(IV18)는 라이트리드펄스(WRP)가 로직하이레벨인 경우 제3 전달신호(TS<3>)를 버퍼링하여 제3 입력제어신호(PIN<3>)를 생성할 수 있다.
낸드게이트(NAND16) 및 인버터(IV19)는 라이트리드펄스(WRP)가 로직하이레벨인 경우 제4 전달신호(TS<4>)를 버퍼링하여 제4 입력제어신호(PIN<4>)를 생성할 수 있다.
도 5를 참고하면, 출력제어신호생성회로(220)는 내부출력제어신호생성회로(221) 및 출력제어신호출력회로(222)를 포함할 수 있다.
내부출력제어신호생성회로(221)는 노어게이트(NOR21) 및 인버터(IV21)로 구현될 수 있다. 내부출력제어신호생성회로(221)는 리드지연신호(RD_RL) 및 리드테스트지연신호(RDF_RL) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 내부출력제어신호(OCON)를 생성할 수 있다.
출력제어신호출력회로(222)는 플립플롭들(FF21,FF22,FF23,FF24)로 구현될 수 있다.
플립플롭(FF21)은 리셋신호(RST)가 인에이블되는 경우 로직하이레벨로 초기화되는 제1 출력제어신호(POUT<1>)를 생성할 수 있다. 플립플롭(FF21)은 내부출력제어신호(OCON)가 로직하이레벨인 경우 제4 출력제어신호(POUT<4>)를 제1 출력제어신호(POUT<1>)로 출력할 수 있다.
플립플롭(FF22)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제2 출력제어신호(POUT<2>)를 생성할 수 있다. 플립플롭(FF22)은 내부출력제어신호(OCON)가 로직하이레벨인 경우 제1 출력제어신호(POUT<1>)를 제2 출력제어신호(POUT<2>)로 출력할 수 있다.
플립플롭(FF23)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제3 출력제어신호(POUT<3>)를 생성할 수 있다. 플립플롭(FF23)은 내부출력제어신호(OCON)가 로직하이레벨인 경우 제2 출력제어신호(POUT<2>)를 제3 출력제어신호(POUT<3>)로 출력할 수 있다.
플립플롭(FF24)은 리셋신호(RST)가 인에이블되는 경우 로직로우레벨로 초기화되는 제4 출력제어신호(POUT<4>)를 생성할 수 있다. 플립플롭(FF24)은 내부출력제어신호(OCON)가 로직하이레벨인 경우 제3 출력제어신호(POUT<3>)를 제4 출력제어신호(POUT<4>)로 출력할 수 있다.
도 6을 참고하면, 데이터입출력회로(300)는 데이터입력회로(310) 및 데이터출력회로(320)를 포함할 수 있다.
데이터입력회로(310)는 입력버퍼(311) 및 라이트전달회로(312)를 포함할 수 있다.
입력버퍼(311)는 라이트테스트신호(WTF)가 인에이블되는 경우 입력데이터(DIN)를 버퍼링하여 라이트전달데이터(WTD)를 생성할 수 있다. 입력버퍼(311)는 라이트테스트신호(WTF)가 인에이블되는 경우 입력데이터(DIN)의 로직레벨에 따라 구동되는 라이트전달데이터(WTD)를 생성할 수 있다.
라이트전달회로(312)는 스트로브신호(DQS)에 동기 되어 라이트전달데이터(WTD)를 래치하고, 래치된 라이트전달데이터(WTD)로부터 라이트데이터(WDIN)를 생성할 수 있다. 라이트전달회로(312)는 스트로브신호(DQS)가 토글링되는 시점에 라이트전달데이터(WTD)의 로직레벨을 감지하여 라이트데이터(WDIN)를 생성할 수 있다. 예를 들어, 라이트전달회로(312)는 스트로브신호(DQS)가 토글링되는 시점에 라이트전달데이터(WTD)가 로직하이레벨인 경우 로직하이레벨의 라이트데이터(WDIN)를 생성할 수 있다.
데이터출력회로(320)는 리드전달회로(321), 파이프회로(322) 및 출력버퍼(323)를 포함할 수 있다.
리드전달회로(321)는 리드신호(RD)가 인에이블되는 경우 리드데이터(RDOUT)를 버퍼링하여 리드전달데이터(RTD)를 생성할 수 있다. 리드전달회로(321)는 라이트테스트신호(WTF)가 인에이블되는 경우 리드데이터(RDOUT)를 버퍼링하여 리드전달데이터(RTD)를 생성할 수 있다.
파이프회로(322)는 제1 내지 제4 입력제어신호(PIN<1:4>)가 인에이블되는 경우 리드전달데이터(RTD)를 래치할 수 있다. 파이프회로(322)는 제1 내지 제4 출력제어신호(POUT<1:4>)가 인에이블되는 경우 래치된 리드전달데이터(RTD)로부터 래치데이터(LD)를 생성할 수 있다.
출력버퍼(323)는 래치데이터(LD)를 버퍼링하여 출력데이터(DOUT)를 생성할 수 있다. 출력버퍼(323)는 래치데이터(LD)의 로직레벨에 따라 구동되는 출력데이터(DOUT)를 생성할 수 있다.
도 7을 참고하면, 입력버퍼(311)는 풀업풀다운신호생성회로(3111) 및 구동회로(3112)를 포함할 수 있다.
풀업풀다운신호생성회로(3111)는 인버터(IV31), 낸드게이트들(NAND31,NAND32)로 구현될 수 있다. 풀업풀다운신호생성회로(3111)는 라이트테스트신호(WTF) 및 입력데이터(DIN)의 로직레벨에 따라 풀업신호(PU) 및 풀다운신호(PD)를 생성할 수 있다. 풀업풀다운신호생성회로(3111)는 라이트테스트신호(WTF)가 로직로우레벨이고 입력데이터(DIN)가 로직하이레벨인 경우 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성할 수 있다. 풀업풀다운신호생성회로(3111)는 라이트테스트신호(WTF)가 로직로우레벨이고 입력데이터(DIN)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 풀다운신호(PD)를 생성할 수 있다.
구동회로(3112)는 전원전압(VDD)과 노드(nd31) 사이에 연결되는 PMOS 트랜지스터(P31) 및 노드(nd31)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N31)로 구현될 수 있다. 구동회로(3112)는 풀업신호(PU)가 로직로우레벨로 인에이블되는 경우 노드(nd31)를 전원전압(VDD)레벨로 풀업구동하여 로직하이레벨의 라이트전달데이터(WTD)를 생성할 수 있다. 구동회로(3112)는 풀다운신호(PD)가 로직하이레벨로 인에이블되는 경우 노드(nd31)를 접지전압(VSS)레벨로 풀다운구동하여 로직로우레벨의 라이트전달데이터(WTD)를 생성할 수 있다.
도 8을 참고하면, 리드전달회로(321)는 인에이블신호생성회로(3211) 및 리드전달데이터생성회로(3212)를 포함할 수 있다.
인에이블신호생성회로(3211)는 인버터들(IV41,IV42) 및 노어게이트(NOR41)로 구현될 수 있다. 인에이블신호생성회로(3211)는 리드신호(RD) 및 라이트테스트신호(WTF) 중 어느 하나가 인에이블되는 경우 인에이블되는 인에이블신호(EN)를 생성할 수 있다. 인에이블신호생성회로(3211)는 리드신호(RD)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 인에이블신호(EN)를 생성할 수 있다. 인에이블신호생성회로(3211)는 라이트테스트신호(WTF)가 로직로우레벨로 입력되는 경우 로직하이레벨로 인에이블되는 인에이블신호(EN)를 생성할 수 있다.
리드전달데이터생성회로(3212)는 낸드게이트(NAND42) 및 인버터(IV43)로 구현될 수 있다. 리드전달데이터생성회로(3212)는 인에이블신호(EN)가 로직하이레벨로 인에이블되는 경우 리드데이터(RDOUT)를 버퍼링하여 리드전달데이터(RTD)를 생성할 수 있다. 리드전달데이터생성회로(3212)는 인에이블신호(EN)가 로직로우레벨로 디스에이블되는 경우 리드데이터(RDOUT)의 입력을 차단하여 로직로우레벨의 리드전달데이터(RTD)를 생성할 수 있다.
도 9를 참고하면, 파이프회로(322)는 제1 파이프래치(3221), 제2 파이프래치(3222), 제3 파이프래치(3223) 및 제4 파이프래치(3224)를 포함할 수 있다.
제1 파이프래치(3221)는 인버터들(IV51,IV52,IV53,IV54)로 구현될 수 있다. 제1 파이프래치(3221)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 인에이블되는 경우 리드전달데이터(RTD)를 입력 받아 저장데이터(SD)로 래치할 수 있다. 제1 파이프래치(3221)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 인에이블되는 경우 리드전달데이터(RTD)를 반전 버퍼링하여 저장데이터(SD)를 생성할 수 있다. 제1 파이프래치(3221)는 제1 출력제어신호(POUT<1>)가 로직하이레벨로 인에이블되는 경우 래치된 저장데이터(SD)로부터 래치데이터(LD)를 생성할 수 있다. 제1 파이프래치(3221)는 제1 출력제어신호(POUT<1>)가 로직하이레벨로 인에이블되는 경우 래치된 저장데이터(SD)를 반전 버퍼링하여 래치데이터(LD)를 생성할 수 있다.
제2 파이프래치(3222), 제3 파이프래치(3223) 및 제4 파이프래치(3224)는 제1 파이프래치(3221)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 10을 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하되, 노멀모드의 리드동작과 테스트모드의 라이트동작 및 테스트모드의 리드동작이 연속으로 수행되는 경우를 예를 들어 설명하면 다음과 같다.
T1 시점에, 제1 반도체장치(10)는 리드동작을 위한 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력한다. 이때, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 출력되고, 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 출력되며, 제2 커맨드어드레스(CA<2>)가 로직하이레벨(H)로 출력되고, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 출력되며, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 입력되고, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 출력된다.
T2 시점에, 제어회로(100)는 클럭(CLK)에 동기 되어 T1 시점에 입력된 칩선택신호(CS)와 제1 내지 제5 커맨드어드레스(CA<1:5>)의 로직레벨 조합에 따라 로직하이레벨의 펄스를 포함하는 리드신호(RD)를 생성한다.
제어신호생성회로(200)는 로직하이레벨의 리드신호(RD)에 따라 로직하이레벨로 인에이블되는 제1 입력제어신호(PIN<1>)를 생성한다.
메모리회로(500)는 리드동작 시 저장된 내부데이터(ID)를 다수의 입출력라인(GIO1~GIOn) 중 어느 하나를 통해 리드데이터(RDOUT)로 출력한다.
데이터입출력회로(300)는 로직하이레벨의 제1 입력제어신호(PIN<1>)에 따라 다수의 입출력라인(GIO1~GIOn) 중 어느 하나에 전달된 리드데이터(RDOUT)를 래치한다.
T3 시점에, 제어회로(100)는 클럭(CLK)에 동기 되어 T2 시점의 리드신호(RD)를 지연하여 로직하이레벨의 펄스를 포함하는 리드지연신호(RD_RL)를 생성한다.
제어신호생성회로(200)는 로직하이레벨의 리드지연신호(RD_RL)에 따라 로직하이레벨로 인에이블되는 제1 출력제어신호(POUT<1>)를 생성한다.
데이터입출력회로(300)는 로직하이레벨의 제1 출력제어신호(POUT<1>)에 따라 T2 시점에 래치된 리드데이터(RDOUT)로부터 출력데이터(DOUT)를 생성하고, 출력데이터(DOUT)는 제4 패드(P4)를 통해 외부데이터(ED)로 출력된다.
제1 반도체장치(10)는 외부데이터(ED)를 입력 받는다.
T4 시점에, 제1 반도체장치(10)는 테스트모드의 라이트동작을 위한 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력한다. 이때, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 출력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 출력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 출력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 출력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 출력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 출력되고, 제6 커맨드어드레스(CA<6>)가 로직하이레벨(H)로 출력된다.
T5 시점에, 제1 반도체장치(10)는 테스트모드의 라이트동작을 위한 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력한다. 이때, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직로우레벨(L)로 출력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)로 출력되고, 제2 커맨드어드레스(CA<2>)가 로직하이레벨(H)로 출력되며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨(H)로 출력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 출력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직로우레벨(L)로 출력된다.
제1 반도체장치(10)는 외부데이터(ED) 및 스트로브신호(DQS)를 출력한다. 외부데이터(ED)는 제4 패드(P4)를 통해 입력데이터(DIN)로 출력된다.
T6 시점에, 제어회로(100)는 클럭(CLK)에 동기 되어 T4 및 T5 시점에 입력된 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합에 따라 로직로우레벨의 펄스를 포함하는 라이트테스트신호(WTF)를 생성한다.
제어신호생성회로(200)는 로직로우레벨의 라이트테스트신호(WTF)에 따라 로직하이레벨로 인에이블되는 제2 입력제어신호(PIN<2>)를 생성한다.
데이터입출력회로(300)는 스트로브신호(DQS)에 동기 되어 입력데이터(DIN)를 래치하여 라이트데이터(WDIN)를 생성한다. 라이트데이터(WDIN)는 입출력라인그룹(400)에 포함된 다수의 입출력라인(GIO1~GIOn) 중 어느 하나로 전달된다.
데이터입출력회로(300)는 로직하이레벨의 제2 입력제어신호(PIN<2>)에 따라 다수의 입출력라인(GIO1~GIOn) 중 어느 하나에 전달된 라이트데이터(WDIN)로부터 생성되는 리드데이터(RDOUT)를 래치한다.
T7 시점에, 제1 반도체장치(10)는 테스트모드의 리드동작을 위한 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력한다. 이때, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨(H)로 출력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직로우레벨(L)로 출력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 출력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 출력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 출력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 출력되고, 제6 커맨드어드레스(CA<6>)가 로직하이레벨(H)로 출력된다.
T8 시점에, 제1 반도체장치(10)는 테스트모드의 리드동작을 위한 칩선택신호(CS), 제1 내지 제6 커맨드어드레스(CA<1:6>) 및 클럭(CLK)을 출력한다. 이때, 클럭(CLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직로우레벨(L)로 출력되는 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)로 출력되고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)로 출력되며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨(L)로 출력되고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨(L)로 출력되며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)로 입력되고, 제6 커맨드어드레스(CA<6>)가 로직로우레벨(L)로 출력된다.
T9 시점에, 제어회로(100)는 클럭(CLK)에 동기 되어 T7 및 T8 시점에 입력된 칩선택신호(CS)와 제1 내지 제6 커맨드어드레스(CA<1:6>)의 로직레벨 조합에 따라 로직로우레벨의 펄스를 포함하는 리드테스트신호(RDF) 및 로직로우레벨의 리드인에이블신호(RDEN)를 생성한다.
T10 시점에, 제어회로(100)는 클럭(CLK)에 동기 되어 T9 시점의 리드테스트신호(RDF)를 지연하여 로직하이레벨의 펄스를 포함하는 리드테스트지연신호(RDF_RL)를 생성한다.
제어신호생성회로(200)는 로직하이레벨의 리드테스트지연신호(RDF_RL)에 따라 로직하이레벨로 인에이블되는 제2 출력제어신호(POUT<2>)를 생성한다.
데이터입출력회로(300)는 로직하이레벨의 제2 출력제어신호(POUT<2>)에 따라 T6 시점에 래치된 리드데이터(RDOUT)로부터 출력데이터(DOUT)를 생성하고, 출력데이터(DOUT)는 제4 패드(P4)를 통해 외부데이터(ED)로 출력된다.
제1 반도체장치(10)는 입력되는 외부데이터(ED)와 T5 시점에 출력된 외부데이터(ED)의 로직레벨조합이 상이한 경우 외부데이터(ED)와 스트로브신호(DQS)의 생성 시점을 조절한다. 또한, 제1 반도체장치(10)는 입력되는 외부데이터(ED)와 T5 시점에 출력된 외부데이터(ED)의 로직레벨조합이 동일한 경우 외부데이터(ED)와 스트로브신호(DQS)의 생성 시점을 조절하지 않고 테스트모드를 종료한다.
한편, 본 발명의 제1 및 제2 입력제어신호(PIN<1:2>)와 제1 및 제2 출력제어신호(POUT<1:2>)를 통해 테스트모드의 라이트동작 및 리드동작을 예를 설명하였지만 제3 및 제4 입력제어신호(PIN<3:4>)와 제3 및 제4 출력제어신호(POUT<3:4>)를 통해 테스트모드의 라이트동작 및 리드동작을 수행하는 동작은 앞서 설명한 동작과 동일하므로 구체적인 설명은 생략한다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 메모리회로를 통한 라이트동작 및 리드동작의 수행동작 없이 데이터와 스트로브신호의 생성시점을 조절하는 테스트모드를 수행함으로써 테스트모드를 수행하기 위한 시간을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체시스템은 테스트모드의 라이트동작 이후 추가 시간 없이 리드동작을 수행함으로써 테스트모드를 수행하기 위한 시간을 감소할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(20)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(10)를 포함할 수 있다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 반도체시스템 10. 제1 반도체장치
20. 제2 반도체장치 100. 제어회로
200. 제어신호생성회로 210. 입력제어신호생성회로
211. 내부입력제어신호생성회로 212. 입력제어신호출력회로
220. 출력제어신호생성회로 221. 내부출력제어신호생성회로
222. 출력제어신호출력회로 300. 데이터입출력회로
310. 데이터입력회로 311. 입력버퍼
312. 라이트전달회로 320. 데이터출력회로
321. 리드전달회로 322. 파이프회로
323. 출력버퍼 400. 입출력라인그룹
500. 메모리회로 2111. 전달제어신호생성회로
2112. 신호전달회로 2121. 전달신호생성회로
2122. 논리회로 3111. 풀업풀다운신호생성회로
3112. 구동회로 3211. 인에이블신호생성회로
3212. 리드전달데이터생성회로 3221. 제1 파이프래치
3222. 제2 파이프래치 3223. 제3 파이프래치
3224. 제4 파이프래치

Claims (20)

  1. 칩선택신호, 커맨드어드레스 및 클럭을 출력하고, 테스트모드의 라이트동작 시 제1 외부데이터 및 스트로브신호를 출력하며, 상기 테스트모드의 리드동작 시 제2 외부데이터를 입력 받아 상기 스트로브신호의 출력시점을 조절하는 제1 반도체장치; 및
    상기 칩선택신호 및 상기 커맨드어드레스에 따라 상기 라이트동작 시 상기 스트로브신호에 동기 되어 상기 제1 외부데이터로부터 생성되는 입력데이터를 래치하고, 상기 리드동작 시 상기 입력데이터로부터 생성된 출력데이터를 상기 제2 외부데이터로 출력하는 제2 반도체장치를 포함하되, 상기 테스트모드는 상기 라이트동작 시 상기 제1 외부데이터의 로직레벨 조합과 상기 리드동작 시 입력되는 상기 제2 외부데이터의 로직레벨 조합이 상이한 경우 상기 스트로브신호의 출력시점을 조절하는 동작인 반도체시스템.
  2. 제 1 항에 있어서, 상기 테스트모드는 상기 제1 외부데이터의 로직레벨을 감지하는 시점을 결정하는 상기 스트로브신호 및 상기 제1 외부데이터의 출력시점을 조절하기 위한 동작인 반도체시스템.
  3. 제 1 항에 있어서, 상기 테스트모드 시 상기 라이트동작 및 상기 리드동작은 순차적으로 수행되는 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨조합에 따라 라이트테스트신호, 리드테스트신호 및 리드인에이블신호를 생성하고, 상기 리드테스트신호를 지연하여 리드테스트지연신호를 생성하는 제어회로;
    상기 라이트테스트신호, 상기 리드테스트신호 및 상기 리드인에이블신호에 따라 인에이블되는 입력제어신호를 생성하고, 상기 리드테스트지연신호가 입력되는 경우 인에이블되는 출력제어신호를 생성하는 제어신호생성회로; 및
    상기 스트로브신호에 동기되어 상기 입력데이터를 래치하여 라이트데이터를 생성하여 입출력라인에 전달하고, 상기 입력제어신호가 입력되는 경우 상기 입출력라인에 전달된 상기 라이트데이터로부터 생성되는 리드데이터를 래치하고, 상기 출력제어신호가 입력되는 경우 래치된 상기 리드데이터로부터 상기 출력데이터를 생성하는 데이터입출력회로를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 제어신호생성회로는
    상기 리드인에이블신호가 입력되는 경우 상기 리드테스트신호의 입력을 차단하고, 상기 라이트테스트신호가 입력되는 경우 라이트리드펄스신호에 따라 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호생성회로; 및
    상기 리드테스트지연신호가 입력되는 경우 인에이블되는 상기 출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 반도체시스템.
  6. 제 5 항에 있어서, 상기 입력제어신호생성회로는
    상기 리드인에이블신호가 입력되는 경우 상기 리드테스트신호의 입력을 차단하고, 상기 라이트테스트신호가 입력되는 경우 인에이블되는 내부입력제어신호를 생성하는 내부입력제어신호생성회로; 및
    상기 내부입력제어신호가 입력되는 경우 상기 라이트리드펄스신호에 따라 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호출력회로를 포함하는 반도체시스템.
  7. 제 5 항에 있어서, 상기 출력제어신호생성회로는
    상기 리드테스트지연신호가 입력되는 경우 인에이블되는 내부출력제어신호를 생성하는 내부출력제어신호생성회로; 및
    상기 내부출력제어신호가 입력되는 경우 인에이블되는 상기 출력제어신호를 생성하는 출력제어신호출력회로를 포함하는 반도체시스템.
  8. 제 4 항에 있어서, 상기 데이터입출력회로는
    상기 라이트테스트신호가 입력되는 경우 상기 스트로브신호에 동기되어 상기 입력데이터를 래치하여 상기 입출력라인에 전달되는 상기 라이트데이터를 생성하는 데이터입력회로; 및
    상기 라이트테스트신호가 인에이블되고 상기 입력제어신호가 입력되는 경우 상기 라이트데이터로부터 생성되는 상기 리드데이터를 래치하고, 상기 출력제어신호가 입력되는 경우 래치된 상기 리드데이터로부터 상기 출력데이터를 생성하는 데이터출력회로를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 데이터입력회로는
    상기 라이트테스트신호가 인에이블되는 경우 상기 입력데이터를 버퍼링하여 라이트전달데이터를 생성하는 입력버퍼; 및
    상기 스트로브신호에 동기 되어 상기 라이트전달데이터를 래치하고, 래치된 상기 라이트전달데이터로부터 상기 라이트데이터를 생성하는 라이트전달회로를 포함하는 반도체시스템.
  10. 제 8 항에 있어서, 상기 데이터출력회로는
    상기 라이트테스트신호가 인에이블되는 경우 상기 리드데이터를 버퍼링하여 리드전달데이터를 생성하는 리드전달회로;
    상기 입력제어신호가 인에이블되는 경우 상기 리드전달데이터를 래치하고, 상기 출력제어신호가 인에이블되는 경우 래치된 상기 리드전달데이터로부터 래치데이터를 생성하는 파이프회로; 및
    상기 래치데이터를 버퍼링하여 상기 출력데이터를 생성하는 출력버퍼를 포함하는 반도체시스템.
  11. 테스트모드에서 라이트동작 시 인에이블되는 입력제어신호를 생성하고, 상기 테스트모드에서 리드동작 시 인에이블되는 출력제어신호를 생성하는 제어신호생성회로; 및
    스트로브신호에 동기되어 입력데이터로부터 라이트데이터를 생성하여 입출력라인으로 전달하고, 상기 입력제어신호가 입력되는 경우 상기 입출력라인에 전달된 상기 라이트데이터로부터 생성되는 리드데이터를 저장하며, 상기 출력제어신호가 입력되는 경우 저장된 상기 리드데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 테스트모드는 상기 입력데이터의 로직레벨 조합과 상기 출력데이터의 로직레벨 조합이 상이한 경우 상기 스트로브신호의 생성시점과 상기 입력데이터의 입력 시점을 조절하기 위한 동작인 반도체장치.
  12. 제 11 항에 있어서, 상기 테스트모드 시 상기 라이트동작 및 상기 리드동작은 순차적으로 수행되는 반도체장치.
  13. 삭제
  14. 제 11 항에 있어서, 상기 제어신호생성회로는
    리드인에이블신호가 입력되는 경우 리드테스트신호의 입력을 차단하고, 라이트테스트신호가 입력되는 경우 라이트리드펄스신호에 따라 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호생성회로; 및
    리드테스트지연신호가 입력되는 경우 인에이블되는 상기 출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 라이트테스트신호, 상기 리드테스트신호 및 상기 리드인에이블신호는 외부에서 입력되는 커맨드어드레스의 로직레벨 조합에 따라 인에이블되는 신호이고, 상기 리드테스트지연신호는 상기 리드테스트신호가 지연되어 생성되는 신호인 반도체장치.
  16. 제 15 항에 있어서, 상기 입력제어신호생성회로는
    상기 리드인에이블신호가 입력되는 경우 상기 리드테스트신호의 입력을 차단하고, 상기 라이트테스트신호가 입력되는 경우 인에이블되는 내부입력제어신호를 생성하는 내부입력제어신호생성회로; 및
    상기 내부입력제어신호가 입력되는 경우 상기 라이트리드펄스신호에 따라 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호출력회로를 포함하는 반도체장치.
  17. 제 15 항에 있어서, 상기 출력제어신호생성회로는
    상기 리드테스트지연신호가 입력되는 경우 인에이블되는 내부출력제어신호를 생성하는 내부출력제어신호생성회로; 및
    상기 내부출력제어신호가 입력되는 경우 인에이블되는 상기 출력제어신호를 생성하는 출력제어신호출력회로를 포함하는 반도체장치.
  18. 제 11 항에 있어서, 상기 데이터입출력회로는
    라이트테스트신호가 입력되는 경우 상기 스트로브신호에 동기되어 상기 입력데이터를 래치하여 상기 입출력라인에 전달되는 상기 라이트데이터를 생성하는 데이터입력회로; 및
    상기 라이트테스트신호가 인에이블되고 상기 입력제어신호가 입력되는 경우 상기 라이트데이터로부터 생성되는 상기 리드데이터를 래치하고, 상기 출력제어신호가 입력되는 경우 래치된 상기 리드데이터로부터 상기 출력데이터를 생성하는 데이터출력회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 데이터입력회로는
    상기 라이트테스트신호가 인에이블되는 경우 상기 입력데이터를 버퍼링하여 라이트전달데이터를 생성하는 입력버퍼; 및
    상기 스트로브신호에 동기 되어 상기 라이트전달데이터를 래치하고, 래치된 상기 라이트전달데이터로부터 상기 라이트데이터를 생성하는 라이트전달회로를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 데이터출력회로는
    상기 라이트테스트신호가 인에이블되는 경우 상기 리드데이터를 버퍼링하여 리드전달데이터를 생성하는 리드전달회로;
    상기 입력제어신호가 인에이블되는 경우 상기 리드전달데이터를 래치하고, 상기 출력제어신호가 인에이블되는 경우 래치된 상기 리드전달데이터로부터 래치데이터를 생성하는 파이프회로; 및
    상기 래치데이터를 버퍼링하여 상기 출력데이터를 생성하는 출력버퍼를 포함하는 반도체장치.
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