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KR102730411B1 - 표시 장치 및 그의 구동 방법 - Google Patents

표시 장치 및 그의 구동 방법 Download PDF

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KR102730411B1
KR102730411B1 KR1020200000508A KR20200000508A KR102730411B1 KR 102730411 B1 KR102730411 B1 KR 102730411B1 KR 1020200000508 A KR1020200000508 A KR 1020200000508A KR 20200000508 A KR20200000508 A KR 20200000508A KR 102730411 B1 KR102730411 B1 KR 102730411B1
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Abstract

표시 장치는, 표시 영역에 배치된 화소; 및 상기 화소를 구동하는 구동 회로를 포함한다. 상기 화소는, 제1 전원과 제2 전원 사이에 연결되는 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되어 구동 전류를 제어하며, 제1 노드에 연결된 제1 게이트 전극 및 바이어스 제어선에 연결된 제2 게이트 전극을 구비한 제1 트랜지스터; 및 데이터선과 상기 제1 노드의 사이에 연결되며, 주사선에 연결된 게이트 전극을 구비한 적어도 하나의 스위칭 트랜지스터를 포함한다. 상기 구동 회로는, 제1 구간동안 상기 데이터선에 제공되는 제1 데이터 신호에 기초하여 제2 구간에서 상기 바이어스 제어선에 제공되는 제어 신호를 가변시키다.

Description

표시 장치 및 그의 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 구동 방법에 관한 것이다.
표시 장치는 표시 영역에 배치된 화소들을 이용하여 영상을 표시한다. 화소들은 각각의 주사선 및 데이터선에 연결되며, 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 능동형 발광 표시 장치의 화소는, 발광 소자, 구동 트랜지스터 및 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다.
화소들에서 원하는 휘도를 표현하기 위해서는 구동 트랜지스터를 통해 흐르는 구동 전류를 빠르게 제어해야 한다. 하지만, 구동 트랜지스터의 히스테리시스(hysteresis) 특성에 의해 구동 전류는 다양한 경로를 따라(예를 들어, 다양한 전류 레벨들을 거쳐) 변화하며, 동일한 계조의 휘도를 표현하는 화소들의 구동 전류들 사이에도 차이가 발생할 수 있다. 계조 변화에 대한 전류 차이는 잔상(또는 순간 잔상)으로서 사용자에게 시인될 수 있다.
구동 트랜지스터의 히스테리시스 특성을 감소시키기 위해, 구동 트랜지스터의 채널 폭 및 길이, 커패시터의 용량 등이 다르게 설계되거나, 구동 트랜지스터의 게이트 전극에 인가되는 데이터 전압이나, 데이터 전압이 인가되는 시간, 화소들의 발광 시간이 조절될 수 있다. 그러나, 이 경우에도, 잔상의 지속 시간을 절반 이하로 감소시키는 데 한계가 있다.
본 발명의 일 목적은 잔상을 보다 효과적으로 감소시킬 수 있는 표시 장치 및 그의 구동 방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 표시 영역에 배치된 화소; 및 상기 화소를 구동하는 구동 회로를 포함하며, 상기 화소는, 제1 전원과 제2 전원 사이에 연결되는 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되어 구동 전류를 제어하며, 제1 노드에 연결된 제1 게이트 전극 및 바이어스 제어선에 연결된 제2 게이트 전극을 구비한 제1 트랜지스터; 및 데이터선과 상기 제1 노드의 사이에 연결되며, 주사선에 연결된 게이트 전극을 구비한 적어도 하나의 스위칭 트랜지스터를 포함하고, 상기 구동 회로는, 제1 구간동안 상기 데이터선에 제공되는 제1 데이터 신호에 기초하여 제2 구간에서 상기 바이어스 제어선에 제공되는 제어 신호를 가변시킨다.
일 실시예에 의하면, 상기 구동 회로는 상기 제1 데이터 신호에 대응하는 제1 계조값이 기준 계조값보다 큰 경우 상기 제어 신호의 전압을 기준 제어 전압보다 낮추고, 상기 제1 계조값이 상기 기준 계조값보다 작은 경우 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높일 수 있다.
일 실시예에 의하면, 상기 구동 회로는, 상기 제1 계조값이 상기 기준 계조값보다 크고 상기 제2 구간에서 상기 데이터선에 제공되는 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 작거나 같은 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압보다 낮출 수 있다.
일 실시예에 의하면, 상기 구동 회로는, 상기 제1 계조값이 상기 기준 계조값보다 작고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 큰 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높일 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 실리콘 반도체를 포함하고, P형 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 반도체 패턴을 더 포함하고, 상기 제1 게이트 전극은 제1 절연층을 사이에 두고 상기 반도체 패턴 상에 배치되며, 상기 제2 게이트 전극은 제2 절연층을 사이에 두고 상기 반도체 패턴 아래에 배치되고, 상기 제2 절연층의 두께는 상기 제1 절연층의 두께보다 크며, 상기 제2 게이트 전극에 인가되는 상기 제어 신호의 전압에 따라 상기 제1 트랜지스터의 문턱 전압이 가변될 수 있다.
일 실시예에 의하면, 상기 제어 신호의 전압이 낮아지는 경우 상기 제1 트랜지스터의 문턱 전압이 양의 방향으로 쉬프트되고, 상기 제어 신호의 전압이 상승하는 경우 상기 제1 트랜지스터의 문턱 전압이 음의 방향으로 쉬프트될 수 있다.
일 실시예에 의하면, 상기 구동 회로는 상기 제1 구간동안 상기 제1 계조값을 누적하여 상기 제1 트랜지스터의 스트레스를 산출하고, 상기 스트레스와 상기 제2 구간에서 상기 데이터선에 제공되는 제2 데이터 신호에 대응하는 제2 계조값에 기초하여 상기 제어 신호의 전압을 결정할 수 있다.
일 실시예에 의하면, 상기 구동 회로는 기 설정된 주기마다 상기 스트레스를 초기화하고 재산출할 수 있다.
일 실시예에 의하면, 상기 제어 신호는 상기 주기동안 고정된 전압을 가질 수 있다.
일 실시예에 의하면, 상기 구동 회로는 상기 제2 계조값에 따른 상기 제어 신호의 전압 정보를 저장하는 룩업테이블을 포함할 수 있다.
일 실시예에 의하면, 상기 구동 회로는, 상기 제1 계조값과 상기 기준 계조값 간의 차이가 기준값보다 작은 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압과 동일하게 설정할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 산화물 반도체를 포함하고, 상기 구동 회로는 상기 제1 데이터 신호에 대응되는 제1 계조값을 누적하여 누적 스트레스를 산출하고, 상기 누적 스트레스가 증가함에 따라 상기 제어 신호의 전압을 선형적으로 가변시킬 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 다른 표시 장치는, 표시 영역에 제공되고, 제1 방향을 따라 각각 연장하는 제1 데이터선 및 제1 바이어스 제어선, 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 주사선들; 및 상기 표시 영역에 제공되고, 상기 제1 데이터선 및 상기 제1 바이어스 제어선에 연결되는 제1 화소 및 제2 화소를 포함하며, 상기 제1 화소 및 상기 제2 화소 각각은, 제1 전원과 제2 전원 사이에 연결되는 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되어 구동 전류를 제어하며, 제1 노드에 연결된 제1 게이트 전극 및 상기 제1 바이어스 제어선에 연결된 제2 게이트 전극을 구비한 제1 트랜지스터; 및 상기 제1 데이터선과 상기 제1 노드의 사이에 연결되며, 상기 주사선들 중 대응되는 주사선에 연결된 게이트 전극을 구비한 적어도 하나의 스위칭 트랜지스터를 포함한다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 화소 및 상기 제2 화소를 구동시키는 구동 회로를 더 포함하고, 상기 구동 회로는, 제1 구간 동안 상기 데이터선에 제공되는 제1 데이터 신호에 기초하여 제2 구간에 상기 바이어스 제어선에 제공되는 제어 신호를 가변시킬 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 표시 영역에 제공되며, 상기 제1 방향을 따라 각각 연장하는 제2 데이터선 및 제2 바이어스 제어선; 및 상기 제2 데이터선 및 상기 제2 바이어스 제어선에 연결되는 제3 화소를 더 포함하고, 상기 제3 화소는 상기 제1 바이어스 제어선에 연결되지 않을 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 구동 방법에서, 표시 장치는 듀얼 게이트 구조의 구동 트랜지스터를 포함한 화소를 구비한다. 상기 표시 장치의 구동 방법은, 제1 구간 동안 상기 구동 트랜지스터의 제1 게이트 전극에 제공되는 제1 데이터 신호에 기초하여 상기 화소의 스트레스를 산출하는 단계; 및 상기 스트레스 및 제2 구간에서 상기 제1 게이트 전극에 제공되는 제2 데이터 신호에 기초하여 상기 제2 구간에서 상기 구동 트랜지스터의 제2 게이트 전극에 제공되는 제어 신호의 전압을 가변하는 단계를 한다.
일 실시예에 의하면, 상기 구동 트랜지스터는 실리콘 반도체를 포함하고, P형 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제어 신호의 전압을 가변하는 단계는, 상기 제1 데이터 신호에 대응하는 제1 계조값이 기준 계조값보다 큰 경우 상기 제어 신호의 전압을 기준 제어 전압보다 낮추는 단계; 및 상기 제1 계조값이 상기 기준 계조값보다 작은 경우 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높이는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 계조값이 상기 기준 계조값보다 크고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 작거나 같은 경우, 상기 제어 신호의 전압은 상기 기준 제어 전압보다 낮게 설정되고, 상기 제1 계조값이 상기 기준 계조값보다 작고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 큰 경우, 상기 제어 신호의 전압은 상기 기준 제어 전압보다 높게 설정될 수 있다.
본 발명에 따른 표시 장치 및 그의 구동 방법은, 듀얼 게이트 구조의 구동 트랜지스터의 제2 게이트 전극에 제공되는 제어 신호의 전압을, 구동 트랜지스터의 스트레스(예를 들어, 데이터 신호, 계조값에 비례하는 스트레스)에 기초하여 증가시키거나 감소시킬 수 있다. 따라서, 제어 신호에 의해 구동 트랜지스터의 문턱 전압이 변화하며, 구동트랜지스터의 히스테리시스 특성 및 이에 기인한 순간 잔상이 완화되거나 제거되고, 표시 장치의 이미지 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소의 일 예를 나타내는 평면도이다.
도 4는 도 3의 I-I'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 5a는 도 2의 화소에 포함된 제1 트랜지스터의 전류-전압 특성을 나타내는 도면이다.
도 5b는 도 2의 화소에 포함된 제1 트랜지스터에 인가되는 제어 신호에 따른 제1 트랜지스터의 문턱 전압을 나타내는 도면이다.
도 6a는 도 2의 화소에서 측정된 신호들의 비교예를 나타내는 파형도이다.
도 6b는 도 6a의 파형도에 따른 휘도의 변화를 나타내는 도면이다.
도 6c는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 1의 표시 장치에 포함된 타이밍 제어부의 일 예를 나타내는 블록도이다.
도 8은 도 2의 화소에서 측정된 신호들의 다른 예를 나타내는 파형도이다.
도 9는 도 7의 타이밍 제어부에서 이용되는 룩업테이블의 일 예를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 표시 장치(1)는, 표시 영역(10)에 배치된 화소들(PXL)과, 상기 화소들(PXL)을 구동하기 위한 구동 회로(21~25)를 구비한다.
표시 영역(10)은, 주사선들(S1~Sn), 발광 제어선들(E1~En), 바이어스 제어선들(B1~Bm), 데이터선들(D1~Dm), 및 화소들(PXL)을 구비한다. 화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En), 바이어스 제어선들(B1~Bm) 및 데이터선들(D1~Dm)에 연결된다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 전기적 및/또는 물리적인 연결을 포괄적으로 의미할 수 있다. 예를 들어, 화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En), 바이어스 제어선들(B1~Bm) 및 데이터선들(D1~Dm)에 전기적으로 연결될 수 있다.
실시예에 따라, 주사선들(S1~Sn) 및 발광 제어선들(E1~En) 각각은, 표시 영역(10)에서 수평 방향("행 방향" 또는 "제2 방향(DR2)"이라고도 함)을 따라 연장되어 각각의 수평 라인("화소 행"이라고도 함)에 위치한 화소들(PXL)(예를 들어, 제1 화소(PXL1) 및 제2 화소(PXL2))에 공통으로 연결될 수 있다. 그리고, 데이터선들(D1~Dm) 및 바이어스 제어선들(B1~Bm) 각각은, 주사선들(S1~Sn) 및 발광 제어선들(E1~En)과 교차하도록 표시 영역(10)에서 수직 방향("열 방향" 또는 "제1 방향(DR1)"이라고도 함)을 따라 연장되어 각각의 수직 라인("화소 열"이라고도 함)에 위치한 화소들(PXL)(예를 들어, 제1 화소(PXL1) 및 제3 화소(PXL3))에 공통으로 연결될 수 있다.
한편, 실시예에 따라서는 발광 제어선들(E1~En)이 생략될 수도 있다. 예를 들어, 발광 제어선들(E1~En)은 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있다. 또한, 실시예에 따라서는, 화소들(PXL)이 도시되지 않은 적어도 하나의 다른 제어선에 더 연결되어 상기 제어선으로부터 공급되는 제어 신호에 의해 화소들(PXL)의 동작이 제어될 수도 있다.
화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En), 바이어스 제어선들(B1~Bm) 및 데이터선들(D1~Dm)로부터 각각의 주사 신호("제1 게이트 신호"), 발광 제어 신호, 소정 전압의 제어 신호("바이어스 제어 신호", "백-바이어스 전압", "제2 게이트 신호", 또는 "제2 게이트 전압"이라고도 함) 및 데이터 신호를 공급받는다. 또한, 화소들(PXL)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)과 같은 구동 전원을 더 공급받는다. 추가적으로, 화소들(PXL)은 그 구조 및/또는 구동 방식 등에 따라서는 그 외의 다른 구동 전원(일 예로, 초기화 전원)을 더 공급받을 수 있다.
화소들(PXL)은 주사선들(S1~Sn)로부터 각각의 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 각각의 데이터 신호를 공급받고, 상기 데이터 신호에 대응하는 휘도로 발광한다. 이에 따라, 표시 영역(10)에서 각 프레임의 데이터 신호에 대응하는 영상이 표시된다.
일 실시예에서, 화소들(PXL)의 발광 기간은 발광 제어선들(E1~En)로부터 공급되는 각각의 발광 제어신호에 의해 제어될 수 있다. 또한, 화소들(PXL)에 흐르는 구동 전류는, 데이터 신호 외에도 바이어스 제어선들(B1~Bm)로부터 공급되는 제어 신호에 의해 제어될 수 있다.
화소들(PXL) 각각은, 발광 소자와, 상기 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 화소 회로는, 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류를 제어한다. 이를 위해, 화소 회로는, 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터 및 스토리지 커패시터를 포함할 수 있다.
구동 회로(21~25)는, 화소들(PXL)로 각각의 구동 신호를 공급하기 위한 복수의 구동부들을 포함할 수 있다. 예를 들어, 구동 회로(21~25)는, 주사선들(S1~Sn)로 주사 신호를 공급하기 위한 주사 구동부(21), 발광 제어선들(E1~En)로 발광 제어 신호를 공급하기 위한 발광 제어 구동부(22), 바이어스 제어선들(B1~Bm)로 소정 전압의 제어 신호를 공급하기 위한 제어선 구동부(23), 데이터선들(D1~Dm)로 데이터 신호를 공급하기 위한 데이터 구동부(24), 및 상기 주사 구동부(21), 발광 제어 구동부(22), 제어선 구동부(23) 및 데이터 구동부(24)를 제어하기 위한 타이밍 제어부(25)를 구비할 수 있다.
주사 구동부(21)는 타이밍 제어부(25)로부터 주사 구동 제어 신호(SCS)를 공급받고, 상기 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 주사 신호를 공급한다. 일 예로, 주사 구동부(21)는 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 순차적으로 주사 신호를 공급할 수 있다. 주사선들(S1~Sn)로 각각의 주사 신호가 공급되면, 상기 주사 신호가 공급되는 주사선에 연결된 화소들(PXL)이 선택되어, 데이터선들(D1~Dm)로부터 데이터 신호를 공급받는다.
실시예에 따라, 주사 신호는 수평 라인 단위로 화소들(PXL)을 선택하기 위하여 이용될 수 있다. 예를 들어, 주사 신호는 데이터선들(D1~Dm)에 연결된 각 화소(PXL)의 트랜지스터가 턴-온될 수 있는 게이트-온 전압(일 예로, 로우 전압)을 가질 수 있으며, 각각의 수평 기간에 대응하는 수평 라인의 화소들(PXL)로 공급될 수 있다. 주사 신호를 공급받는 화소들(PXL)은, 상기 주사 신호가 공급되는 기간 동안 데이터선들(D1~Dm)에 연결되어 각각의 데이터 신호를 공급받을 수 있다.
발광 제어 구동부(22)는 타이밍 제어부(25)로부터 발광 구동 제어 신호(ECS)를 공급받고, 상기 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 발광 제어 신호를 공급한다. 일 예로, 발광 제어 구동부(22)는 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 순차적으로 발광 제어 신호를 공급할 수 있다. 한편, 발광 제어 구동부(22)는 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있는 것으로서, 실시예에 따라서는 생략될 수도 있다.
발광 제어 신호는 화소들(PXL)의 발광 기간(일 예로, 발광 시점 및/또는 발광 지속 시간)을 제어하기 위하여 이용될 수 있다. 예를 들어, 발광 제어 신호는 화소들(PXL) 각각의 전류 패스 상에 배치된 적어도 하나의 트랜지스터가 턴-오프될 수 있는 게이트-오프 전압(일 예로, 하이 전압)을 가질 수 있다. 이 경우, 발광 제어 신호를 공급받는 화소(PXL)는, 상기 발광 제어 신호가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다. 한편, 특정 화소(PXL)로 블랙 계조에 대응하는 데이터 신호가 공급될 경우, 상기 화소(PXL)는 게이트-오프 전압의 발광 제어 신호가 공급되지 않더라도 상기 데이터 신호에 대응하여 비발광 상태를 유지할 수 있다.
제어선 구동부(23)는 타이밍 제어부(25)로부터 바이어스 구동 제어 신호(BCS)를 공급받고, 상기 바이어스 구동 제어 신호(BCS)에 대응하여 바이어스 제어선들(B1~Bm)로 소정 전압의 제어 신호를 공급한다. 일 예로, 제어선 구동부(23)는 바이어스 구동 제어 신호(BCS)에 대응하여 바이어스 제어선들(B1~Bm)로 상호 동일한 전압 또는 상호 다른 전압을 가지는 제어 신호를 공급할 수 있다. 예를 들어, 제어선 구동부(23)는 각 수직 라인에 배치된 화소들(PXL)의 발광 기간 동안, 상기 화소들(PXL)의 바이어스 제어선들(B1~Bm)로 소정 전압 및/또는 파형의 제어 신호를 공급할 수 있다.
제어선 구동부(23)로부터 출력되는 제어 신호는 화소들(PXL)에 구비된 구동 트랜지스터의 특성을 제어하기 위하여 이용될 수 있다. 일 예로, 제어 신호는 각 화소(PXL)에 구비된 구동 트랜지스터의 제2 게이트 전극으로 공급되어 상기 구동 트랜지스터의 문턱 전압을 제어할 수 있다. 제어 신호를 이용하여 구동 트랜지스터의 문턱 전압을 변경하게 되면, 각각의 데이터 신호에 대하여 구동 트랜지스터에서 생성되는 구동 전류의 크기를 조절할 수 있다. 따라서, 제어 신호의 전압을 제어함으로써 화소들(PXL)의 휘도를 제어할 수 있게 된다.
데이터 구동부(24)는 타이밍 제어부(25)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 공급받고, 상기 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)에 대응하여 데이터선들(D1~Dm)로 데이터 신호를 공급한다. 데이터선들(D1~Dm)로 공급된 데이터 신호는 각각의 주사 신호에 의해 선택된 화소들(PXL)로 공급된다.
타이밍 제어부(25)는 외부로부터 입력 영상 데이터를 공급받고, 상기 입력 영상 데이터를 재정렬하여 영상 데이터(RGB)를 생성한다. 이와 같은 타이밍 제어부(25)는 상기 영상 데이터(RGB)를 데이터 구동부(24)로 공급한다. 데이터 구동부(24)로 공급된 영상 데이터(RGB)는 화소들(PXL)로 공급될 데이터 신호의 생성에 이용된다.
또한, 타이밍 제어부(25)는 외부(일 예로, 호스트 프로세서)로부터 각종 타이밍 신호들(일 예로, 수직/수평 동기신호, 메인 클럭신호 등)을 공급받고, 상기 타이밍 신호들에 대응하여 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS), 바이어스 구동 제어 신호(BCS) 및 데이터 구동 제어 신호(DCS)를 생성한다. 상기 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS), 바이어스 구동 제어 신호(BCS) 및 데이터 구동 제어 신호(DCS)는, 각각 주사 구동부(21), 발광 제어 구동부(22), 제어선 구동부(23) 및 데이터 구동부(24)로 공급된다.
주사 구동 제어 신호(SCS)는 제1 스타트 펄스(일 예로, 주사 스타트 펄스) 및 제1 클럭 신호(일 예로, 적어도 하나의 주사 클럭 신호)를 포함한다. 제1 스타트 펄스는 첫 번째 주사 신호(일 예로, 제1 주사선(S1)으로 공급되는 주사 신호)의 출력 타이밍을 제어하고, 제1 클럭 신호는 제1 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
발광 구동 제어 신호(ECS)는 제2 스타트 펄스(일 예로, 발광 스타트 펄스) 및 제2 클럭 신호(일 예로, 적어도 하나의 발광 클럭 신호)를 포함한다. 제2 스타트 펄스는 첫 번째 발광 제어 신호(일 예로, 제1 발광 제어선(E1)으로 공급되는 발광 제어 신호)의 출력 타이밍을 제어하고, 제2 클럭 신호는 제2 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
바이어스 구동 제어 신호(BCS)는, 제1 구간에서의 화소들(PXL)의 스트레스(또는, 스트레스 값)에 따라 제2 구간에서 소정 전압의 제어 신호를 출력하도록 제어선 구동부(23)를 제어한다. 여기서, 화소들(PXL)의 스트레스는 화소들(PXL)에 포함된 구동 트랜지스터의 스트레스를 나타내며, 예를 들어, 구동 트랜지스터의 게이트 전극(또는, 제1 게이트 전극)에 인가되는 데이터 신호에 의해 구동 트랜지스터의 문턱 전압이 쉬프트된 방향 및/또는 크기를 나타낼 수 있다.
일 실시예에서, 타이밍 제어부(25)는 기준 시간 동안(또는, 제1 구간동안) 화소들(PXL)에 제공되는 데이터 신호(또는, 데이터 신호에 대응하며 영상 데이터(RGB)에 포함된 계조값)에 기초하여 화소들(PXL)의 스트레스(또는, 스트레스 값)를 산출하며, 화소들(PXL)의 스트레스에 기초하여 바이어스 구동 제어 신호(BCS)를 생성할 수 있다. 예를 들어, 타이밍 제어부(25)는 수십 초 동안(예를 들어, 10초 동안) 제1 화소(PXL1)에 대응하는 계조값들을 누적하여(또는, 데이터 신호를 적분하여) 제1 화소(PXL1)의 제1 스트레스를 산출하며, 제1 화소(PXL1)의 제1 스트레스에 기초하여 제1 바이어스 제어선(D1)에 인가될 제어 신호의 전압을 결정할 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 스트레스가 기준 스트레스보다 큰 경우, 타이밍 제어부(25)는 제1 바이어스 제어선(D1)에 인가될 제어 신호의 전압을 기준 제어 전압보다 낮게 결정할 수 있다. 제1 화소(PXL1) 내 구동 트랜지스터의 문턱 전압이 제1 스트레스에 의해 음의 방향으로 쉬프트된 경우, 상대적으로 낮은 제어 신호의 전압에 의해 구동 트랜지스터의 문턱 전압이 양의 방향으로 다시 쉬프트되며, 제1 화소(PXL1)는 잔상 없이 원하는 휘도로 발광할 수 있다. 다른 예로, 제1 화소(PXL1)의 제1 스트레스가 기준 스트레스보다 작은 경우, 타이밍 제어부(25)는 제1 바이어스 제어선(D1)에 인가될 제어 신호의 전압을 기준 제어 전압보다 높게 결정할 수 있다. 제1 화소(PXL1) 내 구동 트랜지스터의 문턱 전압이 제1 스트레스에 의해 양의 방향으로 쉬프트된 경우, 상대적으로 높은 제어 신호의 전압에 의해 구동 트랜지스터의 문턱 전압이 음의 방향으로 다시 쉬프트되며, 제1 화소(PXL1)는 잔상 없이 원하는 휘도로 발광할 수 있다.
유사하게, 타이밍 제어부(25)는 수십 초 동안 제2 화소(PXL2)에 대응하는 계조값들을 누적하여 제2 화소(PXL2)의 제2 스트레스를 산출하며, 제2 화소(PXL2)의 제2 스트레스에 기초하여 제2 바이어스 제어선(D2)에 인가될 제어 신호의 전압을 결정할 수 있다. 바이어스 구동 제어 신호(BCS)는 제1 바이어스 제어선(D1)에 인가될 제어 신호의 전압, 제2 바이어스 제어선(D2)에 인가될 제어 신호의 전압 등을 포함할 수 있다.
제어 신호의 전압을 결정하는 구성에 대해서는 도 5a 및 도 7을 참조하여 후술하기로 한다.
데이터 구동 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호를 포함한다. 이러한 데이터 구동 제어 신호(DCS)에 의해 데이터의 샘플링 동작이 제어된다.
도 1을 참조하여 설명한 바와 같이, 표시 장치(1)는 제1 방향(DR1)으로 연장하며 수직 라인에 위치하는 화소들(PXL)에 연결되는 바이어스 제어선들(B1~Bm) 및 바이어스 제어선들(B1~Bm)에 제어 신호를 제공하는 제어선 구동부를 포함할 수 있다. 또한, 표시 장치(1)(또는 타이밍 제어부(25))는 특정 시간 동안 화소들(PXL)(예를 들어, 제1 화소(PXL1))에 인가되는 데이터 신호(또는, 데이터 신호에 대응하는 계조값)에 기초하여 화소들(PXL)의 스트레스(또는, 화소들(PXL) 내 구동 트랜지스터의 스트레스)를 산출하며, 화소들(PXL)의 스트레스에 기초하여 제어 신호의 전압을 가변시킬 수 있다. 화소들(PXL) 내 구동 트랜지스터의 문턱 전압이 제어 신호에 의해 쉬프트 됨으로써, 화소들(PXL)은 잔상 없이 원하는 휘도로 발광하며, 표시 장치(1)의 화질이 개선될 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2에 도시된 화소(PXL)는 표시 영역(10)의 i(i는 양의 정수)번째 화소 행(일 예로, i번째 수평 라인) 및 j(j는 양의 정수)번째 화소 열(일 예로, j번째 수직 라인)에 배치되어, 제i 주사선(Si), 제i 발광 제어선(Ei), 제j 바이어스 제어선(Bj) 및 제j 데이터선(Dj)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 주사선 또는 제어선에 선택적으로 더 연결될 수 있다. 일 예로, 화소(PXL)는 제i-1 주사선(Si-1) 및 제i+1 주사선(Si+1)에 더 연결될 수 있다.
도 1의 표시 영역(10)에 배치되는 화소들(PXL)은 실질적으로 서로 동일한 구조를 가질 수 있다. 이하에서는, "제i 주사선(Si)", "제i 발광 제어선(Ei)", "제j 바이어스 제어선(Bj)" 및 "제j 데이터선(Dj)"을, 각각 "주사선(Si)", "발광 제어선(Ei)", "바이어스 제어선(Bj)" 및 "데이터선(Dj)"이라 하기로 한다.
도 2를 참조하면, 화소(PXL)는 발광 소자(EL)와, 상기 발광 소자(EL)를 구동하기 위한 화소 회로(PXC)를 구비한다. 실시예에 따라, 발광 소자(EL)는 화소 회로(PXC)와 제2 전원(ELVSS)의 사이에 연결될 수 있으나, 발광 소자(EL)의 위치가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 발광 소자(EL)는 제1 전원(ELVDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
실시예에 따라, 발광 소자(EL)는 유기 발광층을 포함한 유기 발광 다이오드(OLED: organic light emitting diode)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 나노 스케일 내지 마이크로 스케일 정도로 작은 초소형의 무기 발광 소자들이 각 화소(PXL)의 광원을 구성할 수도 있다.
발광 소자(EL)는 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결된다. 예를 들어, 발광 소자(EL)의 애노드 전극은 화소 회로(PXC)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 발광 소자(EL)의 캐소드 전극은 제2 전원(ELVSS)에 연결될 수 있다. 이와 같은 발광 소자(EL)는 제1 트랜지스터(T1)로부터 구동 전류(Ids)가 공급될 때, 상기 구동 전류(Ids)에 대응하는 휘도의 빛을 생성한다.
제1 전원(ELVDD)과 제2 전원(ELVSS)은 발광 소자(EL)가 발광할 수 있도록 하는 전위 차를 가진다. 예를 들어, 제1 전원(ELVDD)은 고전위 화소 전원일 수 있고, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 발광 소자(EL)의 문턱 전압 이상 낮은 전위를 가지는 저전위 화소 전원일 수 있다.
화소 회로(PXC)는, 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터 및 스토리지 커패시터(Cst)를 구비한다. 예를 들어, 화소 회로(PXC)는, 구동 트랜지스터로서의 제1 트랜지스터(T1), 스위칭 트랜지스터들로서의 제2 내지 제7 트랜지스터들(T2~T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다. 상기 스위칭 트랜지스터들 중 적어도 하나의 스위칭 트랜지스터, 일 예로 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는, 데이터선(Dj)과 제1 노드(N1)의 사이에 연결되며, 주사선(Si)에 연결된 각각의 게이트 전극을 구비한다. 이러한 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는, 제1 노드(N1)로 데이터 신호의 전압을 전달하기 위하여 구비될 수 있다. 일 예로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 게이트-온 전압의 주사 신호에 의해 동시에 턴-온되어, 데이터 신호의 전압과 제1 트랜지스터(T1)의 문턱 전압의 차 전압에 해당하는 전압을 제1 노드(N1)로 전달한다.
제1 트랜지스터(T1)는 구동 전류(Ids)의 전류 패스 상에 위치하도록 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결되어, 상기 구동 전류(Ids)를 제어한다. 예를 들어, 제1 트랜지스터(T1)는 제1 전원(ELVDD)과 발광 소자(EL)의 사이에 연결될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 발광 소자(EL)에 연결될 수 있다.
실시예에 따라, 제1 트랜지스터(T1)는 듀얼 게이트 구조의 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(T1)는, 제1 노드(N1)에 연결된 제1 게이트 전극(GE1)과, 바이어스 제어선(Bj)에 연결된 제2 게이트 전극(GE2)을 구비할 수 있다.
본 발명의 일 실시예에서, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)은 제2 게이트 전극(GE2)에 비해 채널 영역에 가깝게 배치되고, 상기 제1 게이트 전극(GE1)에 인가되는 제1 노드(N1)의 전압을 제어하여 각각의 계조를 표현할 수 있다. 이 경우, 제1 트랜지스터(T1)는 제1 게이트 전압, 즉 제1 노드(N1)의 전압에 대응하여 발광 소자(EL)에 흐르는 구동 전류(Ids)를 제어한다. 예를 들어, 제1 트랜지스터(T1)는, 각 프레임의 발광 기간 동안, 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(EL)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류(Ids)를 제어할 수 있다.
한편, 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에는 바이어스 제어선(Bj)을 통해 소정 전압의 제어 신호가 인가된다. 상기 제어 신호의 전압은 제1 트랜지스터(T1)의 문턱 전압에 영향을 미칠 수 있다. 일 예로, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 제2 게이트 전극(GE2)에 인가되는 전압이 낮아질수록 제1 트랜지스터(T1)의 문턱 전압이 높아질 수 있다. 반대로, 상기 제2 게이트 전극(GE2)에 인가되는 전압이 증가할수록 제1 트랜지스터(T1)의 문턱 전압이 낮아질 수 있다. 따라서, 바이어스 제어선(Bj)으로 공급되는 제어 신호의 전압을 조절함에 의해, 제1 트랜지스터(T1)의 특성이 조절될 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다.
이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극을 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터의 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 전달된다.
한편, 제2 트랜지스터(T2)가 주사 신호에 의해 턴-온되는 기간 동안 상기 주사 신호에 의해 제3 트랜지스터(T3)도 턴-온되고, 상기 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)가 다이오드 연결되는 형태로 턴-온된다. 이에 따라, 데이터선(Dj)으로부터의 데이터 신호가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이때, 제1 노드(N1)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 전달되고, 상기 제1 노드(N1)로 전달된 전압은 스토리지 커패시터(Cst)에 저장될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)가 다이오드 형태로 연결된다.
일 실시예에서, 제3 트랜지스터(T3)는 오프상태에서 흐르는 누설전류(Ioff)를 저감하기 위하여 서로 직렬로 연결된 복수의 트랜지스터들로 구성될 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극의 사이에 서로 직렬로 연결된 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)를 포함할 수 있다. 상기 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)의 게이트 전극들은 주사선(Si)에 공통으로 연결될 수 있다. 이에 따라, 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)는 주사 신호에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제i-1 주사선(Si-1)에 연결된다. 실시예에 따라, 제i-1 주사선(Si-1)은 i-1번째 수평 라인의 화소들(PXL)을 선택하여 데이터 신호를 공급하기 위한 주사선으로서, i번째 수평 라인의 화소들(PXL)을 초기화하기 위한 초기화 제어선으로도 이용될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제4 트랜지스터(T4)의 게이트 전극이, 이전 수평 라인들의 화소들(PXL)을 선택하기 위한 이전 주사선들 중 다른 하나의 주사선(일 예로, 제i-2 주사선(Si-2))에 연결되거나, 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선에 연결될 수도 있다. 이 경우, 제4 트랜지스터(T4)는 상기 다른 하나의 주사선 또는 별개의 제어선으로부터 공급되는 신호에 의해 구동될 수 있다.
이와 같은 제4 트랜지스터(T4)는 제i-1 주사선(Si-1)으로 게이트-온 전압의 주사 신호(이하, "이전 주사 신호"라고 함)가 공급될 때 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 노드(N1)로 초기화 전원(Vint)의 전압이 전달되고, 이에 따라 상기 제1 노드(N1)의 전압이 초기화 전원(Vint)의 전압으로 초기화된다.
초기화 전원(Vint)의 전압은 데이터 신호의 전압 이하의 전압으로 설정될 수 있다. 예를 들어, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다. 각각의 화소(PXL)로 현재 프레임의 데이터 신호를 전달하기에 앞서 제1 노드(N1)의 전압을 초기화 전원(Vint)의 전압으로 초기화하게 되면, 이전 프레임의 데이터 신호와 무관하게 각 수평 라인의 주사 기간(즉, 각각의 주사선(Si)으로 주사 신호가 공급되는 기간) 동안 제1 트랜지스터(T1)가 순방향으로 다이오드 연결된다. 이에 따라, 이전 프레임의 데이터 신호와 무관하게, 현재 프레임의 데이터 신호를 제1 노드(N1)로 안정적으로 전달할 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 누설전류를 저감하기 위하여 서로 직렬로 연결된 복수의 트랜지스터들로 구성될 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 서로 직렬로 연결된 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)를 포함할 수 있다. 상기 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)의 게이트 전극들은 제i-1 주사선(Si-1)에 공통으로 연결될 수 있다. 이에 따라, 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)는 이전 주사 신호에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 적어도 듀얼 구조의 다중 트랜지스터로 구성할 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 누설전류가 감소될 수 있다. 이에 따라, 각 프레임의 발광 기간 동안 오프 상태의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 통한 누설전류를 저감하고, 제1 노드(N1)의 전압 변동을 줄일 수 있다.
한편, 도 2 및 도 3에서는 제3 및 제4 트랜지스터들(T3, T4) 각각을 듀얼 구조의 트랜지스터로 구성하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 어느 하나의 트랜지스터(일 예로, 제3 트랜지스터(T3))만을 다중 트랜지스터로 형성하고, 다른 하나의 트랜지스터(일 예로, 제4 트랜지스터(T4))는 단일 트랜지스터로 형성할 수도 있다. 또 다른 실시예에서는, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 이외의 다른 스위칭 트랜지스터, 일 예로, 제2 트랜지스터(T2)와 제5 내지 제7 트랜지스터들(T5~T7) 중 적어도 하나의 트랜지스터(일 예로, 제2 트랜지스터(T2))를, 서로 직렬로 연결된 복수의 트랜지스터들을 포함한 다중 트랜지스터로 형성할 수도 있을 것이다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(EL)의 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
즉, 제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호에 의해 동시에 턴-온 또는 턴-오프되어, 화소들(PXL)의 발광 기간을 제어할 수 있다. 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 화소(PXL)에 구동 전류(Ids)가 흐를 수 있는 전류 패스가 형성된다. 이에 따라, 화소(PXL)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있게 된다. 반대로, 제5 및 제6 트랜지스터들(T5, T6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)가 비발광하게 된다.
실시예에 따라, 발광 제어 신호는 화소(PXL)의 초기화 기간 및 데이터 프로그래밍 기간(일 예로, 주사 기간) 동안 제5 및 제6 트랜지스터들(T5, T6)을 턴-오프시킬 수 있도록 게이트-오프 전압으로 공급될 수 있다. 일 예로, 게이트-오프 전압의 발광 제어 신호는, 게이트-온 전압의 주사 신호(및 이전 주사 신호)와 중첩되도록 공급될 수 있다. 그리고, 주사 신호의 전압이 게이트-오프 전압으로 변경된 이후, 발광 제어 신호의 전압이 게이트-온 전압이 변경될 수 있다. 이에 따라, 각 프레임의 발광 기간에 앞서, 화소(PXL)의 내부에 안정적으로 데이터 신호를 저장할 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(EL)의 일 전극(일 예로, 애노드 전극) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제i+1 주사선(Si+1)에 연결된다. 실시예에 따라, 제i+1 주사선(Si+1)은 i+1번째 수평 라인의 화소들(PXL)을 선택하여 데이터 신호를 공급하기 위한 주사선으로서, i번째 수평 라인에 위치한 화소들(PXL)의 발광 소자(EL)에 형성된 유기 커패시터(발광 소자(EL)의 구조상 발생하는 기생 커패시터)에 충전된 전하를 초기화하기 위한 바이패스 제어선으로도 이용될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제7 트랜지스터(T7)의 게이트 전극이, 현재 주사선(즉, 주사선(Si)), 또는 다음 수평 라인들의 화소들(PXL)을 선택하기 위한 다음 주사선들 중 다른 하나의 주사선(일 예로, 제i+2 주사선(Si+2))이거나, 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 상기 현재 주사선(Si), 다른 하나의 주사선, 또는 별개의 제어선으로부터 공급되는 신호에 의해 구동될 수 있다.
제7 트랜지스터(T7)는 각각의 발광 기간에 앞서, 제i+1 주사선(Si+1)으로 게이트-온 전압의 주사 신호(이하, "다음 주사 신호"라고 함)가 공급될 때 턴-온되어 발광 소자(EL)의 일 전극에 초기화 전원(Vint)의 전압을 전달한다. 이에 따라, 화소(PXL)가 각각의 데이터 신호에 대하여 보다 균일한 휘도 특성을 나타낼 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1)의 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
상술한 실시예에서와 같이, 각각의 화소(PXL)는 구동 트랜지스터(제1 트랜지스터(T1)) 및 적어도 하나의 스위칭 트랜지스터(일 예로, 제2 내지 제7 트랜지스터들(T2~T7) 중 적어도 하나)를 비롯하여 복수의 트랜지스터들을 구비할 수 있다. 일 실시예에서, 상기 복수의 트랜지스터들은 서로 유사한 구조, 크기 및/또는 종류의 트랜지스터들로 형성될 수 있다. 다른 실시예에서, 상기 복수의 트랜지스터들 중 적어도 하나는 나머지 트랜지스터들과 상이한 구조, 크기 및/또는 종류의 트랜지스터로 형성될 수 있다. 일 예로, 제1 트랜지스터(T1)는 듀얼 게이트 구조의 트랜지스터로 형성되고, 제2 내지 제7 트랜지스터들(T2~T7) 각각은 단일 게이트 구조의 트랜지스터로 형성될 수 있다.
한편, 화소 회로(PXC)의 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로(PXC)를 구비할 수 있다.
또한, 도 2의 실시예에서는 각각의 트랜지스터가 P형 트랜지스터인 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1~T7) 중 적어도 하나의 트랜지스터는 N형 트랜지스터일 수도 있다. 이 경우, 상기 N형 트랜지스터를 턴-온시키기 위한 게이트-온 전압은 하이 전압일 수 있다.
또한, 제1 트랜지스터(T1)의 타입에 따라 데이터 신호의 전압이 결정될 수 있다. 예를 들어, 제1 트랜지스터(T1)가 P형 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 낮은 전압의 데이터 신호를 공급하고, 상기 제1 트랜지스터(T1)가 N형 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 높은 전압의 데이터 신호를 공급할 수 있다.
즉, 본 발명에서 화소(PXL)를 구성하는 트랜지스터들의 종류 및 이를 제어하기 위한 각종 제어 신호들의 전압 레벨은 실시예에 따라 다양하게 변경될 수 있다.
도 3은 도 2의 화소의 일 예를 나타내는 평면도이다. 도 3에는 도 2의 화소(PXL)의 화소 회로(PXC)를 중심으로 화소(PXL)가 도시되어 있다.
도 3를 참조하면, 화소(PXL)는 반도체층(ACT), 제1 도전층(BML), 제2 도전층(GAT1), 제3 도전층(GAT2), 제4 도전층(SD)을 포함할 수 있다. 반도체층(ACT), 제1 도전층(BML), 제2 도전층(GAT1), 제3 도전층(GAT2), 제4 도전층(SD)은 상호 다른 공정을 통해 상호 다른 층들에 형성될 수 있다. 이에 대해서는 도 4를 참조하여 후술하기로 한다.
제1 도전층(BML)은 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 게이트 전극(GE2)은 특정 면적을 가지고, 대체적으로 제1 회로 영역(A_PXC1)의 중앙에 위치하며, 후술하는 반도체층(ACT)의 가로부와 중첩할 수 있다. 제2 게이트 전극(GE2)은 제1 트랜지스터(T1)의 제2 게이트 전극을 구성할 수 있다. 제2 게이트 전극(GE2)은 제2 방향(DR2)으로 돌출된 돌출부를 포함하며, 후술하는 바이어스 제어선(Bj)은 컨택홀(CNT)을 통해 제2 게이트 전극(GE2)에 접속될 수 있다.
반도체층(ACT)(또는, 반도체 패턴)은 트랜지스터들(T1~T7)의 채널을 이루는 액티브층일 수 있다. 반도체층(ACT)은 트랜지스터들(T1~T7) 각각의 제1 트랜지스터 전극(예를 들어, 소스 전극) 및 제2 트랜지스터 전극(예를 들어, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
일 실시예에서, 반도체층(ACT)은 실리콘 반도체(또는, 폴리 실리콘 반도체)를 포함할 수 있다. 반도체층의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 p형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체층(ACT)은 제1 세로부(또는, 제1 서브 반도체 패턴), 가로부(또는, 제2 서브 반도체 패턴), 제2 세로부(또는, 제3 서브 반도체 패턴), 및 굴곡부를 포함할 수 있다. 제1 세로부, 가로부, 제2 세로부, 및 굴곡부는 상호 연결되고 일체로 구성될 수 있다.
제1 세로부는 제1 방향(DR1)으로 연장하며, 화소 영역(PXA)의 일변(예를 들어, 좌측변)에 인접하여 위치할 수 있다. 제1 세로부는 제2 트랜지스터(T2)의 채널 및 제5 트랜지스터(T5)의 채널을 구성할 수 있다. 제1 세로부(ACT_S1)의 상측 부분이 제2 트랜지스터(T2)의 채널을 구성하고, 제1 세로부의 하측 부분이 제5 트랜지스터(T5)의 채널을 구성할 수 있다.
가로부는 제1 세로부의 중앙 부분으로부터 제2 방향(DR2)으로 연장하며, 굴곡진 형상을 가질 수 있다. 가로부는 제1 트랜지스터(T1)의 채널을 구성하며, 굴곡진 형상에 의해 제1 트랜지스터(T1)의 채널 용량이 향상될 수 있다.
제2 세로부는 제1 방향(DR1)으로 연장하며, 화소 영역(PXA)의 타변(예를 들어, 우측변)에 인접하여 위치할 수 있다. 제2 세로부의 상측 부분은 제3 트랜지스터(T3)의 채널을 구성하고, 제2 세로부의 하측 부분은 제6 트랜지스터(T6)의 채널 및 제7 트랜지스터(T7)의 채널을 구성할 수 있다.
굴곡부는 제2 세로부의 상측 단부로부터 연장하며, 굴곡진 형상을 가지고, 제4 트랜지스터(T4)의 채널을 구성할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)는 제3_1 및 제3_2 트랜지스터들(T3_1, T3_2)(또는, 제1 및 제2 서브 트랜지스터들)을 포함하고, 반도체층(ACT)은 제3_1 및 제3_2 트랜지스터들(T3_1, T3_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 유사하게, 제4 트랜지스터(T4)는 제4_1 및 제4_2 트랜지스터들(T4_1, T4_2)을 포함하고, 반도체층(ACT)은 제4_1 및 제4_2 트랜지스터들(T4_1, T4_2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다.
제2 도전층(GAT1)은 제i-1 주사선(Si-1), 주사선(Si)(또는, 제i 주사선), 제i+1 주사선(Si+1), 발광 제어선(Ei), 및 제1 게이트 전극(GE1)(또는, 제1 커패시터 전극(CE1))을 포함할 수 있다.
제i-1 주사선(Si-1)은 제2 방향(DR2)으로 연장하며, 화소 영역(PXA)의 최상측에 위치할 수 있다. 제i-1 주사선(Si-1)은 반도체층의 굴곡부와 중첩하며, 제4 트랜지스터(T4)의 게이트 전극을 구성하거나, 제4 트랜지스터(T4)의 게이트 전극에 연결될 수 있다.
주사선(Si)은 제2 방향(DR2)으로 연장하며, 제i-1 주사선(Si-1) 및 제1 게이트 전극(GE1) 사이에 위치할 수 있다. 주사선(Si)은 반도체층(ACT)의 제1 세로부와 중첩하며, 제2 트랜지스터(T2)의 게이트 전극을 구성하거나 이에 연결될 수 있다. 또한, 주사선(Si)은 반도체층(ACT)의 제2 세로부와 중첩하며, 제3 트랜지스터(T3)의 게이트 전극을 구성하거나 이에 연결될 수 있다.
제1 게이트 전극(GE1)은 특정 면적을 가지고, 대체적으로 화소 영역(PXA)의 중앙에 위치하며, 반도체층(ACT)의 가로부(및 제2 게이트 전극(GE2)와 중첩할 수 있다. 제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 제1 게이트 전극을 구성할 수 있다.
발광 제어선(Ei)은 제2 방향(DR2)으로 연장하며, 제1 게이트 전극(GE1)의 하측에 위치할 수 있다. 발광 제어선(Ei)은 반도체층(ACT)의 제1 세로부 및 제2 세로부와 각각 중첩하며, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극을 각각 구성하거나 이들에 연결될 수 있다.
제i+1 주사선(Si+1)은 제2 방향(DR2)으로 연장하며, 화소 영역(PXA)의 최하측에 위치할 수 있다. 제i+1 주사선(Si+1)은 반도체층(ACT)의 제2 세로부와 중첩하며, 제7 트랜지스터(T7)의 게이트 전극을 구성하거나 이에 연결될 수 있다.
제2 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT1)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제2 도전층(GAT1)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제3 도전층(GAT2)은 제3 전원선(PL3) 및 제2 커패시터 전극(CE2)을 포함할 수 있다.
제3 전원선(PL3)은 제2 방향(DR2)으로 연장하며, 화소 영역(PXA)의 상측변(또는 하측변)에 인접하여 배치될 수 있다. 제3 전원선(PL3)은 도 2를 참조하여 설명한 초기화 전원(Vint)에 연결될 수 있다. 제3 전원선(PL3)은 반도체층(ACT)의 굴곡부와 중첩하며, 반도체층(ACT)의 굴곡부를 노출시키는 컨택홀(CNT)을 통해 반도체층(ACT)의 굴곡부의 일단과 접속하며, 제4 트랜지스터(T4)의 제2 전극 및 제7 트랜지스터(T7)의 제2 전극을 구성하거나 이들에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(GE1)(또는, 제1 커패시터 전극(CE1))에 중첩하며, 제1 게이트 전극(GE1)과 함께 도 2를 참조하여 설명한 스토리지 커패시터(Cst)를 구성할 수 있다. 제2 커패시터 전극(CE2)의 면적은 제1 게이트 전극(GE1)의 면적보다 크며, 제1 게이트 전극(GE1)을 커버할 수 있다. 또한, 제2 커패시터 전극(CE2)은 중앙 부분에 제1 게이트 전극(GE1)을 노출시키는 개구를 포함할 수 있다.
제3 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(GAT2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제3 도전층(GAT2)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제4 도전층(SD)은 바이어스 제어선(Bj), 데이터선(Dj), 제1 전원선(PL1), 제1 도전 패턴(BRP1)(또는, 제1 브리지 패턴), 및 제2 도전 패턴(BRP2)(또는, 제2 브리지 패턴)을 포함할 수 있다.
바이어스 제어선(Bj)은 제1 방향(DR1)으로 연장하며, 화소 영역(PXA)의 일변에 인접하여 배치될 수 있다. 바이어스 제어선(Bj)은 제2 게이트 전극(GE2)의 돌출부와 중첩할 수 있다. 제2 게이트 전극(GE2)의 돌출부를 노출시키는 컨택홀(CNT)을 통해, 바이어스 제어선(Bj)은 제2 게이트 전극(GE2)에 접속할 수 있다.
데이터선(Dj)은 제1 방향(DR1)으로 연장하며, 반도체층(ACT)의 제1 세로부의 상측 단부와 중첩할 수 있다. 반도체층(ACT)의 제1 세로부의 상측 단부를 노출시키는 컨택홀(CNT)을 통해, 데이터선(Dj)은 반도체층(ACT)의 제1 세로부의 상측 단부와 접속하며, 제2 트랜지스터(T2)의 제1 전극을 구성하거나 제2 트랜지스터(T2)의 제1 전극에 연결될 수 있다.
제1 전원선(PL1)은 제1 방향(DR1)으로 연장하며, 제2 커패시터 전극(CE2) 및 반도체층(ACT)의 제1 세로부의 하측 단부와 중첩할 수 있다. 제1 전원선(PL1)은 도 2를 참조하여 설명한 제1 전원(ELVDD)과 연결될 수 있다. 제1 전원선(PL1)은 제2 커패시터 전극(CE2)을 노출시키는 컨택홀(CNT)을 통해 제2 커패시터 전극(CE2)과 접속될 수 있다. 또한, 반도체층(ACT)의 제1 세로부의 하측 단부를 노출시키는 컨택홀(CNT)을 통해, 제1 전원선(PL1)은 반도체층(ACT)의 제1 세로부의 하측 단부와 접속하며, 제5 트랜지스터(T5)의 제1 전극을 구성하거나 제5 트랜지스터(T5)의 제1 전극에 연결될 수 있다.
제1 도전 패턴(BRP1)은 반도체층(ACT)의 굴곡부의 일 단부 및 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 도전 패턴(BRP1)은 반도체층(ACT)의 굴곡부의 일 단부를 노출시키는 컨택홀을 통해 반도체층(ACT)의 굴곡부의 일 단부와 접속하며, 제3 트랜지스터(T3)(또는, 제3_1 트랜지스터(T3_1))의 제1 전극 및 제4 트랜지스터(T4)(또는, 제4_1 트랜지스터(T4_1))의 제1 전극과 각각 연결되거나, 제1 전극을 구성할 수 있다.
또한, 제1 도전 패턴(BRP1)은 제1 게이트 전극(GE1)을 노출시키는 컨택홀(CNT)(및 제2 게이트 전극(GE2)의 개구)를 통해 제1 게이트 전극(GE1)과 접속할 수 있다.
제2 도전 패턴(BRP2)은 반도체층(ACT)의 제2 세로부의 일 단부와 중첩하며, 반도체층(ACT)의 제2 세로부의 일 단부를 노출시키는 컨택홀(CNT)을 통해 반도체층(ACT)의 제2 세로부의 일 단부와 접속하며, 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제1 전극을 각각 구성하거나, 이들에 연결될 수 있다. 제2 도전 패턴(BRP2)을 노출시키는 비아홀(VIA)을 통해, 제2 도전 패턴(BRP2)은 도 3을 참조하여 설명한 발광 소자(EL)(또는, 발광 소자(EL)의 애노드 전극)에 연결될 수 있다.
제4 도전층(SD)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(SD)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제4 도전층(SD)은 Ti/AL/Ti의 다층막 구조일 수 있다.
도 4는 도 3의 I-I'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 화소(PXL)는 화소 회로 및 이에 연결되는 배선들이 배치되는 화소 회로층(BPL)(또는, 백플레인층) 및 상기 화소 회로층(BPL) 상에 배치되며 발광 소자(EL)가 배치되는 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(BPL)은 발광 소자(EL)에 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로층(BPL)은 각각의 화소 영역에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 화소 회로층(BPL)은, 각각의 화소 회로(PXC) 및/또는 발광 소자(EL)에 연결되는 신호선들 및 전원선들을 더 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 화소 회로층(BPL)은, 도 3을 참조하여 설명한 제2 게이트 전극(GE2), 제1 게이트 전극(GE1)(또는, 제1 커패시터 전극(CE1)), 제2 커패시터 전극(CE2), 바이어스 제어선(Bj), 데이터선(Dj), 및 제1 전원선(PL1)을 포함할 수 있다.
또한, 화소 회로층(BPL)은 표시 패널의 기재가 되는 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(BPL)은, 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(10)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(10)과, 상기 표시 영역(10)의 외곽에 위치한 비표시 영역을 포함할 수 있다. 비표시 영역에는 표시 영역(10)의 화소(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부(일 예로, 주사 구동부(21), 발광 제어 구동부(22) 및/또는 제어선 구동부(23)를 포함한 게이트 구동 회로)가 배치될 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
제1 트랜지스터(T1)는, 반도체층(ACT)(또는, 액티브 패턴), 제1 게이트 전극(GE1), 및 제2 게이트 전극(GE2)을 포함한다.
반도체층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(ACT)은 버퍼층(BFL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 반도체층(ACT)은, 소스 전극에 연결되는 소스 영역과, 드레인 전극에 연결되는 드레인 영역과, 상기 소스 및 드레인 영역들의 사이에 위치된 채널 영역을 포함할 수 있다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은, 제1 트랜지스터(T1)의 반도체층(ACT), 특히 채널 영역과 중첩되며, 상기 채널 영역을 사이에 개재하고 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 반도체층(ACT)의 상부에 위치하고, 제2 게이트 전극(GE2)은 반도체층(ACT)의 하부에 위치할 수 있다. 일 예로, 제1 게이트 전극(GE1)은 반도체층(ACT)과 중첩되도록 게이트 절연층(GI) 상에 배치되고, 제2 게이트 전극(GE2)은 반도체층(ACT)과 중첩되도록 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있다.
게이트 절연층(GI)은 반도체층(ACT) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(ACT)과 제1 게이트 전극(GE1)의 사이에 개재될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 게이트 절연층(GI)의 구성 물질이 특별히 한정되지는 않는다.
실시예에 따라, 게이트 절연층(GI)의 두께는 버퍼층(BFL)의 두께보다 작을 수 있다. 이에 따라, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 반도체층(ACT) 사이의 거리(d1)는, 상기 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)과 반도체층(ACT) 사이의 거리(d2)보다 작을 수 있다. 이 경우, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Ids)의 크기는 주로 제1 게이트 전극(GE1)에 인가되는 제1 게이트 전압에 의해 결정될 수 있다. 한편, 제1 트랜지스터(T1)의 문턱 전압은 제2 게이트 전극(GE2)에 인가되는 제어 신호의 전압에 따라 달라질 수 있는 것으로서, 상기 제어 신호의 전압은 "백-바이어스 전압"일 수 있다.
층간 절연층(ILD)은 제1 게이트 전극(GE1) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 제1 게이트 전극(GE1) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 제1 게이트 전극(GE1) 및 제1 전원선(PL1) 사이에 개재될 수 있다. 이러한 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 층간 절연층(ILD)은 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2)을 포함한 다중층으로 구성될 수 있다.
또한, 층간 절연층(ILD)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은, 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 층간 절연층(ILD)의 구성 물질이 특별히 한정되지는 않는다.
스토리지 커패시터(Cst)는, 각각 제1 트랜지스터(T1)의 어느 일 전극과 동일 또는 상이한 층에 배치되는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함할 수 있다. 일 예로, 스토리지 커패시터(Cst)의 제1 커패시터 전극(CE1)은 제1 게이트 전극(GE1)과 함께 게이트 절연층(GI) 상에 배치될 수 있고, 상기 스토리지 커패시터(Cst)의 제2 커패시터 전극(CE2)은 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2)의 사이에 배치될 수 있다.
바이어스 제어선(Bj), 데이터선(Dj), 및 제1 전원선(PL1)(즉, 도 3을 참조하여 설명한 제4 도전층(SD))은 적어도 제1 및 제2 층간 절연층들(ILD1, ILD2)을 사이에 개재하고, 각각의 반도체층(ACT) 상에 배치될 수 있다. 바이어스 제어선(Bj)은 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 및 제2 층간 절연층(ILD2)을 관통하는 컨택홀을 통해 제2 게이트 전극(GE2)에 접속될 수 있다.
한편, 화소 회로층(BPL)에 형성되는 각종 회로 소자들, 배선들 및 절연층들의 구조 및 위치 등은 실시예에 따라 다양하게 변경될 수 있다. 이러한 회로 소자들 및 배선들 상에는 패시베이션층(PSV)이 배치될 수 있다.
패시베이션층(PSV)은 단일층 또는 다중층으로 구성될 수 있다. 패시베이션층(PSV)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 일 예로, 패시베이션층(PSV)은, 적어도 하나의 무기 절연층으로 구성된 제1 패시베이션층과, 적어도 하나의 유기 절연층으로 구성된 제2 패시베이션층을 포함한 다중층으로 구성될 수 있다. 패시베이션층(PSV)이 유기 절연층을 포함할 경우, 화소 회로층(BPL)의 표면이 실질적으로 평탄해질 수 있다.
표시 소자층(DPL)은, 발광 소자(EL)를 포함한다. 또한, 표시 소자층(DPL)은, 각각의 발광 소자(EL)가 배치되는 발광 영역(일 예로, 각 화소(PXL)의 발광 영역)을 규정하기 위한 뱅크 구조물, 일 예로, 화소 정의막(PDL)과, 발광 소자(EL)를 보호하기 위한 보호층(PTL) 등을 더 포함할 수 있다.
발광 소자(EL)는, 패시베이션층(PSV) 상에 순차적으로 적층되는 제1 전극(ELE1), 발광층(EML) 및 제2 전극(ELE2)을 포함한다. 실시예에 따라, 발광 소자(EL)의 제1 및 제2 전극들(ELE1, ELE2) 중 어느 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 예를 들어, 제1 전극(ELE1)이 애노드 전극이면, 제2 전극(ELE2)은 캐소드 전극일 수 있다.
발광 소자(EL)의 제1 전극(ELE1)은 패시베이션층(PSV) 상에 배치되며, 도시되지 않은 컨택홀 등을 통해 각각의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자에 연결될 수 있다. 일 예로, 제1 전극(ELE1)은, 패시베이션층(PSV)을 관통하는 컨택홀 또는 비아홀(VIA, 도 3 참조)을 통해 제6 및 제7 트랜지스터들(T6, T7)의 일 전극에 연결될 수 있다.
상기 제1 전극(ELE1)이 형성된 각각의 화소 영역에는, 해당 화소(PXL)의 발광 영역을 구획하는 화소 정의막(PDL)이 형성될 수 있다. 화소 정의막(PDL)은, 화소들(PXL)의 발광 영역들의 사이에 배치되며, 각 화소(PXL)의 발광 영역에서 제1 전극(ELE1)을 노출하는 개구부를 가질 수 있다. 예를 들어, 화소 정의막(PDL)은, 각 화소(PXL)의 발광 영역의 외곽 둘레를 따라, 제1 전극(ELE1) 등이 형성된 베이스 층(BSL)의 일면으로부터 상부 방향으로 돌출될 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 각각의 발광 영역에는 발광층(EML)이 형성될 수 있다. 일 예로, 발광층(EML)은 제1 전극(ELE1)의 노출된 표면 상에 배치될 수 있다. 실시예에 따라, 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은, 소정 색상의 광을 방출하는 광 생성층, 상기 광 생성층과 제1 전극(ELE1)의 사이에 배치된 제1 공통층, 및 상기 광 생성층과 제2 전극(ELE2)의 사이에 배치된 제2 공통층을 포함할 수 있다. 실시예에 따라, 제1 공통층은 정공 주입층(hole injection layer) 및 정공 수송층(hole transport layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 공통층은, 정공 억제층(hole blocking layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 광 생성층은 각각의 발광 영역에 대응하여 개별적으로 패터닝될 수 있다. 그리고, 제1 공통층 및 제2 공통층은, 화소들(PXL)이 배치된 표시 영역(10, 도 1 참조) 상에 전면적으로 형성될 수 있다.
발광층(EML) 상에는 발광 소자(EL)의 제2 전극(ELE2)이 형성될 수 있다. 실시예에 따라, 상기 제2 전극(ELE2)은 표시 영역(10, 도 1 참조) 상에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
발광 소자(EL) 상에는, 상기 발광 소자(EL)의 제2 전극(ELE2)을 커버하는 보호층(PTL)이 형성될 수 있다. 실시예에 따라, 보호층(PTL)은 화소들(PXL)이 배치되는 표시 패널의 일 영역(예를 들어, 적어도 표시 영역(10, 도 1 참조)) 상에 배치되어 상기 화소들(PXL)을 밀봉하는 봉지층 또는 봉지기판을 포함할 수 있다. 일 예로, 보호층(PTL)은, 박막 봉지층(thin film encapsulation layer)을 포함할 수 있다. 박막 봉지층을 형성하여 표시 영역(10, 도 1 참조)을 밀봉할 경우, 화소들(PXL)을 보호하면서도 표시 패널의 두께를 저감하고 유연성을 확보할 수 있다.
실시예에 따라, 보호층(PTL)은 단일층 또는 다중층으로 이루어질 수 있다. 일 예로, 보호층(PTL)은 서로 중첩되는 적어도 두 개의 무기층들과, 상기 무기층들의 사이에 개재되는 적어도 하나의 유기층을 포함한 다중층으로 구성될 수 있다. 다만, 보호층(PTL)의 구조 및 재료 등은 실시예에 따라 다양하게 변경될 수 있다.
한편, 본 발명에서 화소(PXL) 및 이를 구비하는 표시 패널의 구조가 도 4에 도시된 실시예에 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소(PXL) 및 이를 구비하는 표시 패널은, 현재 공지된 다양한 구조로 형성될 수 있다.
도 5a는 도 2의 화소에 포함된 제1 트랜지스터의 전류-전압 특성을 나타내는 도면이다.
도 2 및 도 5a를 참조하면, 제1 곡선(CURVE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 최대 계조(예를 들어, 화이트 계조(GRAY_WHITE))에 대응하는 전압(예를 들어, Vgs)이 지속적으로 인가된 경우(또는, 화소(PXL)가 지속적으로 발광하는 경우), 제1 트랜지스터(T1)의 전류-전압 특성을 나타낸다. 제2 곡선(CURVE2)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 최소 계조(예를 들어, 블랙 계조(GRAY_BLACK))에 대응하는 전압이 인가된 경우(또는, 화소(PXL)가 지속적으로 비발광하는 경우), 제1 트랜지스터(T1)의 전류-전압 특성을 나타낸다.
화소(PXL)가 저계조(예를 들어, 기준 계조(GRAY_REF)인 48의 계조보다 작은 계조 또는 0의 블랙 계조(GRAY_BLACK))에 대응하여 일정시간 발광하거나 비발광한 이후, 화소(PXL)는 기준 계조(GRAY_REF)(또는, 기준 계조(GRAY_REF)보다 큰 고계조)에 대응하여 발광할 수 있다. 이 경우, 화소(PXL)의 제1 트랜지스터(T1)를 통해 흐르는 구동 전류(Ids)는 제1 곡선(CURVE1) 상에 위치하는 제3 지점(P3)에 대응하는 값에서 제4 지점(P4)에 대응하는 값으로 변하며, 일정시간이 경과한 후 제2 곡선(CURVE2) 상에 위치하는 제2 지점(P2)(또는, 기준 곡선(CURVE_REF) 상에 위치하는 기준 지점(P0))에 대응하는 값으로 변할 수 있다. 즉, 화소(PXL)의 계조값이 저계조로 일정 시간 유지된 이후 고계조로 변하는 경우, 제1 트랜지스터(T1)의 구동 전류(Ids)는 저계조 전류에서 고계조 전류보다 순간적으로 증가하고, 일정 시간 이후에 목표 전류로 변할 수 있다.
한편, 화소(PXL)가 고계조(예를 들어, 48 계조보다 큰 계조 또는 255의 화이트 계조(GRAY_WHITE))에 대응하여 일정시간 발광한 이후, 화소(PXL)는 기준 계조(GRAY_REF)(또는, 기준 계조(GRAY_REF)보다 작은 저계조)에 대응하여 발광할 수 있다. 이 경우, 화소(PXL)의 제1 트랜지스터(T1)를 통해 흐르는 구동 전류(Ids)는 제2 곡선(CURVE2) 상에 위치하는 제1 지점(P1)에 대응하는 값에서 제2 지점(P2)에 대응하는 값으로 변하며, 일정시간이 경과한 후 제1 곡선(CURVE1) 상에 위치하는 제4 지점(P4)(또는, 기준 곡선(CURVE_REF) 상에 위치하는 기준 지점(P0))에 대응하는 값으로 변할 수 있다. 즉, 화소(PXL)의 계조값이 고계조로 일정 시간 유지된 이후 저계조로 변하는 경우, 제1 트랜지스터(T1)의 구동 전류(Ids)는 고계조 전류에서 저계조 전류보다 순간적으로 감소하고, 일정 시간 이후에 목표 전류로 변할 수 있다.
즉, 제1 트랜지스터(T1)의 히스테리시스 특성에 따라, 제1 트랜지스터(T1)의 문턱 전압의 변화(ΔVth)가 발생하며, 인접하는 화소들 사이에 휘도차가 발생할 수 있다. 예를 들어, 제1 곡선(CURVE1)에 따른 전류-전압 특성을 가지는 제1 트랜지스터(T1)를 포함하는 화소(예를 들어, 도 1에 도시된 제1 화소(PXL1))의 휘도와 제2 곡선(CURVE2)에 따른 전류-전압 특성을 가지는 제1 트랜지스터(T1)를 포함하는 화소(예를 들어, 도 1에 도시된 제2 화소(PXL2))의 휘도가 상이하므로(예를 들어, 전류차(ΔI)가 발생하므로), 순간 잔상이 발생하고 이미지 품질이 저하될 수 있다. 순간 잔상에 대해서는 도 6a 및 6b를 참조하여 후술하기로 한다.
따라서, 본 발명의 실시예들에 따른 표시 장치(1, 도 1 참조)는 제1 트랜지스터(T1)의 스트레스를 산출하고, 스트레스에 기초하여 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 제공되는 제어 신호의 전압을 가변시킴으로써, 화소(PXL)의 전류-전압 특성을 기준 곡선(CURVE_REF)에 일치시킬 수 있다.
예를 들어, 화소(PXL)가 고계조에 대응하여 일정시간 발광하고(즉, 화소(PXL)가 고계조 스트레스를 받은 후), 이후 중간 계조(예를 들어, 48의 기준 계조(GRAY_REF))에 대응하여 발광하는 경우, 표시 장치(1, 도 1 참조)는 제어 신호(V_BML)의 전압을 낮출 수 있다. 이 경우, 제1 트랜지스터(T1)의 문턱 전압이 양의 방향으로 쉬프트되며(positive shifting), 제1 트랜지스터(T1)의 전류-전압 특성은 제2 곡선(CURVE2)으로부터 기준 곡선(CURVE_REF)으로 변할 수 있다.
다른 예로, 화소(PXL)가 저계조에 대응하여 일정시간 발광하거나 비발광하고(즉, 화소(PXL)가 저계조 스트레스를 받은 후), 이후 중간 계조(예를 들어, 48의 기준 계조(GRAY_REF))에 대응하여 발광하는 경우, 표시 장치(1, 도 1 참조)는 제어 신호(V_BML)의 전압을 상승시킬 수 있다. 이 경우, 제1 트랜지스터(T1)의 문턱 전압이 음의 방향으로 쉬프트되며(negative shifting), 제1 트랜지스터(T1)의 전류-전압 특성은 제1 곡선(CURVE1)으로부터 기준 곡선(CURVE_REF)으로 변할 수 있다.
따라서, 화소들의 휘도는 상호 동일하므로(예를 들어, 문턱 전압의 변화(ΔVth) 및/또는 전류차(ΔI)가 감소되거나 없어지므로), 순간 잔상이 완화되거나 제거되고, 이미지 품질이 향상될 수 있다.
도 5b는 도 2의 화소에 포함된 제1 트랜지스터에 인가되는 제어 신호에 따른 제1 트랜지스터의 문턱 전압을 나타내는 도면이다.
도 2 및 도 5b를 참조하면, 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 인가되는 제어 신호(V_BML)(또는, 제2 게이트 전압)에 따라, 제1 트랜지스터(T1)의 문턱 전압(Vth)은 변할 수 있다. 제1 트랜지스터(T1)의 문턱 전압(Vth)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 인가되는 제1 게이트 전압에 대한 문턱 전압을 나타낼 수 있다.
공핍 영역(depletion region) 범위에서 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 인가되는 제어 신호(V_BML)의 전압을 변화시킬 경우, 제1 트랜지스터(T1)의 문턱 전압(Vth)이 변화될 수 있다. 예를 들어, 제1 트랜지스터(T1)가 P형 트랜지스터일 경우, 제어 신호(V_BML)가 낮아질수록 제1 트랜지스터(T1)의 문턱 전압(Vth)은 높아질 수 있다.
따라서, 바이어스 제어선(Bj)으로 공급되는 제어 신호의 전압을 조절함으로써, 제1 트랜지스터(T1)의 문턱 전압(Vth)이 조절될 수 있다. 도 5a를 참조하여 설명한 바와 같이, 제1 트랜지스터(T1)가 고계조 스트레스를 받은 경우, 바이어스 제어선(Bj)으로 공급되는 제어 신호(V_BML)의 전압을 낮춰 제1 트랜지스터(T1)의 문턱 전압(Vth)을 높일 수 있다. 제1 트랜지스터(T1)가 저계조 스트레스를 받은 경우, 바이어스 제어선(Bj)으로 공급되는 제어 신호(V_BML)의 전압을 높여 제1 트랜지스터(T1)의 문턱 전압(Vth)을 낮출 수 있다. 이에 따라, 제1 트랜지스터(T1)가 다양한 스트레스를 받더라도, 제1 트랜지스터(T1)에 의해 발광 소자(EL)에 균일한 구동 전류(Ids)가 흐를 수 있다.
도 6a는 도 2의 화소에서 측정된 신호들의 비교예를 나타내는 파형도이다. 도 6b는 도 6a의 파형도에 따른 휘도의 변화를 나타내는 도면이다. 예를 들어, 도 6a에 도시된 제1 구동 전류(Ids1_C) 및 제1 휘도(LUMI1)는 도 1에 도시된 제1 화소(PXL1)에서 측정된 구동 전류 및 휘도를 나타내고, 도 6a에 도시된 제2 구동 전류(Ids2_C) 및 제2 휘도(LUMI2)는 도 1에 도시된 제2 화소(PXL2)에서 측정된 구동 전류 및 휘도를 나타낼 수 있다.
도 1, 도 2, 및 도 6a를 참조하면, 표시 장치(1, 도 1 참조)에 일정 시간동안 잔상 유발 패턴이 인가될 수 있다. 예를 들어, 제1 시점(t1) 및 제2 시점(t2) 사이의 에이징 시간(AT) 동안(또는, 스트레스 시간 동안, 예를 들어, 10초 동안), 제1 화소(PXL1)에는 255의 최대 계조에 대응하는 제1 데이터 전압(VDATA1)이 인가되고, 제2 화소(PXL2)에는 0의 최소 계조에 대응하는 제2 데이터 전압(VDATA2)이 인가될 수 있다.
이후, 제2 시점(t2)에서 중간 계조(예를 들어, 48의 계조)에 대응하는 데이터 전압이 제1 화소(PXL1) 및 제2 화소(PXL2)에 인가될 수 있다.
도 5a를 참조하여 설명한 바와 같이, 제1 화소(PXL1)의 제1 구동 전류(Ids1_C)(또는 제1 휘도(LUMI1)) 및 제2 화소(PXL2)의 제2 구동 전류(Ids2_C)(또는 제2 휘도(LUMI2)) 간의 휘도차가 크게 나타나며, 제2 시점(t2)으로부터 제3 시점(t3)까지 휘도차가 완만하게 감소될 수 있다.
과도 대비 비율(transient contrast ratio; TCR)이 기준 비율(예를 들어, 0.4%)보다 작아질 때까지의 시간(예를 들어, 모니터링 시간(MT))이, 순간 잔상의 크기를 나타내는 순간 잔상 지수로 정의될 수 있다. 여기서, 과도 대비 비율은 고계조 스트레스를 받은 제1 화소(PXL1)의 제2 시점(t2) 이후의 제1 휘도(LUMI1', 도 6b 참조) 및 저계조 스트레스를 받은 제2 화소(PXL2)의 제2 시점(t2) 이후의 제2 휘도(LUMI2', 도 6b 참조) 간의 합을 기준으로, 제1 휘도(LUMI1') 및 제2 휘도(LUMI2') 간의 차이의 비율로 정의될 수 있다. 과도 대비 비율이 기준 비율보다 작은 경우, 도 6b에 도시된 바와 같이, 제3 시점(t3)에서의 제1 휘도(LUMI1") 및 제2 휘도(LUMI2")의 휘도 차이는 사용자에게 시인되지 않을 수 있다.
제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 별도의 제어 신호가 인가되지 않는 경우, 모니터링 시간(MT)(또는, 순간 잔상 지수)은 10초 보다 클 수도 있다.
도 6c는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 1, 도 2, 도 6a 및 도 6c를 참조하면, 제2 시점(t2)에서, 고계조 스트레스(WHITE-CLOSER STRESS)를 받은 제1 화소(PXL1)의 제1 트랜지스터(T1)에 인가되는 제1 제어 신호(V_BML1)는 기준 전압(V0)보다 낮은 제1 전압(V1)으로 변경될 수 있다. 이 경우, 도 5a를 참조하여 설명한 바와 같이, 제1 화소(PXL1)의 제1 트랜지스터(T1)의 문턱 전압이 양의 방향으로 쉬프트되며, 제2 시점(t2)에서 제1 구동 전류(Ids1)의 변동폭이 감소될 수 있다.
또한, 제2 시점(t2)에서, 저계조 스트레스(BLACK-CLOSER STRESS)를 받은 제2 화소(PXL2)의 제1 트랜지스터(T1)에 인가되는 제2 제어 신호(V_BML2)는 기준 전압(V0)보다 높은 제2 전압(V2)으로 변경될 수 있다. 이 경우, 도 5a를 참조하여 설명한 바와 같이, 제2 화소(PXL2)의 제1 트랜지스터(T1)의 문턱 전압이 음의 방향으로 쉬프트되며, 제2 시점(t2)에서 제2 구동 전류(Ids2)의 변동폭이 감소될 수 있다.
따라서, 제3 시점(t3')에서 과도 대비 비율(TCR)이 기준 비율보다 작아지며, 모니터링 시간(MT)(또는, 순간 잔상 지수)가 현저하게 감소될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 제어 신호가 가변적으로 인가되는 경우, 모니터링 시간(MT)(또는, 순간 잔상 지수)은 5초 이하, 1초 이하 일 수 있다.
도 7은 도 1의 표시 장치에 포함된 타이밍 제어부의 일 예를 나타내는 블록도이다. 도 8은 도 2의 화소에서 측정된 신호들의 다른 예를 나타내는 파형도이다.
먼저 도 1 및 도 7을 참조하면, 타이밍 제어부(25)(또는, 구동 회로(21~25))는 스트레스 산출부(710)(또는, 스트레스 산출 회로) 및 바이어스 구동 제어 신호 생성부(720)(또는, 바이어스 구동 제어 신호 생성 회로)를 포함할 수 있다.
스트레스 산출부(710)는 동안 영상 데이터(RGB)에 포함된 제1 계조값(즉, 화소(PXL)에 대응하는 계조값)을 누적하여 화소(PXL)(또는, 화소(PXL)에 포함된 제1 트랜지스터(T1, 도 2 참조))의 스트레스를 산출할 수 있다. 여기서, 특정 시간은 도 6a를 참조하여 설명한 에이징 시간(AT)에 대응할 수 있다. 특정 시간은 고정되거나 가변될 수 있다. 예를 들어, 특정 시간은 10초 일 수 있다. 이 경우, 스트레스 산출부(710)는 10초를 주기로 화소(PXL)의 스트레스를 초기화하고 다시 산출할 수 있다. 다른 예로, 특정 시간은 제1 계조값의 변화량이 기준값을 초과하는 시점들에 의해 결정될 수 있다. 이 경우, 스트레스 산출부(710)는 제1 계조값의 변화량이 기준값보다 작은 시점(예를 들어, 도 6a의 제1 시점(t1))으로부터 제1 계조값이 급격히 변하는 시점(예를 들어, 도 6a의 제2 시점(t2))까지를 특정 시간으로 결정하고, 특정 시간 동안 제1 계조값을 누적하여 화소(PXL)의 스트레스를 산출할 수 있다. 스트레스는 특정 시간 동안에서의 평균 계조값에 대응할 수 있다.
도 8을 참조하여 예를 들면, 에이징 시간(AT) 동안 제1 계조값은 가변될 수 있으며, 예를 들어, 0, 255, 7, 203, 87, 151, 48, 255, 87의 계조값들을 순차적으로 가지며, 각각의 발광 시간은 상호 다를 수 있다. 이 경우, 스트레스 산출부(710)는 시간에 따라 제1 계조값을 적분하여 화소(PXL)의 스트레스를 산출할 수 있다.
실시예에 따라, 스트레스 산출부(710)는 수직 라인의 화소들의 계조값들을 적분하여 해당 화소들의 스트레스(즉, 평균 스트레스)을 산출할 수도 있다. 도 1을 참조하여 설명한 바와 같이, 바이어스 제어선들(B1~Bm) 각각은 수직 라인을 따라 배치된 화소들에 연결되고, 해당 화소들에 제어 신호가 공통적으로 제공될 수 있다. 따라서, 스트레스 산출부(710)는 하나의 데이터선에 인가되는 데이터 신호에 대응하는 모든 계조값을 누적하여 해당 데이터선에 연결된 화소들의 스트레스를 산출할 수 있다.
또한, 스트레스 산출부(710)는 스트레스에 기초하여 스트레스 유형을 결정할 수 있다. 예를 들어, 스트레스 산출부(710)는 스트레스를 기준 스트레스와 비교하고, 스트레스가 기준 스트레스보다 큰 경우, 스트레스의 유형(즉, 스트레스 유형)을 고계조 스트레스(WHITE-CLOSER STRESS)인 것으로 결정할 수 있다. 다른 예로, 스트레스가 기준 스트레스보다 작은 경우, 스트레스 산출부(710)는 스트레스의 유형을 저계조 스트레스(BLACK-CLOSER STRESS)인 것으로 결정할 수 있다.
일 실시예에서, 스트레스 산출부(710)는 스트레스 및 현재 시점에서의 제2 계조값(즉, 화소(PXL)에 대응하는 제2 계조값)에 기초하여 스트레스 유형을 결정할 수 있다.
도 8을 참조하여 예를 들면, 스트레스가 현재 시점의 제2 계조값(또는 제2 계조값 및 에어징 시간(AT)을 곱연산한 값)보다 큰 경우, 스트레스 산출부(710)는 스트레스 유형이 고계조 스트레스(BLACK-CLOSER STRESS)인 것으로 결정할 수 있다. 다른 예로, 스트레스가 현재 시점의 제2 계조값(또는 제2 계조값 및 에어징 시간(AT)을 곱연산한 값)보다 작은 경우, 스트레스 산출부(710)는 스트레스 유형이 저계조 스트레스(BLACK-CLOSER STRESS)인 것으로 결정할 수 있다.
바이어스 구동 제어 신호 생성부(720)는 스트레스(및 스트레스 유형)에 기초하여 바이어스 구동 제어 신호를 생성할 수 있다.
예를 들어, 스트레스 유형이 고계조 스트레스(WHITE-CLOSER STRESS)인 경우, 바이어스 구동 제어 신호 생성부(720)는 제어 신호(예를 들어, 제1 화소(PXL1)의 제1 제어 신호(V_BML1))의 전압을 낮추는 바이어스 구동 제어 신호를 생성할 수 있다. 예를 들어, 제1 제어 신호(V_BML1)는 기준 전압(V0)보다 낮은 제1 전압(V1)으로 변경될 수 있다. 다른 예로, 스트레스 유형이 저계조 스트레스(BLACK-CLOSER STRESS)인 경우, 바이어스 구동 제어 신호 생성부(720)는 제어 신호(예를 들어, 제2 화소(PXL2)의 제2 제어 신호(V_BML2))의 전압을 높이는 바이어스 구동 제어 신호를 생성할 수 있다. 예를 들어, 제2 제어 신호(V_BML2)는 기준 전압(V0)보다 큰 제2 전압(V2)으로 변경될 수 있다.
일 실시예에서, 바이어스 구동 제어 신호 생성부(720)는 스트레스(및 스트레스 유형) 및 현재 시점에서의 제2 계조값에 기초하여 바이어스 구동 제어 신호를 생성할 수 있다.
예를 들어, 바이어스 구동 제어 신호 생성부(720)는 룩업테이블(LUT)을 이용하여 현재 시점에서의 제2 계조값에 기초하여 제어 신호의 전압을 결정할 수 있다.
도 9는 도 7의 타이밍 제어부에서 이용되는 룩업테이블의 일 예를 나타내는 도면이다.
도 7 및 도 9를 참조하면, 룩업테이블(LUT)은, 화소(PXL)가 고계조 스트레스를 가지는 경우, 화소(PXL)의 현재 시점에서의 제2 계조값 및 모니터링 시간(즉, 순간 잔상 지수, 도 6a 참조)에 따른 제어 신호의 전압(또는, 전압 정보)를 포함하거나 저장할 수 있다. 룩업테이블(LUT)은 구동 회로(21~25)(또는, 타이밍 제어부(25))의 내부에 저장될 수 있다.
화소(PXL)는 고계조 스트레스를 가지고, 예를 들어, 화소(PXL)는 10초 동안 최대 계조로 발광한 상태이며, 모니터링 시간을 4초로 설정된 것으로 가정하여 이하 설명한다. 또한, 제어 신호의 기준 전압은 7V 인 것으로 가정한다.
예를 들어, 화소(PXL)의 현재 시점에서의 제2 계조값이 203의 계조, 또는 255의 계조 인 경우, 바이어스 구동 제어 신호 생성부(720)는 제어 신호의 전압을 7V로 유지할 수 있다. 화소(PXL)가 고계조 스트레스를 가지나, 순간 잔상이 유발되지 않으므로, 제어 신호의 전압은 7V로 유지될 수 있다.
다른 예로, 화소(PXL)의 현재 시점에서의 제2 계조값이 48의 계조, 87의 계조, 128의 계조, 또는 151의 계조 인 경우, 바이어스 구동 제어 신호 생성부(720)는 제어 신호의 전압을 7V보다 -0.25V 낮은 6.75V로 변경할 수 있다. 즉, 제2 계조값이 고계조에서 중계조로 변함에 따라 순간 잔상이 발생될 수 있으므로, 제어 신호의 전압은 상대적으로 낮게 설정될 수 있다.
또 다른 예로, 화소(PXL)의 현재 시점에서의 제2 계조값이 23의 계조, 또는 1의 계조 인 경우, 바이어스 구동 제어 신호 생성부(720)는 제어 신호의 전압을 7V로 유지할 수 있다. 저계조에서의 휘도 차이가 크지 않고, 이에 따라 순간 잔상이 유발되지 않으므로, 제어 신호의 전압은 7V로 유지될 수 있다.
모니터링 시간이 5초로 설정된 경우, 바이어스 구동 제어 신호 생성부(720)는 48, 87의 계조를 가지는 제2 계조값에 대해서만, 제어 신호의 전압을 7V에서 6.75V로 가변 설정할 수 있다.
모니터링 시간이 2초로 설정된 경우, 바이어스 구동 제어 신호 생성부(720)는 48의 계조 이상의 제2 계조값에 대해서는 제어 신호의 전압을 7V에서 6.75V로 가변 설정하고, 48의 계조보다 작은 제2 계조값에 대해서는 제어 신호의 전압을 7V로 유지할 수 있다.
즉, 바이어스 구동 제어 신호 생성부(720)는 모니터링 시간(즉, 요구되는 순간 잔상 지수) 및 현재 시점에서의 제2 계조값에 기초하여, 제어 신호의 전압을 결정할 수 있다.
한편, 도 9에서 제어 신호의 전압은 0.25V만큼 변경되는 것으로 설명하였으나, 이는 예시적인 것으로, 제어 신호의 변경 전압은 제1 트랜지스터(T1)의 히스테리시스 특성(예를 들어, 문턱 전압의 변화량) 등에 기초하여 다양하게 설정될 수 있다.
또한, 도 9에서 룩업테이블(LUT)은, 화소(PXL)가 고계조 스트레스를 가지는 경우, 화소(PXL)의 현재 시점에서의 제2 계조값 및 모니터링 시간에 따른 제어 신호의 전압을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
룩업테이블(LUT)은 화소(PXL)가 저계조 스트레스를 가지는 경우, 화소(PXL)의 제2 계조값 및 모니터링 시간에 따른 제어 신호의 전압을 포함할 수 있으며, 예를 들어, 도 9에 도시된 6.75V, 7V의 값들 대신 7V, 7.25V의 값들을 포함할 수 있다.
도 7 내지 도 9를 참조하여 설명한 바와 같이, 타이밍 제어부(25)(또는, 구동 회로(21~25))는 화소(PXL)의 스트레스를 산출하고, 스트레스와 현재 시점에서의 계조값에 기초하여 제어 신호(즉, 도 2의 화소(PXL) 내 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 제공되는 제어 신호)를 가변 설정할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 1 및 도 10을 참조하면, 도 10의 방법은 도 1의 표시 장치(1)에서 수행될 수 있다.
도 10의 방법은 영상 데이터(RGB)에 기초하여 화소(PXL)의 스트레스를 산출할 수 있다(S1010).
도 7 및 도 8을 참조하여 설명한 바와 같이, 도 10의 방법은 특정 시간 동안 화소(PXL)에 대응하는 제1 계조값을 누적하여 화소(PXL)의 스트레스를 산출할 수 있다.
도 10의 방법은 화소(PXL)의 스트레스에 기초하여 순간 잔상의 발생 여부를 판단할 수 있다(S1020).
예를 들어, 화소(PXL)의 스트레스가 큰 경우, 즉, 화소(PXL)가 고계조 스트레스를 받은 상태에서, 화소(PXL)의 현재 시점에서의 계조값이 중계조 또는 저계조인 경우(예를 들어, 48의 계조), 도 10의 방법은 순간 잔상이 발생될 것으로 예상할 수 있다. 이와 달리, 화소(PXL)의 현재 시점에서의 계조값이 고계조인 경우, 도 10의 방법은 순간 잔상이 발생되지 않을 것으로 판단할 수 있다.
다른 예로, 예를 들어, 화소(PXL)의 스트레스가 작은 경우, 즉, 화소(PXL)가 저계조 스트레스를 받은 상태에서, 화소(PXL)의 현재 시점에서의 계조값이 중계조 또는 고계조인 경우(예를 들어, 48의 계조), 도 10의 방법은 순간 잔상이 발생될 것으로 예상할 수 있다.
다시 말해, 도 10의 방법은 화소(PXL)의 스트레스와 화소(PXL)의 현재 시점에서의 계조값(또는, 계조값에 비례한 값) 간의 차이가 기준값보다 크거나, 기준 범위를 벗어나는 경우, 순간 잔상이 발생할 것으로 판단할 수 있다.
순간 잔상이 예상되는 경우, 도 10의 방법은 화소(PXL)의 스트레스에 기초하여 순간 잔상의 유형(또는, 스테레스 유형)을 결정할 수 있다(S1030).
예를 들어, 도 10의 방법은 스트레스를 기준 스트레스와 비교하고, 스트레스가 기준 스트레스보다 큰 경우, 스트레스의 유형(즉, 스트레스 유형, 또는 잔상 유형)을 고계조 스트레스(WHITE-CLOSER STRESS)인 것으로 결정할 수 있다. 다른 예로, 스트레스가 기준 스트레스보다 작은 경우, 도 10의 방법은 스트레스의 유형을 저계조 스트레스(BLACK-CLOSER STRESS)인 것으로 결정할 수 있다.
도 10의 방법은 스트레스 유형(및 스트레스)에 기초하여 제어 신호의 전압(또는, BML 전압)을 변경할 수 있다(S1040).
예를 들어, 스트레스 유형이 고계조 스트레스인 경우, 도 10의 방법은 제어 신호의 전압을 낮출 수 있다. 다른 예로, 스트레스 유형이 저계조 스트레스인 경우, 도 10의 방법은 제어 신호의 전압을 높일 수 있다.
일 실시예에서, 도 10의 방법은 스트레스 유형(및 스트레스) 및 화소(PXL)의 현재 시점에서의 계조값에 기초하여 제어 신호의 전압을 변경할 수 있다. 도 9를 참조하여 설명한 바와 같이, 도 10의 방법은 룩업테이블을 이용하여 제어 신호의 전압을 변경할 수 있다.
도 10을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 표시 장치의 구동 방법은, 화소(PXL)의 스트레스를 산출하고, 스트레스와 현재 시점에서의 계조값에 기초하여 제어 신호(즉, 도 2의 화소(PXL) 내 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)에 제공되는 제어 신호)를 가변 설정할 수 있다. 제어 신호에 의해 화소(PXL) 내 제1 트랜지스터(T1)의 문턱 전압이 가변되고, 제1 트랜지스터(T1)의 히스테리시스 특성이 보상될 수 있다. 따라서, 제1 트랜지스터(T1)가 다양한 스트레스를 받더라도, 화소(PXL)는 원하는 휘도로 발광할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이다. 도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 1 및 도 11을 참조하면, 표시 장치(1_1)는 센싱부(26)를 더 포함한다는 점에서, 도 1의 표시 장치(1)와 상이하다. 또한, 표시 장치(1_1)는 도 1에 도시된 발광 제어 구동부를 포함하지 않을 수 있다. 센싱부(26)를 제외하고, 표시 장치(1_1)는 도 1의 표시 장치(1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 영역(10)은, 센싱선들(SEN1~SENn) 및 리드 아웃선들(R1~Rm)을 더 포함할 수 있다. 화소들(PXL)은 센싱선들(SEN1~SENn) 및 리드 아웃선들(R1~Rm)에 연결될 수 있다.
실시예에 따라, 센싱선들(SEN1~SENn)은 표시 영역(10)에서 수평 방향("제2 방향(DR2)")을 따라 연장되어 각각의 수평 라인에 위치한 화소들(PXL)(예를 들어, 제1 화소(PXL1) 및 제2 화소(PXL2))에 공통으로 연결될 수 있다. 그리고, 리드 아웃선들(R1~Rm)은, 센싱선들(SEN1~SENn)과 교차하도록 표시 영역(10)에서 수직 방향("제1 방향(DR1)")을 따라 연장되어 각각의 수직 라인에 위치한 화소들(PXL)(예를 들어, 제1 화소(PXL1) 및 제3 화소(PXL3))에 공통으로 연결될 수 있다.
주사 구동부(21)는 타이밍 제어부(25)로부터 주사 구동 제어 신호(SCS)를 공급받고, 상기 주사 구동 제어 신호(SCS)에 대응하여 센싱선들(SEN1~SENn)로 센싱 주사 신호를 공급한다. 일 예로, 주사 구동부(21)는 주사 구동 제어 신호(SCS)에 대응하여 센싱선들(SEN1~SENn)로 순차적으로 센싱 주사 신호를 공급할 수 있다. 센싱선들(SEN1~SENn)로 각각의 센싱 주사 신호가 공급되면, 상기 센싱 주사 신호가 공급되는 센싱선에 연결된 화소들(PXL)이 선택되어, 화소들(PXL)의 특성 정보가 리드 아웃선(R1~Rm)을 통해 센싱부(26)로 출력될 수 있다. 예를 들어, 화소들(PXL)의 특성 정보는 구동 트랜지스터들의 이동도 정보, 문턱 전압 정보, 발광 소자의 열화 정보 등일 수 있다.
센싱부(26)는 리드 아웃선들(R1~Rm)을 통해 수신되는 전류 또는 전압에 따라 화소들의 특성을 측정할 수 있다.
도 12를 참조하면, 화소(PXL_1)는 표시 영역(10, 도 1 참조)의 i(i는 양의 정수)번째 화소 행(일 예로, i번째 수평 라인) 및 j(j는 양의 정수)번째 화소 열(일 예로, j번째 수직 라인)에 배치되어, 제i 주사선(Si), 제i 센싱선(SENi), 제j 바이어스 제어선(Bj), 제j 데이터선(Dj), 및 제j 리드 아웃선(Rj)에 연결될 수 있다.
도 11의 표시 영역(10)에 배치되는 화소들(PXL)은 실질적으로 서로 동일한 구조를 가질 수 있다. 이하에서는, 제i 주사선(Si), 제i 센싱선(SENi), 제j 바이어스 제어선(Bj), 제j 데이터선(Dj), 및 제j 리드 아웃선(Rj)을, 각각 주사선(Si), 센싱선(SENi), 바이어스 제어선(Bj), 데이터선(Dj), 및 리드 아웃선(Rj)이라 하기로 한다.
화소(PXL_1)는 박막 트랜지스터들(M1, M2, M3)(또는, 트랜지스터들), 스토리지 커패시터(Cst), 및 발광 소자(EL)를 포함할 수 있다. 박막 트랜지스터들(M1, M2, M3)은 산화물 반도체를 포함하며, N형 트랜지스터들로 구현될 수 있다.
제1 박막 트랜지스터(M1)는 제1 게이트 전극(GE1)이 제1 노드(N1)에 연결되고, 일 전극(또는, 제1 전극)이 제1 전원(ELVDD)에 연결되고, 타 전극(또는, 제2 전극)이 발광 소자(EL)의 일 전극에 연결될 수 있다. 또한, 제1 박막 트랜지스터(M1)의 제2 게이트 전극(GE2)은 바이어스 제어선(Bj)에 연결될 수 있다. 제1 박막 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
도 2 및 도 4를 참조하여 설명한 제1 트랜지스터(T1)와 유사하게, 제1 박막 트랜지스터(M1)의 제1 게이트 전극(GE1)은 제2 게이트 전극(GE2)에 비해 채널 영역에 가깝게 배치되고, 상기 제1 게이트 전극(GE1)에 인가되는 제1 노드(N1)의 전압을 제어하여 각각의 계조를 표현할 수 있다. 제1 박막 트랜지스터(M1)의 제2 게이트 전극(GE2)에는 바이어스 제어선(Bj)을 통해 소정 전압의 제어 신호가 인가될 수 있다. 일 예로, 제2 게이트 전극(GE2)에 인가되는 전압이 낮아질수록 제1 박막 트랜지스터(M1)의 문턱 전압이 낮아질 수 있다. 반대로, 상기 제2 게이트 전극(GE2)에 인가되는 전압이 증가할수록 제1 박막 트랜지스터(M1)의 문턱 전압이 증가할 수 있다. 따라서, 바이어스 제어선(Bj)으로 공급되는 제어 신호의 전압을 조절함에 의해, 제1 박막 트랜지스터(M1)의 특성이 조절될 수 있다.
제2 박막 트랜지스터(M2)는 게이트 전극이 주사선(Si)에 연결되고, 일 전극이 데이터선(Dj)에 연결되고, 타 전극이 제1 노드(N1)에 연결될 수 있다. 제2 박막 트랜지스터(M2)는 스위칭 트랜지스터, 스캔 트랜지스터 등으로 명명될 수 있다.
제3 박막 트랜지스터(M3)는 게이트 전극이 센싱 라인(SENi)에 연결되고, 일 전극이 리드 아웃선(Rj)에 연결되고, 타 전극이 발광 소자(EL)의 일 전극에 연결될 수 있다. 제3 박막 트랜지스터(M3)는 초기화 트랜지스터, 센싱 트랜지스터 등으로 명명될 수 있다.
스토리지 커패시터(Cst)는 일 전극이 제1 노드(N1)에 연결되고, 타 전극이 발광 소자(EL)의 일 전극에 연결될 수 있다.
발광 소자(EL)는 애노드가 제1 박막 트랜지스터(M1)의 타 전극이에 연결되고, 캐소드가 전원 라인(ELVSS)에 연결될 수 있다. 발광 소자(EL)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 등으로 구성될 수 있다.
한편, 제1 박막 트랜지스터(M1)의 문턱 전압은 시간이 경과함에 따라 특정 방향(예를 들어, 양의 방향)으로 쉬프트될 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(1_1)(또는, 타이밍 제어부(25))는 영상 데이터(RGB)에 포함된 계조값에 기초하여 화소(PXL)의 누적 스트레스(또는, 열화 정도)를 산출하고, 화소(PXL)의 누적 스트레스에 기초하여 제어 신호(즉, 제1 박막 트랜지스터(M1)의 제2 게이트 전극(GE2)에 인가되는 제어 신호)의 전압을 선형적으로 가변시킬 수 있다. 여기서, 누적 스트레스(또는, 열화 정도)는 표시 장치(1_1)의 제조 시점으로부터 현재 시점까지 화소(PXL)의 사용에 의해 화소(PXL)(또는, 제1 트랜지스터(T1))가 받은 총 스트레스를 나타내며, 예를 들어, 누적 스트레스는 계조값 및 발광 시간(또는, 표시 시간)에 비례할 수 있다.
즉, 제1 박막 트랜지스터(M1)의 문턱 전압이 사용에 의해 일 방향으로 쉬프트 되나, 표시 장치(1_1)는 제2 게이트 전극(GE2)에 인가되는 제어 신호를 이용하여 제1 박막 트랜지스터(M1)의 문턱 전압의 변화를 상쇄할 수 있다. 따라서, 시간이 경과하더라도, 제1 트랜지스터(T1)에 의해 발광 소자(EL)에 균일한 구동 전류가 흐르며, 이미지 품질이 향상될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 표시 장치 10: 표시 영역
21~25: 구동 회로 21: 주사 구동부
22: 발광 제어 구동부 23: 제어선 구동부
24: 데이터 구동부 25: 타이밍 제어부
26: 센싱부 710: 스트레스 산출부
720: 바이어스 구동 제어 신호 생성부
Bj: 바이어스 제어선 EL: 발광 소자
GE1: 제1 게이트 전극 GE2: 제2 게이트 전극
PXC:화소 회로 PXL:화소
T1: 제1 트랜지스터

Claims (20)

  1. 표시 영역에 배치된 화소; 및
    상기 화소를 구동하는 구동 회로를 포함하며,
    상기 화소는,
    제1 전원과 제2 전원 사이에 연결되는 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 연결되어 구동 전류를 제어하며, 제1 노드에 연결된 제1 게이트 전극 및 바이어스 제어선에 연결된 제2 게이트 전극을 구비한 제1 트랜지스터; 및
    데이터선과 상기 제1 노드의 사이에 연결되며, 주사선에 연결된 게이트 전극을 구비한 적어도 하나의 스위칭 트랜지스터를 포함하고,
    상기 구동 회로는, 제1 구간동안 상기 데이터선에 제공되는 제1 데이터 신호에 기초하여 제2 구간에서 상기 바이어스 제어선에 제공되는 제어 신호를 가변시키며,
    상기 구동 회로는 상기 제1 데이터 신호에 대응하는 제1 계조값이 기준 계조값보다 큰 경우 상기 제어 신호의 전압을 기준 제어 전압보다 낮추고, 상기 제1 계조값이 상기 기준 계조값보다 작은 경우 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높이는, 표시 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 구동 회로는, 상기 제1 계조값이 상기 기준 계조값보다 크고 상기 제2 구간에서 상기 데이터선에 제공되는 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 작거나 같은 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압보다 낮추는, 표시 장치.
  4. 제3 항에 있어서, 상기 구동 회로는, 상기 제1 계조값이 상기 기준 계조값보다 작고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 큰 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높이는, 표시 장치.
  5. 제1 항에 있어서, 상기 제1 트랜지스터는 실리콘 반도체를 포함하고, P형 트랜지스터인, 표시 장치.
  6. 제5 항에 있어서, 상기 제1 트랜지스터는 반도체 패턴을 더 포함하고,
    상기 제1 게이트 전극은 제1 절연층을 사이에 두고 상기 반도체 패턴 상에 배치되며,
    상기 제2 게이트 전극은 제2 절연층을 사이에 두고 상기 반도체 패턴 아래에 배치되고,
    상기 제2 절연층의 두께는 상기 제1 절연층의 두께보다 크며,
    상기 제2 게이트 전극에 인가되는 상기 제어 신호의 전압에 따라 상기 제1 트랜지스터의 문턱 전압이 가변되는, 표시 장치.
  7. 제6 항에 있어서, 상기 제어 신호의 전압이 낮아지는 경우 상기 제1 트랜지스터의 문턱 전압이 양의 방향으로 쉬프트되고,
    상기 제어 신호의 전압이 상승하는 경우 상기 제1 트랜지스터의 문턱 전압이 음의 방향으로 쉬프트되는, 표시 장치.
  8. 제1 항에 있어서, 상기 구동 회로는 상기 제1 구간동안 상기 제1 계조값을 누적하여 상기 제1 트랜지스터의 스트레스를 산출하고, 상기 스트레스와 상기 제2 구간에서 상기 데이터선에 제공되는 제2 데이터 신호에 대응하는 제2 계조값에 기초하여 상기 제어 신호의 전압을 결정하는, 표시 장치.
  9. 제8 항에 있어서, 상기 구동 회로는 기 설정된 주기마다 상기 스트레스를 초기화하고 재산출하는, 표시 장치.
  10. 제8 항에 있어서, 상기 제어 신호는 상기 주기동안 고정된 전압을 가지는, 표시 장치.
  11. 제8 항에 있어서, 상기 구동 회로는 상기 제2 계조값에 따른 상기 제어 신호의 전압 정보를 저장하는 룩업테이블을 포함하는, 표시 장치.
  12. 제1 항에 있어서, 상기 구동 회로는, 상기 제1 계조값과 상기 기준 계조값 간의 차이가 기준값보다 작은 경우, 상기 제어 신호의 전압을 상기 기준 제어 전압과 동일하게 설정하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제1 트랜지스터는 산화물 반도체를 포함하고,
    상기 구동 회로는 상기 제1 데이터 신호에 대응되는 제1 계조값을 누적하여 누적 스트레스를 산출하고, 상기 누적 스트레스가 증가함에 따라 상기 제어 신호의 전압을 선형적으로 가변시키는, 표시 장치.
  14. 표시 영역에 제공되고, 제1 방향을 따라 각각 연장하는 제1 데이터선 및 제1 바이어스 제어선, 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 주사선들;
    상기 표시 영역에 제공되고, 상기 제1 데이터선 및 상기 제1 바이어스 제어선에 연결되는 제1 화소 및 제2 화소; 및
    상기 제1 화소 및 상기 제2 화소를 구동시키는 구동 회로를 포함하며,
    상기 제1 화소 및 상기 제2 화소 각각은,
    제1 전원과 제2 전원 사이에 연결되는 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 연결되어 구동 전류를 제어하며, 제1 노드에 연결된 제1 게이트 전극 및 상기 제1 바이어스 제어선에 연결된 제2 게이트 전극을 구비한 제1 트랜지스터; 및
    상기 제1 데이터선과 상기 제1 노드의 사이에 연결되며, 상기 주사선들 중 대응되는 주사선에 연결된 게이트 전극을 구비한 적어도 하나의 스위칭 트랜지스터를 포함하고,
    상기 구동 회로는, 제1 구간 동안 상기 데이터선에 제공되는 제1 데이터 신호에 기초하여 제2 구간에 상기 바이어스 제어선에 제공되는 제어 신호를 가변시키며,
    상기 구동 회로는 상기 제1 데이터 신호에 대응하는 제1 계조값이 기준 계조값보다 큰 경우 상기 제어 신호의 전압을 기준 제어 전압보다 낮추고, 상기 제1 계조값이 상기 기준 계조값보다 작은 경우 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높이는, 표시 장치.
  15. 삭제
  16. 제14 항에 있어서,
    상기 표시 영역에 제공되며, 상기 제1 방향을 따라 각각 연장하는 제2 데이터선 및 제2 바이어스 제어선; 및
    상기 제2 데이터선 및 상기 제2 바이어스 제어선에 연결되는 제3 화소를 더 포함하고,
    상기 제3 화소는 상기 제1 바이어스 제어선에 연결되지 않는, 표시 장치.
  17. 듀얼 게이트 구조의 구동 트랜지스터를 포함한 화소를 구비하는 표시 장치의 구동 방법에서,
    제1 구간 동안 상기 구동 트랜지스터의 제1 게이트 전극에 제공되는 제1 데이터 신호에 기초하여 상기 화소의 스트레스를 산출하는 단계; 및
    상기 스트레스 및 제2 구간에서 상기 제1 게이트 전극에 제공되는 제2 데이터 신호에 기초하여 상기 제2 구간에서 상기 구동 트랜지스터의 제2 게이트 전극에 제공되는 제어 신호의 전압을 가변하는 단계를 포함하고,
    상기 제어 신호의 전압을 가변하는 단계는,
    상기 제1 데이터 신호에 대응하는 제1 계조값이 기준 계조값보다 큰 경우 상기 제어 신호의 전압을 기준 제어 전압보다 낮추는 단계; 및
    상기 제1 계조값이 상기 기준 계조값보다 작은 경우 상기 제어 신호의 전압을 상기 기준 제어 전압보다 높이는 단계를 포함하는, 표시 장치의 구동 방법.
  18. 제17 항에 있어서, 상기 구동 트랜지스터는 실리콘 반도체를 포함하고, P형 트랜지스터인, 표시 장치의 구동 방법.
  19. 삭제
  20. 제17 항에 있어서, 상기 제1 계조값이 상기 기준 계조값보다 크고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 작거나 같은 경우, 상기 제어 신호의 전압은 상기 기준 제어 전압보다 낮게 설정되고,
    상기 제1 계조값이 상기 기준 계조값보다 작고 상기 제2 데이터 신호에 대응하는 제2 계조값이 상기 기준 계조값보다 큰 경우, 상기 제어 신호의 전압은 상기 기준 제어 전압보다 높게 설정되는, 표시 장치의 구동 방법.
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