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KR102693264B1 - 화소 및 이를 구비한 표시 장치 - Google Patents

화소 및 이를 구비한 표시 장치 Download PDF

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KR102693264B1
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김상섭
곽혜나
김두나
탄 티엔 엔귀엔
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Abstract

본 발명의 실시예들은, 누설 전류를 효과적으로 저감 또는 방지할 수 있도록 한 화소 및 이를 구비한 표시 장치를 제공한다. 본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전원과 제2 전원의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 노드에 연결되며, 서로 이격된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제1 및 제2 전도성 영역들의 사이에 개재된 제1 채널 영역 및 제2 채널 영역과, 상기 제1 및 제2 채널 영역들의 사이에 개재된 공통 전도성 영역을 포함한 활성층을 포함하는 스위칭 트랜지스터; 및 상기 공통 전도성 영역을 중심으로 상기 활성층과 부분적으로 중첩되는 도전 패턴을 포함한다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 화소 및 이를 구비한 표시 장치에 관한 것이다.
표시 장치는 표시 영역에 배치된 화소들을 이용하여 영상을 표시한다. 화소들은 각각의 주사선 및 데이터선에 연결되며, 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 능동형 발광 표시 장치의 화소는, 발광 소자, 구동 트랜지스터 및 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다.
각 프레임의 발광 기간 동안 화소들에서 원하는 휘도를 표현하기 위해서는 구동 트랜지스터의 게이트 전압을 안정적으로 유지하여야 한다. 하지만, 트랜지스터들의 특성상 화소에서 누설 전류가 발생할 수 있다. 상기 누설 전류는 구동 트랜지스터의 게이트 전압의 변동을 야기할 수 있다. 이에 따라, 화소에서 원하는 휘도를 충분히 표현하지 못할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 누설 전류를 효과적으로 저감 또는 방지할 수 있도록 한 화소 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전원과 제2 전원의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 노드에 연결되며, 서로 이격된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제1 및 제2 전도성 영역들의 사이에 개재된 제1 채널 영역 및 제2 채널 영역과, 상기 제1 및 제2 채널 영역들의 사이에 개재된 공통 전도성 영역을 포함한 활성층을 포함하는 적어도 하나의 스위칭 트랜지스터; 및 상기 공통 전도성 영역을 중심으로 상기 활성층과 부분적으로 중첩되는 도전 패턴을 포함한다.
일 실시예에서, 상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 활성층의 하부에 배치될 수 있다.
일 실시예에서, 상기 도전 패턴은, 상기 제1 및 제2 전도성 영역들과 중첩되지 않도록 배치될 수 있다.
일 실시예에서, 상기 도전 패턴은, 상기 제1 및 제2 채널 영역들의 적어도 일 영역과 중첩되지 않도록 배치될 수 있다.
일 실시예에서, 상기 스위칭 트랜지스터는, 서로 직렬로 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함한 복수의 서브 트랜지스터들로 구성될 수 있다.
일 실시예에서, 상기 제1 서브 트랜지스터는, 상기 제1 전도성 영역, 상기 제1 채널 영역, 상기 공통 전도성 영역, 및 상기 제1 채널 영역과 중첩되는 제1 게이트 전극을 포함할 수 있다. 그리고, 상기 제2 서브 트랜지스터는, 상기 제2 전도성 영역, 상기 제2 채널 영역, 상기 공통 전도성 영역, 및 상기 제2 채널 영역과 중첩되며 상기 제1 게이트 전극에 연결되는 제2 게이트 전극을 포함할 수 있다.
일 실시예에서, 상기 스위칭 트랜지스터는, 서로 직렬로 연결된 적어도 세 개의 서브 트랜지스터들로 구성될 수 있다.
일 실시예에서, 상기 활성층은, 상기 적어도 세 개의 서브 트랜지스터들의 활성층들의 사이에 개재된 적어도 두 개의 공통 전도성 영역들을 포함할 수 있다. 그리고, 상기 화소는, 상기 적어도 두 개의 공통 전도성 영역들 각각과 중첩되며 서로 이격된 적어도 두 개의 도전 패턴들을 포함할 수 있다.
일 실시예에서, 상기 도전 패턴은, 상기 제1 및 제2 전도성 영역들을 연결하는 선상에서 상기 공통 전도성 영역을 중심으로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 도전 패턴은 전기적으로 격리될 수 있다.
일 실시예에서, 상기 도전 패턴은 상기 스위칭 트랜지스터의 게이트 전극에 연결될 수 있다.
일 실시예에서, 상기 도전 패턴은 상기 스위칭 트랜지스터의 소스 전극에 연결될 수 있다.
일 실시예에서, 상기 도전 패턴은 소정의 전원에 연결될 수 있다.
일 실시예에서, 상기 적어도 하나의 스위칭 트랜지스터는, 상기 제1 트랜지스터의 제1 전극과 데이터선의 사이에 연결되며, 주사선에 연결된 게이트 전극을 포함하는 제2 트랜지스터; 상기 제1 트랜지스터의 제2 전극과 상기 제1 노드의 사이에 연결되며, 상기 주사선에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및 상기 제1 노드와 초기화 전원의 사이에 연결되며, 제1 제어선에 연결된 게이트 전극을 포함하는 제4 트랜지스터; 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제3 트랜지스터는 상기 공통 전도성 영역을 포함하며, 상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 제3 트랜지스터의 활성층의 하부에 배치될 수 있다.
일 실시예에서, 상기 제4 트랜지스터는 상기 공통 전도성 영역을 포함하며, 상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 제4 트랜지스터의 활성층의 하부에 배치될 수 있다.
일 실시예에서, 상기 화소는 복수의 스위칭 트랜지스터들을 포함하며, 상기 스위칭 트랜지스터들 중 일부는 상기 제1 및 제2 채널 영역들 및 상기 공통 전도성 영역을 포함한 다중 구조의 트랜지스터로 구성될 수 있다. 그리고, 상기 다중 구조의 트랜지스터 각각의 상기 공통 전도성 영역 하부에 상기 도전 패턴이 배치될 수 있다.
본 발명의 일 실시예에 의한 화소는, 제1 전원과 제2 전원의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 노드에 연결되며, 서로 이격된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제1 및 제2 전도성 영역들의 사이에 개재된 제1 채널 영역 및 제2 채널 영역과, 상기 제1 및 제2 채널 영역들의 사이에 개재된 공통 전도성 영역을 포함한 활성층을 포함하는 스위칭 트랜지스터; 및 상기 공통 전도성 영역을 중심으로 상기 활성층과 부분적으로 중첩되는 도전 패턴을 포함한다.
일 실시예에서, 상기 도전 패턴은, 상기 활성층의 하부에 배치되어 전기적으로 격리될 수 있다.
일 실시예에서, 상기 도전 패턴은, 상기 스위칭 트랜지스터의 게이트 또는 소스 전극, 또는 소정의 전원에 연결될 수 있다.
본 발명의 실시예들에 의한 화소 및 이를 구비한 표시 장치에 따르면, 화소의 스위칭 트랜지스터에서 발생할 수 있는 누설 전류를 효과적으로 저감 또는 방지할 수 있다. 이에 따라, 화소의 계조 표현력을 높이고, 표시 장치의 화질을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 2는 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 3은 본 발명의 일 실시예에 의한 화소의 구동 방법을 나타낸다.
도 4a 내지 도 4d는 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 5a 내지 도 5d는 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 6a 내지 도 6d는 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 7a 내지 도 7d는 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 의한 다중 구조의 스위칭 트랜지스터에 대한 단면 구조를 나타낸다.
도 10a 내지 도 10d는 각각 본 발명의 일 실시예에 의한 다중 구조의 스위칭 트랜지스터에 대한 평면 구조를 나타낸다.
도 11은 본 발명의 일 실시예에 의한 화소의 단면 구조를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 도 1에서는 표시 장치의 일 예로서 발광 소자들을 구비한 발광 표시 장치를 도시하였으나, 본 발명에 의한 표시 장치가 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 화소들(PXL)이 배치된 표시 영역(DA)과, 상기 화소들(PXL)을 구동하기 위한 구동 회로를 포함한다. 상기 구동 회로는, 주사 구동부(SD), 발광 제어 구동부(ED), 데이터 구동부(DD) 및 타이밍 제어부(TCON)를 포함할 수 있다.
표시 영역(DA)은, 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)에 연결된 화소들(PXL)을 구비한다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 전기적 및/또는 물리적인 연결을 포괄적으로 의미할 수 있다. 예를 들어, 화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)에 전기적으로 연결될 수 있다.
한편, 실시예에 따라서는 발광 제어선들(E1~En)이 생략될 수도 있다. 예를 들어, 발광 제어선들(E1~En)은 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있는 것으로서, 본 발명의 다른 실시예에서는 발광 제어선들(E1~En)이 생략될 수도 있다. 이 경우, 표시 장치는 발광 제어 구동부(ED)를 구비하지 않을 수 있다.
또한, 실시예에 따라서는, 화소들(PXL)이 도시되지 않은 적어도 하나의 다른 제어선에 더 연결될 수도 있다. 이 경우, 화소들(PXL)은 상기 제어선으로부터 공급되는 제어신호에 의해 그 동작이 제어될 수 있다. 또한, 구동 회로는, 상기 제어선을 구동하기 위한 제어선 구동부를 더 포함할 수 있다.
화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)로부터 각각의 주사 신호, 발광 제어 신호 및 데이터 신호를 공급받는다. 또한, 화소들(PXL)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)에 연결되어, 동작 전원을 공급받을 수 있다. 추가적으로, 화소들(PXL)은 그 구조 및/또는 구동 방식 등에 따라서는 그 외의 다른 전원(일 예로, 초기화 전원)에 더 연결될 수도 있다.
이와 같은 화소들(PXL)은 주사선들(S1~Sn)로부터 각각의 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 각각의 데이터 신호를 공급받고, 상기 데이터 신호에 대응하는 휘도로 발광한다. 이에 따라, 표시 영역(DA)에서 각 프레임의 데이터 신호에 대응하는 영상이 표시된다.
각각의 화소(PXL)는, 발광 소자와, 상기 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 상기 화소 회로는, 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류를 제어한다. 이를 위해, 화소 회로는, 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다.
주사 구동부(SD)는 타이밍 제어부(TCON)로부터 주사 구동 제어 신호(SCS)를 공급받고, 상기 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 주사 신호를 공급한다. 일 예로, 주사 구동부(SD)는 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 순차적으로 주사 신호를 공급할 수 있다. 주사선들(S1~Sn)로 각각의 주사 신호가 공급되면, 상기 주사 신호에 의해 각각의 주사선에 연결된 화소들(PXL)이 선택된다.
실시예에 따라, 주사 신호는 수평 라인 단위로 화소들(PXL)을 선택하기 위하여 이용될 수 있다. 예를 들어, 주사 신호는 데이터선들(D1~Dm)에 연결된 각 화소(PXL)의 트랜지스터(일 예로, 적어도 하나의 스위칭 트랜지스터)가 턴-온될 수 있는 게이트-온 전압(일 예로, 로우 전압)을 가질 수 있으며, 각각의 수평 기간에 대응하는 수평 라인의 화소들(PXL)로 공급될 수 있다. 주사 신호를 공급받는 화소들(PXL)은, 상기 주사 신호가 공급되는 기간 동안 데이터선들(D1~Dm)에 연결되어 각각의 데이터 신호를 공급받을 수 있다.
발광 제어 구동부(ED)는 타이밍 제어부(TCON)로부터 발광 구동 제어 신호(ECS)를 공급받고, 상기 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 발광 제어 신호를 공급한다. 일 예로, 발광 제어 구동부(ED)는 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 순차적으로 발광 제어 신호를 공급할 수 있다. 한편, 발광 제어 구동부(ED)는 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있는 것으로서, 실시예에 따라서는 생략될 수도 있다.
발광 제어 신호는 화소들(PXL)의 발광 기간(일 예로, 발광 시점 및/또는 발광 지속 시간)을 제어하기 위하여 이용될 수 있다. 예를 들어, 발광 제어 신호는 화소들(PXL) 각각의 전류 패스 상에 위치한 적어도 하나의 스위칭 트랜지스터가 턴-오프될 수 있는 게이트-오프 전압(일 예로, 하이 전압)을 가질 수 있다. 이 경우, 화소(PXL)는, 발광 제어 신호가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다. 한편, 적어도 하나의 화소(PXL)로 블랙 계조에 대응하는 데이터 신호가 공급될 경우, 상기 화소(PXL)는 게이트-오프 전압의 발광 제어 신호가 공급되지 않더라도 상기 데이터 신호에 대응하여 해당 프레임 기간 동안 비발광 상태를 유지할 수 있다.
데이터 구동부(DD)는 타이밍 제어부(TCON)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 공급받고, 상기 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)에 대응하여 데이터선들(D1~Dm)로 데이터 신호를 공급한다. 데이터선들(D1~Dm)로 공급된 데이터 신호는 각각의 주사 신호에 의해 선택된 화소들(PXL)로 공급된다.
타이밍 제어부(TCON)는 외부(일 예로, 호스트 프로세서)로부터 각종 타이밍 제어 신호들(일 예로, 수직/수평 동기신호, 메인 클럭신호 등)을 공급받고, 상기 타이밍 제어 신호들에 대응하여 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS) 및 데이터 구동 제어 신호(DCS)를 생성한다. 상기 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS) 및 데이터 구동 제어 신호(DCS)는, 각각 주사 구동부(SD), 발광 제어 구동부(ED) 및 데이터 구동부(DD)로 공급된다.
주사 구동 제어 신호(SCS)는 제1 스타트 펄스(일 예로, 주사 스타트 펄스) 및 제1 클럭 신호(일 예로, 적어도 하나의 주사 클럭 신호)를 포함한다. 제1 스타트 펄스는 첫 번째 주사 신호(일 예로, 제1 주사선(S1)으로 공급되는 주사 신호)의 출력 타이밍을 제어하고, 제1 클럭 신호는 제1 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
발광 구동 제어 신호(ECS)는 제2 스타트 펄스(일 예로, 발광 스타트 펄스) 및 제2 클럭 신호(일 예로, 적어도 하나의 발광 클럭 신호)를 포함한다. 제2 스타트 펄스는 첫 번째 발광 제어 신호(일 예로, 제1 발광 제어선(E1)으로 공급되는 발광 제어 신호)의 출력 타이밍을 제어하고, 제2 클럭 신호는 제2 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
데이터 구동 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호를 포함한다. 이러한 데이터 구동 제어 신호(DCS)에 의해 데이터의 샘플링 동작이 제어된다.
또한, 타이밍 제어부(TCON)는 외부로부터 입력 영상 데이터를 공급받고, 상기 입력 영상 데이터를 재정렬하여 영상 데이터(RGB)를 생성한다. 일 예로, 타이밍 제어부(TCON)는 외부로부터의 입력 영상 데이터를 데이터 구동부(DD)의 사양에 맞춰 재정렬하고, 재정렬된 영상 데이터(RGB)를 데이터 구동부(DD)로 공급할 수 있다. 데이터 구동부(DD)로 공급된 영상 데이터(RGB)는 데이터 신호의 생성에 이용된다.
도 2는 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 2는 도 1의 표시 영역(DA)에 배치될 수 있는 임의의 화소(PXL)에 대한 일 실시예를 나타내며, 상기 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일한 구조를 가질 수 있다.
편의상, 도 2에서는, 표시 영역(DA)의 i(i는 자연수)번째 화소 행(일 예로, i번째 수평 라인) 및 j(j는 자연수)번째 화소 열(일 예로, j번째 수직 라인)에 배치된 임의의 화소(PXL)를 도시하기로 한다. 일 실시예에서, 상기 화소(PXL)는, 제i 주사선(Si), 제i 발광 제어선(Ei) 및 제j 데이터선(Dj)에 연결될 수 있다. 또한, 상기 화소(PXL)는 적어도 하나의 다른 제어선에 선택적으로 더 연결될 수 있다. 일 예로, 상기 화소(PXL)는 i번째 제1 제어선(CL1i) 및 i번째 제2 제어선(CL2i)에 더 연결될 수 있다. 편의상, 도 2의 실시예를 설명함에 있어 "제i 주사선(Si)", "제i 발광 제어선(Ei)" 및 "제j 데이터선(Dj)"을, 각각 "주사선(Si)", "발광 제어선(Ei)" 및 "데이터선(Dj)"이라 하고, "i번째 제1 제어선(CL1i)" 및 "i번째 제2 제어선(CL2i)"을 각각 "제1 제어선(CL1i)" 및 "제2 제어선(CL2i)"이라 하기로 한다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 발광 소자(EL)와, 상기 발광 소자(EL)를 구동하기 위한 화소 회로(PXC)를 구비한다. 일 실시예에서, 발광 소자(EL)는 화소 회로(PXC)와 제2 전원(ELVSS)의 사이에 연결될 수 있으나, 발광 소자(EL)의 위치가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 발광 소자(EL)는 제1 전원(ELVDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
발광 소자(EL)는 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결된다. 예를 들어, 발광 소자(EL)의 애노드 전극은 화소 회로(PXC)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 발광 소자(EL)의 캐소드 전극은 제2 전원(ELVSS)에 연결될 수 있다. 이와 같은 발광 소자(EL)는 제1 트랜지스터(T1)로부터 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 빛을 생성한다.
일 실시예에서, 발광 소자(EL)는 유기 발광층을 포함한 유기 발광 다이오드(organic light emitting diode, OLED)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 나노 스케일 내지 마이크로 스케일 정도로 작은 초소형의 무기 발광 소자들이 각 화소(PXL)의 광원을 구성할 수도 있다.
제1 전원(ELVDD)과 제2 전원(ELVSS)은 발광 소자(EL)가 발광할 수 있도록 하는 전위 차를 가질 수 있다. 예를 들어, 제1 전원(ELVDD)은 고전위 화소 전원일 수 있고, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 발광 소자(EL)의 문턱 전압 이상 낮은 전위를 가지는 저전위 화소 전원일 수 있다.
화소 회로(PXC)는, 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터 및 스토리지 커패시터(Cst)를 구비한다. 예를 들어, 화소 회로(PXC)는, 구동 트랜지스터로서 제1 노드(N1)의 전압에 대응하여 구동 전류를 제어하는 제1 트랜지스터(T1), 제1 노드(N1)에 직/간접적으로 연결되어 상기 제1 노드(N1)로 데이터 신호 또는 초기화 전원의 전압을 전달하기 위한 적어도 하나의 스위칭 트랜지스터(일 예로, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
또한, 실시예에 따라, 화소 회로(PXC)는, 적어도 하나의 다른 스위칭 트랜지스터를 더 포함할 수 있다. 예를 들어, 화소 회로(PXC)는, 구동 전류의 전류 패스 상에 위치되어 화소(PXL)의 발광 기간을 제어하기 위한 제5 트랜지스터(T5) 및/또는 제6 트랜지스터(T6)와, 발광 소자(EL)의 일 전극으로 초기화 전원(Vint)의 전압을 전달하기 위한 제7 트랜지스터(T7)를 선택적으로 더 포함할 수 있다.
한편, 화소 회로(PXC)의 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로(PXC)를 구비할 수 있다.
일 실시예에서, 제1 내지 제7 트랜지스터들(T1~T7)은 각각 P 타입의 트랜지스터일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 내지 제7 트랜지스터들(T1~T7)이 각각 N 타입의 트랜지스터일 수도 있다. 또는, 또 다른 실시예에서는 상기 제1 내지 제7 트랜지스터들(T1~T7) 중 일부는 P 타입의 트랜지스터이고, 다른 일부는 N 타입의 트랜지스터일 수도 있다. 이 경우, 상기 N 타입의 트랜지스터를 턴-온시키기 위한 게이트-온 전압은 하이 전압일 수 있다.
또한, 제1 트랜지스터(T1)의 타입에 따라 데이터 신호의 전압이 결정될 수 있다. 예를 들어, 제1 트랜지스터(T1)가 P 타입의 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 낮은 전압의 데이터 신호를 공급하고, 상기 제1 트랜지스터(T1)가 N 타입의 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 높은 전압의 데이터 신호를 공급할 수 있다.
즉, 본 발명에서 화소(PXL)를 구성하는 트랜지스터들의 종류 및 이를 제어하기 위한 각종 제어 신호들(일 예로, 주사 신호, 데이터 신호, 제1 제어 신호, 제2 제어 신호 및/또는 발광 제어 신호)의 전압 레벨은 실시예에 따라 다양하게 변경될 수 있다.
제1 트랜지스터(T1)는 구동 전류의 전류 패스 상에 위치하도록 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결된다. 일 예로, 제1 트랜지스터(T1)는 제1 전원(ELVDD)과 발광 소자(EL)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 발광 소자(EL)에 연결될 수 있다. 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다.
이와 같은 제1 트랜지스터(T1)는 게이트 전압, 즉 제1 노드(N1)의 전압에 대응하여 발광 소자(EL)에 흐르는 구동 전류를 제어하는 구동 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(T1)는, 각 프레임의 발광 기간 동안, 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(EL)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다.
이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극을 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터의 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 전달된다. 한편, 제2 트랜지스터(T2)가 주사 신호에 의해 턴-온되는 기간 동안 상기 주사 신호에 의해 제3 트랜지스터(T3)도 턴-온되고, 상기 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)가 다이오드 연결되는 형태로 턴-온된다. 이에 따라, 데이터선(Dj)으로부터의 데이터 신호가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)로 전달될 수 있다. 그러면, 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)가 다이오드 형태로 연결된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제1 제어선(CL1i)에 연결된다. 실시예에 따라, 제1 제어선(CL1i)은 i번째 수평 라인의 화소들(PXL)을 초기화하기 위한 초기화 제어선일 수 있으며, 각각의 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되기 이전의 초기화 기간 동안 게이트-온 전압의 초기화 제어 신호를 공급받을 수 있다.
일 실시예에서, 제1 제어선(CL1i)은 이전 수평 라인들의 화소들(PXL)을 선택하기 위한 이전 주사선들 중 어느 하나의 주사선, 일 예로 직전 수평 라인의 화소들(PXL)을 선택하기 위한 제i-1 주사선(Si-1)일 수 있다. 이 경우, 제i-1 주사선(Si-1)으로 공급되는 제i-1 주사 신호가 i번째 수평 라인의 제1 제어선(CL1i)으로도 공급되어 초기화 제어 신호로 이용될 수 있다. 다른 실시예에서, 제1 제어선(CL1i)은 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선일 수도 있다.
이와 같은 제4 트랜지스터(T4)는 제1 제어선(CL1i)으로 게이트-온 전압의 제1 제어 신호가 공급될 때 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 노드(N1)로 초기화 전원(Vint)의 전압이 전달되고, 이에 따라 제1 노드(N1)의 전압이 초기화 전원(Vint)의 전압으로 초기화된다.
실시예에 따라, 초기화 전원(Vint)의 전압은 데이터 신호의 전압 이하의 전압으로 설정될 수 있다. 예를 들어, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다. 각각의 화소(PXL)로 현재 프레임의 데이터 신호를 전달하기에 앞서 제1 노드(N1)의 전압을 초기화 전원(Vint)의 전압으로 초기화하게 되면, 이전 프레임의 데이터 신호와 무관하게 각 수평 라인의 주사 기간(즉, 각각의 주사선(Si)으로 주사 신호가 공급되는 기간) 동안 제1 트랜지스터(T1)가 순방향으로 다이오드 연결된다. 이에 따라, 이전 프레임의 데이터 신호와 무관하게, 현재 프레임의 데이터 신호를 제1 노드(N1)로 안정적으로 전달할 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(EL)의 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
즉, 제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호에 의해 동시에 턴-온 또는 턴-오프되어, 화소들(PXL)의 발광 기간을 제어할 수 있다. 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 화소(PXL)에 구동 전류가 흐를 수 있는 전류 패스가 형성된다. 이에 따라, 화소(PXL)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있게 된다. 반대로, 제5 및 제6 트랜지스터들(T5, T6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)가 비발광하게 된다.
실시예에 따라, 발광 제어 신호는 화소(PXL)의 초기화 기간 및 데이터 프로그래밍 기간(일 예로, 주사 기간) 동안 제5 및 제6 트랜지스터들(T5, T6)을 턴-오프시킬 수 있도록 게이트-오프 전압으로 공급될 수 있다. 일 예로, 게이트-오프 전압의 발광 제어 신호는 주사 신호, 제1 제어 신호 및 제2 제어 신호 각각이 게이트-온 전압을 가지는 기간 동안, 상기 주사 신호, 제1 제어 신호 및 제2 제어 신호와 중첩되도록 공급될 수 있다. 그리고, 주사 신호, 제1 제어 신호 및 제2 제어 신호의 전압이 게이트-오프 전압으로 변경된 이후, 발광 제어 신호의 전압이 게이트-온 전압이 변경되면서 각 프레임의 발광 기간이 시작될 수 있다. 발광 제어 신호를 이용해 화소(PXL)의 발광 기간을 제어하게 되면, 화소(PXL)의 내부에 안정적으로 데이터 신호를 저장한 이후에, 상기 데이터 신호에 대응하는 휘도로 화소(PXL)를 발광시킬 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(EL)의 일 전극(일 예로, 애노드 전극) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제2 제어선(CL2i)에 연결된다. 실시예에 따라, 제2 제어선(CL2i)은 i번째 수평 라인에 위치한 화소들(PXL)의 발광 소자(EL)에 형성된 유기 커패시터(발광 소자(EL)의 구조상 발생하는 기생 커패시터)에 충전된 전압을 초기화하기 위한 바이패스 제어선일 수 있으며, 각각의 발광 기간에 앞서 게이트-온 전압의 바이패스 제어 신호를 공급받을 수 있다.
일 실시예에서, 제2 제어선(CL2i)은 다음 수평 라인들의 화소들(PXL)을 선택하기 위한 다음 주사선들 중 어느 하나의 주사선, 일 예로 제i+1 수평 라인의 화소들(PXL)을 선택하기 위한 제i+1 주사선(Si+1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 제어선(CL2i)은 각 화소(PXL)의 현재 주사선(즉, 주사선(Si))이거나, 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선일 수도 있다.
제7 트랜지스터(T7)는 각 프레임의 발광 기간에 앞서, 제2 제어선(CL2i)으로 게이트-온 전압의 제2 제어 신호가 공급될 때 턴-온된다. 제7 트랜지스터(T7)가 턴-온되면, 발광 소자(EL)의 일 전극에 초기화 전원(Vint)의 전압이 전달된다. 이에 따라, 발광 소자(EL)에 형성된 기생 커패시터에 충전된 전하가 균일하게 초기화되면서, 각 프레임의 발광 기간 동안 화소(PXL)가 각각의 데이터 신호에 대응하여 보다 균일한 휘도 특성을 나타낼 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1)의 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
본 발명의 일 실시예에 의한 화소(PXL)에서, 적어도 하나의 스위칭 트랜지스터는 듀얼 이상의 다중 구조를 가진 트랜지스터(이하, "다중 구조의 트랜지스터"라 함)로 형성될 수 있다. 예를 들어, 화소(PXL)의 스위칭 트랜지스터들 중 제1 노드(N1)에 직접적으로 연결된 적어도 하나의 스위칭 트랜지스터, 일 예로, 제3 및 제4 트랜지스터들(T3, T4) 각각은 적어도 두 개의 서브 트랜지스터들로 구성된 다중 구조의 트랜지스터일 수 있다. 그리고, 나머지 스위칭 트랜지스터들, 일 예로 제2 트랜지스터(T2) 및 제5 내지 제7 트랜지스터들(T5~T7) 각각은 단일 구조의 트랜지스터(이하, "단일 트랜지스터"라 함)로 구성될 수 있다.
예를 들어, 제3 트랜지스터(T3)는 누설 전류를 저감하기 위하여 서로 직렬로 연결된 복수의 서브 트랜지스터들로 구성될 수 있다. 상기 서브 트랜지스터들의 사이에는 공통 전도성 영역(CSDR)(일 예로, 이웃한 두 서브 트랜지스터들 사이의 공통 소스/드레인 영역)이 위치할 수 있다.
일 예로, 제3 트랜지스터(T3)는 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극의 사이에 서로 직렬로 연결된 제3_1 트랜지스터(T3_1)(제3 트랜지스터(T3)의 제1 서브 트랜지스터) 및 제3_2 트랜지스터(T3_2)(제3 트랜지스터(T3)의 제2 서브 트랜지스터)를 포함한 듀얼 트랜지스터로 구성될 수 있다. 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)의 사이에는 공통 전도성 영역(CSDR)이 위치할 수 있다. 즉, 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)는 그 사이의 공통 전도성 영역(CSDR)을 통해 일체 또는 비일체로 연결될 수 있다.
제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)의 게이트 전극들은 주사선(Si)에 공통으로 연결될 수 있다. 이에 따라, 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)는 주사 신호에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
유사하게, 제4 트랜지스터(T4)는 누설 전류를 저감하기 위하여 서로 직렬로 연결된 복수의 서브 트랜지스터들로 구성될 수 있다. 상기 서브 트랜지스터들의 사이에는 공통 전도성 영역(CSDR)이 위치할 수 있다.
일 예로, 제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 서로 직렬로 연결된 제4_1 트랜지스터(T4_1)(제4 트랜지스터(T4)의 제1 서브 트랜지스터) 및 제4_2 트랜지스터(T4_2)(제4 트랜지스터(T4)의 제2 서브 트랜지스터)를 포함한 듀얼 트랜지스터로 구성될 수 있다. 상기 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)의 사이에는 공통 전도성 영역(CSDR)이 위치할 수 있다. 즉, 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)는 그 사이의 공통 전도성 영역(CSDR)을 통해 일체 또는 비일체로 연결될 수 있다.
제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)의 게이트 전극들은 제1 제어선(CL1i)에 공통으로 연결될 수 있다. 이에 따라, 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)는 제1 제어 신호(일 예로, 이전 주사 신호)에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
한편, 본 실시예에서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 각각 듀얼 구조의 트랜지스터로 구성하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각이 다중 구조의 트랜지스터로 구성되되, 상기 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각을 구성하는 서브 트랜지스터들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 적어도 하나는, 서로 직렬로 연결되며 게이트 전극들이 서로 동일한 노드 또는 신호선에 공통으로 연결된 세 개 이상의 서브 트랜지스터들로 구성될 수도 있다.
또 다른 실시예에서는, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 어느 하나의 트랜지스터(일 예로, 제3 트랜지스터(T3))만을 다중 구조의 트랜지스터로 형성하고, 다른 하나의 트랜지스터(일 예로, 제4 트랜지스터(T4))는 단일 트랜지스터로 형성할 수도 있다. 또한, 실시예에 따라서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 이외의 다른 스위칭 트랜지스터, 일 예로, 제2 트랜지스터(T2)와 제5 내지 제7 트랜지스터들(T5~T7) 중 적어도 하나의 트랜지스터(일 예로, 제2 트랜지스터(T2))도, 서로 직렬로 연결된 복수의 서브 트랜지스터들을 포함한 다중 구조의 트랜지스터로 형성할 수 있을 것이다.
즉, 본 발명의 일 실시예에 의한 화소(PXL)는 복수의 서브 트랜지스터들로 구성된 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다. 실시예에 따라, 제1 노드(N1)에 연결된 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4) 각각을 듀얼 이상의 다중 구조의 트랜지스터로 구성할 경우, 상기 다중 구조의 트랜지스터(즉, 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)) 각각의 누설 전류가 감소 또는 방지될 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 각각 주사 신호 및 제1 제어 신호에 의해 오프 상태로 설정되는 기간 동안 상기 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 통한 누설 전류를 저감 또는 방지할 수 있다. 이 경우, 제1 노드(N1)의 전압이 안정적으로 유지될 수 있다. 이에 따라, 화소(PXL)의 계조 표현력을 높이고, 표시 장치의 화질을 향상시킬 수 있다.
다만, 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4) 각각을 듀얼 이상의 다중 구조의 트랜지스터로 형성하는 경우에도, 상기 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)를 통해 흐르는 누설 전류를 완전히 차단하기는 어려울 수 있다. 예를 들어, 제3 트랜지스터(T3)의 게이트 전극에 연결된 주사선(Si)의 전압이 변경될 때, 상기 제3 트랜지스터(T3)에 양방향으로 과도 전류(Ioff_T3)가 흐를 수 있다. 유사하게, 제4 트랜지스터(T4)의 게이트 전극에 연결된 제1 제어선(CL1i)의 전압이 변경될 때, 상기 제4 트랜지스터(T4)에 양방향으로 과도 전류(Ioff_T4)가 흐를 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 3은 본 발명의 일 실시예에 의한 화소(PXL)의 구동 방법을 나타낸다. 예를 들어, 도 3은 도 2의 화소(PXL)를 구동하기 위하여 상기 화소(PXL)에 연결된 각각의 신호선으로 공급되는 구동 신호들의 실시예적 파형을 나타낸다. 또한, 도 3에서는 제3 및 제4 트랜지스터들(T3, T4)의 공통 전도성 영역(CSDR)의 전압 변화를 함께 나타내기로 한다.
도 2 및 도 3을 참조하면, 한 프레임(1F)은, 비발광 기간(NEP) 및 발광 기간(EP)을 포함할 수 있다.
각 프레임(1F)의 비발광 기간(NEP)은, 각 화소(PXL)의 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급되는 기간으로서, 상기 비발광 기간(NEP) 동안 상기 화소(PXL)에 연결된 주사선으로 주사 신호가 공급될 수 있다. 도 2의 i번째 수평 라인의 화소(PXL)에 대한 구동 방법을 예로 들면, 각 프레임(1F)의 비발광 기간(NEP) 동안 제1 제어선(CL1i)(일 예로, 제i-1 주사선(Si-1)), 제i 주사선(Si) 및 제2 제어선(CL2i)(일 예로, 제i+1 주사선(Si+1))으로 게이트-온 전압의 제1 제어 신호(일 예로, 이전 주사 신호), 주사 신호(즉, 현재 주사 신호) 및 게이트-온 전압의 제2 제어 신호(일 예로, 다음 주사 신호)가 순차적으로 공급될 수 있다. 이하에서는, 제1 제어선(CL1i) 및 제2 제어선(CL2i)이 각각 제i-1 주사선 및 제i+1 주사선인 것으로 가정하여, 도 2의 실시예에 의한 화소(PXL)의 동작 과정을 설명하기로 한다.
발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급되면, 제5 및 제6 트랜지스터들(T5, T6)이 턴-오프된다. 이에 따라, 구동 전류의 전류 패스가 차단되면서 화소(PXL)가 비발광 상태를 유지하게 된다.
제i-1 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급되면, 제4 트랜지스터(T4)가 턴-온된다. 이에 따라, 제1 노드(N1)가 초기화 전원(Vint)의 전압으로 초기화된다.
제i 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되면, 제2 및 제3 트랜지스터들(T2, T3)이 턴-온된다. 또한, 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)가 다이오드 연결된 형태로 턴-온된다. 이에 따라, 데이터선(Dj)으로부터의 데이터 신호가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 차례로 경유하여 제1 노드(N1)로 전달될 수 있다. 이때, 제1 노드(N1)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압(일 예로, 상기 데이터 신호의 전압 및 제1 트랜지스터(T1)의 문턱 전압의 차 전압)이 전달되고, 상기 제1 노드(N1)로 전달된 전압은 스토리지 커패시터(Cst)에 저장된다.
제i+1 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급되면, 제7 트랜지스터(T7)가 턴-온된다. 이에 따라, 발광 소자(EL)의 애노드 전극으로 초기화 전원(Vint)의 전압이 전달되어, 이전 프레임 기간 동안 상기 발광 소자(EL)의 기생 커패시터에 충전된 전하가 초기화된다.
이러한 비발광 기간(NEP)은 발광 제어선(Ei)의 전압이 게이트-온 전압으로 변경되면서 종료되고, 상기 비발광 기간(NEP)에 후속하여 발광 기간(EP)이 시작된다. 각 프레임(1F)의 발광 기간(EP) 동안 발광 제어선(Ei)의 전압은 게이트-온 전압으로 유지된다. 이에 따라, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면서, 화소(PXL)에 구동 전류가 흐를 수 있는 전류 패스가 형성된다.
각 프레임(1F)의 발광 기간(EP) 동안, 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하는 구동 전류를 생성한다. 상기 구동 전류는 제1 전원(ELVDD)으로부터 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 발광 소자(EL)를 차례로 경유하여 제2 전원(ELVSS)으로 흐르게 된다. 이에 따라 발광 소자(EL)는 상기 구동 전류에 대응하는 휘도로 발광한다.
다만, 각 프레임(1F)의 비발광 기간(NEP), 특히 제i 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되는 기간 동안, 데이터선(Dj)으로 블랙 계조에 대응하는 데이터 신호가 공급된 경우에는 제1 트랜지스터(T1)가 실질적으로 구동 전류를 발생하지 않게 된다. 이 경우, 화소(PXL)는 해당 프레임의 발광 기간(EP)에도 비발광 상태를 유지하여 블랙 계조를 표현한다.
상술한 방식으로 화소(PXL)는 각 프레임(1F)의 데이터 신호에 대응하는 휘도를 표현한다.
한편, 본 발명의 일 실시예에서는 제1 노드(N1)에 연결된 적어도 하나의 스위칭 트랜지스터, 일 예로 제3 및 제4 트랜지스터들(T3, T4) 각각을 듀얼 이상의 다중 구조의 트랜지스터로 형성한다. 이에 따라, 화소(PXL)의 누설 전류를 어느 정도 저감할 수 있다.
하지만, 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4) 각각을 다중 구조의 트랜지스터로 형성하더라도, 상기 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)를 통해 흐르는 누설 전류를 완전히 차단하기는 어려울 수 있다. 예를 들어, 제3 및/또는 제4 트랜지스터들(T3, T4)에서는, 각각의 서브 트랜지스터들 사이의 공통 전도성 영역(CSDR)이 플로우팅된 상태이므로, 각각의 게이트 전압이 변동될 시 과도 전류가 발생할 수 있다.
일 예로, t1 시점에서 제i-1 주사선(Si-1)으로의 주사 신호의 공급이 중단되어 상기 제i-1 주사선(Si-1)의 전압이 상승함에 따라, 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)의 전압(V[CSDR_T4])이 상승할 수 있다. 이 경우, 제4 트랜지스터(T4)에 양방향으로 과도 전류(Ioff_T4)가 흐를 수 있다. 예를 들어, 제4 트랜지스터(T4)에서는, 초기화 전원(Vint) 방향으로 보다 많은 전류량의 제1 과도 전류(Ioff1)("메인 과도 전류"라고도 함)가 흐르고, 제1 노드(N1) 방향으로 보다 적은 전류량의 제2 과도 전류(Ioff2)("서브 과도 전류"라고도 함)가 흐를 수 있다.
유사하게, t2 시점에서 제i 주사선(Si)으로의 주사 신호의 공급이 중단되어 상기 제i 주사선(Si)의 전압이 상승함에 따라, 제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)의 전압(V[CSDR_T3])이 상승할 수 있다. 이 경우, 제3 트랜지스터(T3)에 양방향으로 과도 전류(Ioff_T3)가 흐를 수 있다. 예를 들어, 제3 트랜지스터(T3)에서는, 제1 노드(N1) 방향으로 보다 많은 전류량의 제1 과도 전류(Ioff1)가 흐르고, 그 반대 방향으로는 보다 적은 전류량의 제2 과도 전류(Ioff2)가 흐를 수 있다. 여기서, 제1 과도 전류(Ioff1) 및 제2 과도 전류(Ioff2)는, 특정 트랜지스터(일 예로, 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4))에서 발생한 양방향의 과도 전류 중, 각각 메인 과도 전류 및 서브 과도 전류를 의미할 수 있다. 실시예예 따라, 제3 트랜지스터(T3)에 흐르는 제1 및 제2 과도 전류(Ioff1, Ioff2)는, 제4 트랜지스터(T4)에 흐르는 제1 및 제2 과도 전류(Ioff1, Ioff2)와 동일하거나 상이할 수 있다.
제1 노드(N1)에 연결된 제3 및/또는 제4 트랜지스터들(T3, T4)에서 과도 전류(Ioff_T3, Ioff_T4)가 발생할 시, 제1 노드(N1)의 전압이 변동될 수 있다. 이에 따라, 각각의 화소(PXL)가 각 프레임의 데이터 신호에 대응하는 휘도를 충분히 표현하지 못할 수 있다.
특히, 화소들(PXL)을 소정의 기준 주파수(일 예로, 60Hz)보다 낮은 저주파수로 구동하는 저주파 모드 시에는 각 프레임(1F)이 보다 오랜 시간 지속됨에 따라, 제1 노드(N1)의 전압 변동(일 예로, 전압 상승)이 심화될 수 있다. 이 경우, 사용자가 인식할 수 있는 정도의 플리커가 발생하는 등, 고주파 모드에 비해 표시 장치에서 보다 큰 화질 저하가 발생할 수 있다.
이에, 본 발명의 다른 실시예들에서는, 화소(PXL)에 구비된 적어도 하나의 스위칭 트랜지스터에서 발생할 수 있는 누설 전류를 저감 또는 방지할 수 있는 구조를 개시하기로 한다. 일 예로, 후술할 실시예들에서는, 제1 노드(N1)에 연결된 제3 및/또는 제4 트랜지스터들(T3, T4)에서 발생할 수 있는 과도 전류(Ioff_T3, Ioff_T4)를 저감 또는 차단할 수 있는 화소(PXL)의 구조를 개시한다.
도 4a 내지 도 4d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 4a 내지 도 4d는 도 1의 표시 영역(DA)에 배치될 수 있는 임의의 화소(PXL)에 대한 서로 다른 실시예들을 나타내며, 일 예로 도 2의 실시예에 의한 화소(PXL)에 대한 서로 다른 변경 실시예들을 나타낸다. 도 4a 내지 도 4d의 실시예들을 설명함에 있어, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a를 참조하면, 제3 트랜지스터(T3)는 듀얼 이상의 다중 구조의 트랜지스터로 형성되며, 제3_1 트랜지스터(T3_1)와 제3_2 트랜지스터(T3_2) 사이의 공통 전도성 영역(CSDR)을 포함한다. 그리고, 화소(PXL)는, 제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)과 중첩되도록 배치된 도전 패턴(CDP)을 포함한다. 일 예로, 도전 패턴(CDP)은, 제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)과 중첩되도록 상기 제3 트랜지스터(T3)의 활성층의 하부에 배치될 수 있다. 실시예에 따라, 도전 패턴(CDP)은, 제3 트랜지스터(T3)의 구성 요소로서 간주되거나, 또는 제3 트랜지스터(T3)와 별개로 화소(PXL)의 한 구성 요소로서 간주될 수 있다.
이러한 도전 패턴(CDP)은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있다. 또한, 도전 패턴(CDP)은 투명, 불투명, 또는 반투명할 수 있다. 일 예로, 도전 패턴(CDP)은 차광성의 금속으로 형성된 차광 패턴일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 도전 패턴(CDP)은 전기적으로 격리될 수 있다. 예를 들어, 도전 패턴(CDP)은 주변의 다른 회로 소자들로부터 절연되어 플로우팅될 수 있다.
제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)과 중첩되도록(일 예로, 상기 공통 전도성 영역(CSDR)의 하부에) 도전 패턴(CDP)을 배치하게 되면, 상기 공통 전도성 영역(CSDR)의 포텐셜(potential)을 안정화시킬 수 있다. 일 예로, 금속으로 도전 패턴(CDP)을 형성하였을 경우, 금속 자체가 일함수(work function)를 가지므로, 상기 도전 패턴(CDP)이 전기적으로 격리된 상태일지라도 상기 공통 전도성 영역(CSDR)의 포텐셜(potential)을 안정화시킬 수 있다.
상술한 실시예에 의하면, 제3 트랜지스터(T3)의 게이트 전압이 변동되더라도 상기 제3 트랜지스터(T3)를 구성하는 서브 트랜지스터들 사이의 공통 전도성 영역(CSDR)의 전압 변동을 저감 또는 최소화할 수 있다. 이에 따라, 제3 트랜지스터(T3)에서 발생하는 누설 전류(특히, 과도 전류(Ioff_T3))를 효과적으로 저감 또는 방지함으로써, 의도치 않은 제1 노드(N1)의 전압 변동을 저감 또는 최소화하고 화소(PXL)의 동작 특성을 안정화할 수 있다.
도 4b를 참조하면, 제4 트랜지스터(T4)는 듀얼 이상의 다중 구조의 트랜지스터로 형성되며, 제4_1 트랜지스터(T4_1)와 제4_2 트랜지스터(T4_2) 사이의 공통 전도성 영역(CSDR)을 포함한다. 그리고, 화소(PXL)는, 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)과 중첩되도록 배치된 도전 패턴(CDP)을 포함한다. 일 예로, 도전 패턴(CDP)은, 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)과 중첩되도록 상기 제4 트랜지스터(T4)의 활성층의 하부에 배치될 수 있다. 실시예에 따라, 도전 패턴(CDP)은, 제4 트랜지스터(T4)의 구성 요소로서 간주되거나, 또는 제4 트랜지스터(T4)와 별개로 화소(PXL)의 한 구성 요소로서 간주될 수 있다.
이러한 도전 패턴(CDP)은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있다. 또한, 도전 패턴(CDP)은 투명, 불투명, 또는 반투명할 수 있다. 일 예로, 도전 패턴(CDP)은 차광성의 금속으로 형성된 차광 패턴일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 도전 패턴(CDP)은 전기적으로 격리될 수 있다. 예를 들어, 도전 패턴(CDP)은 주변의 다른 회로 소자들로부터 절연되어 플로우팅될 수 있다. 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)과 중첩되도록(일 예로, 상기 공통 전도성 영역(CSDR)의 하부에) 도전 패턴(CDP)을 배치하게 되면, 상기 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다.
상술한 실시예에 의하면, 제4 트랜지스터(T4)의 게이트 전압이 변동되더라도 상기 제4 트랜지스터(T4)를 구성하는 서브 트랜지스터들 사이의 공통 전도성 영역(CSDR)의 전압 변동을 저감 또는 최소화할 수 있다. 이에 따라, 제4 트랜지스터(T4)에서 발생하는 누설 전류(특히, 과도 전류(Ioff_T4))를 효과적으로 저감 또는 방지함으로써, 의도치 않은 제1 노드(N1)의 전압 변동을 저감 또는 최소화하고 화소(PXL)의 동작 특성을 안정화할 수 있다.
도 4c를 참조하면, 화소(PXL)는, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 공통 전도성 영역(CSDR)과 중첩되도록 배치된 복수의 도전 패턴들(CDP)을 포함할 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 게이트 전압이 변동되더라도 상기 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각에서 발생하는 누설 전류(특히, 과도 전류(Ioff_T3, Ioff_T4))를 효과적으로 저감 또는 방지하고 화소(PXL)의 동작 특성을 안정화할 수 있다.
도 4d를 참조하면, 화소(PXL)에 구비된 적어도 하나의 스위칭 트랜지스터는 적어도 세 개의 서브 트랜지스터들을 포함한 다중 구조의 트랜지스터로 구성될 수 있다. 예를 들어, 제3 트랜지스터(T3)는 서로 직렬로 연결된 제3_1, 제3_2 및 제3_3 트랜지스터들(T3_1, T3_2, T3_3)을 포함한 다중 구조(일 예로, 3중 구조)의 트랜지스터로 구성되고, 제4 트랜지스터(T4)는 서로 직렬로 연결된 제4_1, 제4_2 및 제4_3 트랜지스터들(T4_1, T4_2, T4_3)을 포함한 다중 구조(일 예로, 3중 구조)의 트랜지스터로 구성될 수 있다.
이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은, 이웃한 두 개의 서브 트랜지스터들의 사이에 위치한 적어도 두 개의 공통 전도성 영역들(CSDR)을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 활성층은, 적어도 세 개의 서브 트랜지스터들의 활성층들의 사이에 개재된 적어도 두 개의 공통 전도성 영역들(CSDR)을 포함할 수 있다.
일 실시예에서, 화소(PXL)는, 각각의 공통 전도성 영역들(CSDR)과 중첩되는 복수의 도전 패턴들(CDP)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 제3 트랜지스터(T3)의 공통 전도성 영역들(CSDR) 각각과 중첩되는 복수의 도전 패턴들(CDP)(일 예로, 두 개의 도전 패턴들(CDP))과, 제4 트랜지스터(T4)의 공통 전도성 영역들(CSDR) 각각과 중첩되는 복수의 도전 패턴들(CDP)(일 예로, 다른 두 개의 도전 패턴들(CDP))을 포함할 수 있다.
다른 실시예에서, 화소(PXL)의 스위칭 트랜지스터들 중 어느 하나의 트랜지스터(일 예로, 제3 또는 제4 트랜지스터(T3, T4))만이 적어도 세 개의 서브 트랜지스터들로 구성된 다중 구조의 트랜지스터로 형성되고, 나머지 스위칭 트랜지스터들 각각은 단일 트랜지스터로 형성될 수도 있다. 이 경우, 화소(PXL)는 상기 어느 하나의 스위칭 트랜지스터의 활성층에 형성된 적어도 두 개의 공통 전도성 영역들(CSDR) 각각과 중첩되는 적어도 두 개의 도전 패턴들(CDP)을 포함할 수 있다.
이러한 도전 패턴들(CDP)은, 각각의 공통 전도성 영역(CSDR)과 중첩되도록 제3 및/또는 제4 트랜지스터들(T3, T4) 각각의 활성층과 부분적으로 중첩될 수 있다. 예를 들어, 상기 도전 패턴들(CDP)은, 서로 이격되어, 각각의 공통 전도성 영역(CSDR)의 하부에 개별적으로 배치될 수 있다.
상술한 실시예들에서와 같이, 본 발명의 일 실시예에 의한 화소(PXL)는 복수의 스위칭 트랜지스터들을 포함하며, 상기 스위칭 트랜지스터들 중 적어도 하나의 스위칭 트랜지스터는, 적어도 하나의 공통 전도성 영역(CSDR)을 구비한 다중 구조의 트랜지스터로 구성될 수 있다. 일 예로, 제1 노드(N1)에 직접적으로 연결된 제3 및/또는 제4 트랜지스터들(T3, T4) 각각은, 다중 구조의 트랜지스터로 구성될 수 있다. 또한, 상기 화소(PXL)는, 제3 및/또는 제4 트랜지스터들(T3, T4) 각각의 활성층과 부분적으로 중첩되는 적어도 하나의 도전 패턴(CDP)을 포함할 수 있다. 일 예로, 화소(PXL)는, 각각의 전도성 영역(CSDR)의 하부에 배치된 적어도 하나의 도전 패턴(CDP)을 포함할 수 있다.
상술한 실시예들에 의하면, 제3 및/또는 제4 트랜지스터들(T3, T4) 각각의 게이트 전압이 변동되더라도 상기 제3 및/또는 제4 트랜지스터들(T3, T4)을 구성하는 서브 트랜지스터들 사이의 공통 전도성 영역(CSDR)의 전압 변동을 저감 또는 최소화함으로써, 제3 및/또는 제4 트랜지스터들(T3, T4)에서 발생하는 누설 전류(특히, 과도 전류(Ioff_T3, Ioff_T4))를 효과적으로 저감 또는 방지할 수 있다. 이에 따라, 의도치 않은 제1 노드(N1)의 전압 변동을 저감 또는 최소화하고, 화소(PXL)의 동작 특성을 안정화할 수 있다. 일 예로, 저주파 모드에서도 누설 전류에 의한 화소(PXL)의 휘도 변동을 저감 또는 최소화할 수 있다. 이에 의해, 플리커를 방지하는 등, 표시 장치의 화질을 개선할 수 있다.
또한, 상술한 실시예들에 의하면, 각각의 공통 전도성 영역(CSDR)과 대응되도록 도전 패턴(CDP)을 형성함으로써, 저농도 도핑 영역("LDD(lightly doped drain) 영역"이라고도 함) 등을 형성하지 않고도 제3 및/또는 제4 트랜지스터들(T3, T4)의 누설 전류를 저감할 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 보다 간소화하고, 공정 편차에 의한 화소들(PXL)의 특성 편차를 저감하여 표시 장치의 화질을 더욱 개선할 수 있다.
도 5a 내지 도 5d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 5a 내지 도 5d는, 각각 도 4a 내지 도 4d의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 도 5a 내지 도 5d의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 내지 도 4d, 및 도 5a 내지 도 5d를 참조하면, 각각의 도전 패턴(CDP)은, 이에 대응하는 스위칭 트랜지스터의 게이트 전극에 연결될 수 있다. 이 경우, 도전 패턴(CDP)은 다중 구조의 스위칭 트랜지스터의 구성 요소들 중 하나일 수 있으며, 게이트-싱크 구조로 형성될 수 있다.
예를 들어, 제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)과 중첩되는 도전 패턴(CDP)은 상기 제3 트랜지스터(T3)를 구성하는 제3_1, 제3_2 및/또는 제3_3 트랜지스터들(T3_1, T3_2, T3_3)의 게이트 전극들과 함께 제i 주사선(Si)에 연결될 수 있다. 유사하게, 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)과 중첩되는 도전 패턴(CDP)은 상기 제4 트랜지스터(T4)를 구성하는 제4_1, 제4_2 및/또는 제4_3 트랜지스터들(T4_1, T4_2, T4_3)의 게이트 전극들과 함께 i번째 제1 제어선(CL1i)에 연결될 수 있다.
상술한 실시예들에서도, 각각의 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 예를 들어, 소정의 신호선(일 예로, 제i 주사선(Si) 및/또는 i번째 제1 제어선(CL1i))으로 공급되는 신호의 전압으로 도전 패턴(CDP)의 전압을 설정함으로써, 상기 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 이에 따라, 화소(PXL)의 동작 특성을 안정화하고, 표시 장치의 화질을 개선할 수 있다.
도 6a 내지 도 6d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 6a 내지 도 6d는, 각각 도 4a 내지 도 4d의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 도 6a 내지 도 6d의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 내지 도 4d, 및 도 6a 내지 도 6d를 참조하면, 각각의 도전 패턴(CDP)은, 이에 대응하는 스위칭 트랜지스터의 소스 전극에 연결될 수 있다. 이 경우, 도전 패턴(CDP)은 다중 구조의 스위칭 트랜지스터의 구성 요소들 중 하나일 수 있으며, 소스-싱크 구조로 형성될 수 있다.
예를 들어, 제3 트랜지스터(T3)의 공통 전도성 영역(CSDR)과 중첩되는 도전 패턴(CDP)은 상기 제3 트랜지스터(T3)의 소스 전극(일 예로, 제1 트랜지스터(T1)와 제3 트랜지스터(T3) 사이의 노드)에 연결될 수 있다. 유사하게, 제4 트랜지스터(T4)의 공통 전도성 영역(CSDR)과 중첩되는 도전 패턴(CDP)은 상기 제4 트랜지스터(T4)의 소스 전극(일 예로, 제1 노드(N1)에 연결된 제4 트랜지스터(T4)의 일 전극)에 연결될 수 있다.
상술한 실시예들에서도, 각각의 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 예를 들어, 각각의 도전 패턴(CDP)에 대응하는 스위칭 트랜지스터의 소스 전극으로 공급되는 신호의 전압으로 상기 도전 패턴(CDP)의 전압을 설정함으로써, 상기 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 이에 따라, 화소(PXL)의 동작 특성을 안정화하고, 표시 장치의 화질을 개선할 수 있다.
도 7a 내지 도 7d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 7a 내지 도 7d는, 각각 도 4a 내지 도 4d의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 도 7a 내지 도 7d의 실시예들을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 내지 도 4d, 및 도 7a 내지 도 7d를 참조하면, 각각의 도전 패턴(CDP)은 소정의 전원(Vs)에 연결될 수 있다. 일 실시예에서, 상기 전원(Vs)은 화소들(PXL) 및/또는 구동 회로로 공급되는 동작 전원일 수 있다. 예를 들어, 상기 전원(Vs)은, 화소들(PXL)로 공급되는 고전위 화소 전원(즉, 제1 전원(ELVDD)), 또는 주사 구동부(SD)의 고전위 동작 전원(일 예로, 게이트-오프 전압으로서의 게이트-하이 전압(VGH)을 공급하기 위한 제1 구동 전원)일 수 있다. 이외에도, 상기 전원(Vs)은 다양한 종류 및/또는 레벨의 동작 전원일 수 있다.
상술한 실시예들에서도, 각각의 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 예를 들어, 소정 전원(Vs)의 전압으로 도전 패턴(CDP)의 전압을 설정함으로써, 상기 도전 패턴(CDP)과 중첩되는 공통 전도성 영역(CSDR)의 포텐셜을 안정화시킬 수 있다. 이에 따라, 화소(PXL)의 동작 특성을 안정화하고, 표시 장치의 화질을 개선할 수 있다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 의한 다중 구조의 스위칭 트랜지스터(Tsw)에 대한 단면 구조를 나타낸다. 편의상, 도 8 및 도 9에서는, 다중 구조의 스위칭 트랜지스터(Tsw)에 대한 일 예로서 듀얼 트랜지스터를 개시하기로 한다.
실시예에 따라, 도 8 및 도 9의 실시예들에 의한 각각의 스위칭 트랜지스터(Tsw)는, 도 4a 내지 도 7d의 실시예들에 의한 화소(PXL)에 구비될 수 있는 스위칭 트랜지스터들 중 어느 하나일 수 있다. 예를 들어, 화소(PXL)는 복수의 스위칭 트랜지스터들을 포함하며, 상기 스위칭 트랜지스터들 중 적어도 하나는, 제1 및 제2 채널 영역들(CHR1, CHR2)과 상기 제1 및 제2 채널 영역들(CHR1, CHR2) 사이의 공통 전도성 영역(CSDR)을 포함한 다중 구조의 트랜지스터로 구성될 수 있다.
또한, 도 8 및 도 9의 실시예들에 의한 각각의 스위칭 트랜지스터(Tsw)는 도 4a 내지 도 7d의 실시예들에 의한 화소(PXL)에 구비될 수 있는 다중 구조의 트랜지스터들을 대표할 수 있다. 예를 들어, 도 4a 내지 도 7d의 실시예들에 의한 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4) 각각은, 도 8 또는 도 9의 실시예에 의한 스위칭 트랜지스터(Tsw)의 구조로 형성될 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 의한 스위칭 트랜지스터(Tsw)는, 버퍼층(BFL)이 형성된 베이스 층(BSL)의 일면 상에 배치된 활성층(ACT), 게이트 절연막(GI)을 사이에 개재하고 활성층(ACT)의 일 영역과 중첩되는 게이트 전극(GE), 게이트 절연막(GI) 및 층간 절연막(ILD)을 사이에 개재하고 활성층(ACT)과 이격되며 상기 활성층(ACT)의 서로 다른 일 영역에 연결되는 제1 전극(ET1) 및 제2 전극(ET2)을 포함할 수 있다. 상기 스위칭 트랜지스터(Tsw)의 일 영역(일 예로, 공통 전도성 영역(CSDR))의 하부에는 도전 패턴(CDP)이 배치될 수 있다. 또는, 상기 도전 패턴(CDP)은 스위칭 트랜지스터(Tsw)의 구성 요소로서 간주될 수도 있다.
실시예에 따라, 스위칭 트랜지스터(Tsw)는, 각각의 서브 트랜지스터의 채널을 형성하기 위한 복수의 채널 영역들을 포함할 수 있다. 예를 들어, 상기 스위칭 트랜지스터(Tsw)의 활성층(ACT)은, 공통 전도성 영역(CSDR)을 사이에 개재하고 서로 이격된 제1 채널 영역(CHR1) 및 제2 채널 영역(CHR2)을 포함할 수 있다. 실시예에 따라, 제1 채널 영역(CHR1)은 제1 서브 트랜지스터(일 예로, 제3_1 트랜지스터(T3_1) 또는 제4_1 트랜지스터(T4_1))의 채널을 형성하고, 제2 채널 영역(CHR2)은 제2 서브 트랜지스터(일 예로, 제3_2 트랜지스터(T3_2) 또는 제4_2 트랜지스터(T4_2))의 채널을 형성할 수 있다.
도 8 및 도 9에 개시된 요소들을 하부 층에서부터 설명하면, 베이스 층(BSL)은, 표시 패널을 형성하기 위한 베이스 부재일 수 있다. 실시예에 따라, 베이스 층(BSL)은, 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다. 또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재로 형성될 수 있다.
베이스 층(BSL)의 일면 상에는 도전 패턴(CDP)이 배치될 수 있다.
도전 패턴(CDP)은, 스위칭 트랜지스터(Tsw)의 활성층(ACT)과 중첩되도록 상기 활성층(ACT)의 하부에 배치될 수 있다. 예를 들어, 도전 패턴(CDP)은, 공통 전도성 영역(CSDR)과 중첩되도록 상기 활성층(ACT)의 하부에 배치될 수 있다. 이에 따라, 공통 전도성 영역(CSDR)의 포텐셜을 안정화할 수 있다.
실시예에 따라, 도전 패턴(CDP)은, 공통 전도성 영역(CSDR)을 중심으로 활성층(ACT)과 중첩되며, 상기 활성층(ACT)과 부분적으로만 중첩될 수 있다. 일 예로, 도전 패턴(CDP)은, 활성층(ACT)의 양단에 위치한 제1 및 제2 전도성 영역들(CDR1, CDR2)을 연결하는 선상에서, 공통 전도성 영역(CSDR)을 중심으로 대칭인 형상을 가지도록 활성층(ACT)과 부분적으로만 중첩될 수 있다. 이 경우, 제1 및 제2 전도성 영역들(CDR1, CDR2)을 연결하는 선상에서, 활성층(ACT)이 제1 길이(L1)를 가질 때, 도전 패턴(CDP)은 상기 제1 길이(L1)보다 짧은 제2 길이(L2)를 가질 수 있다.
일 실시예에서, 도전 패턴(CDP)은, 제1 및 제2 채널 영역들(CHR1, CHR2)의 적어도 일 영역과 중첩되지 않도록 배치될 수 있다. 즉, 도전 패턴(CDP)은, 제1 및 제2 채널 영역들(CHR1, CHR2)의 하부를 완전히 커버하지는 않도록 배치될 수 있다.
예를 들어, 도전 패턴(CDP)은, 도 8에 도시된 바와 같이 공통 전도성 영역(CSDR)에 이웃한 제1 및/또는 제2 채널 영역들(CHR1, CHR2)과는 부분적으로만 중첩될 수 있다. 또는, 도전 패턴(CDP)은, 도 9에 도시된 바와 같이 제1 및 제2 채널 영역들(CHR1, CHR2)과 중첩되지 않도록 보다 작은 면적으로 형성될 수 있다.
이 경우, 도전 패턴(CDP)에 의해 발생할 수 있는 기생 용량을 저감 또는 최소화할 수 있다. 이에 따라, 스위칭 트랜지스터(Tsw)의 동작 특성(일 예로, 동작 속도 등)을 확보하고, 크로스토크를 방지할 수 있다.
도전 패턴(CDP)을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다.
버퍼층(BFL)은 베이스 층(BSL)의 일면 상에 선택적으로 형성될 수 있는 것으로서, 상기 버퍼층(BFL)을 형성함에 의해 그 상부에 형성될 회로 소자(일 예로, 스위칭 트랜지스터(Tsw))에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나, 또는 서로 다른 재료로 형성될 수 있다. 일 예로, 버퍼층(BFL)은 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)을 포함한 다중층으로 형성될 수 있다.
버퍼층(BFL)을 포함한 베이스 층(BSL)의 일면 상에는 활성층(ACT)이 배치될 수 있다.
활성층(ACT)은, 서로 이격된 제1 전도성 영역(CDR1) 및 제2 전도성 영역(CDR2)과, 상기 제1 및 제2 전도성 영역들(CDR1, CDR2)의 사이에 개재된 제1 채널 영역(CHR1) 및 제2 채널 영역(CHR2)과, 상기 제1 및 제2 채널 영역들(CHR1, CHR2)의 사이에 개재된 공통 전도성 영역(CSDR)을 포함할 수 있다. 실시예에 따라, 활성층(ACT)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 활성층(ACT)의 일 영역은 불순물이 도핑되지 않은 진성 반도체 영역일 수 있고, 상기 활성층(ACT)의 다른 일 영역은 소정의 불순물이 도핑된 전도성 영역일 수 있다. 예를 들어, 제1 및 제2 채널 영역들(CHR1, CHR2)은 진성 반도체 영역일 수 있고, 제1 및 제2 전도성 영역들(CDR1, CDR2)과 공통 전도성 영역(CSDR)은 N형 또는 P형의 불순물이 도핑된 전도성 영역일 수 있다.
실시예에 따라, 제1 채널 영역(CHR1)과, 상기 제1 채널 영역(CHR1)의 양측에 위치한 제1 전도성 영역(CDR1) 및 공통 전도성 영역(CSDR)은, 제1 서브 트랜지스터의 활성층을 구성할 수 있다. 그리고, 제2 채널 영역(CHR2)과, 상기 제2 채널 영역(CHR2)의 양측에 위치한 공통 전도성 영역(CSDR) 및 제2 전도성 영역(CDR2)은, 제2 서브 트랜지스터의 활성층을 구성할 수 있다.
실시예에 따라, 제1 전도성 영역(CDR1) 및 공통 전도성 영역(CSDR)은, 제1 서브 트랜지스터의 소스 영역 및 드레인 영역일 수 있다. 일 예로, 제1 전도성 영역(CDR1)이 제1 서브 트랜지스터의 소스 영역이면, 공통 전도성 영역(CSDR)은 제1 서브 트랜지스터의 드레인 영역일 수 있다.
유사하게, 공통 전도성 영역(CSDR) 및 제2 전도성 영역(CDR2)은, 제2 서브 트랜지스터의 소스 영역 및 드레인 영역일 수 있다. 일 예로, 공통 전도성 영역(CSDR)이 제2 서브 트랜지스터의 소스 영역이면, 제2 전도성 영역(CDR2)은 제2 서브 트랜지스터의 드레인 영역일 수 있다.
활성층(ACT)을 포함한 베이스 층(BSL)의 일면 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI)은 활성층(ACT)을 커버하도록 상기 활성층(ACT) 상에 배치될 수 있다. 이러한 게이트 절연막(GI)은 활성층(ACT)과 게이트 전극(GE)의 사이에 개재될 수 있다. 실시예에 따라, 게이트 절연막(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 게이트 절연막(GI)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다.
게이트 절연막(GI)을 포함한 베이스 층(BSL)의 일면 상에는 게이트 전극(GE)이 배치될 수 있다.
게이트 전극(GE)은, 게이트 절연막(GI)을 사이에 개재하고 각각의 채널 영역과 중첩되는 복수의 서브 게이트 전극들로 구성되며, 상기 서브 게이트 전극들은 일체 또는 비일체로 서로 연결될 수 있다. 예를 들어, 게이트 전극(GE)은, 제1 채널 영역(CHR1)과 중첩되는 제1 게이트 전극(GE1)과, 제2 채널 영역(CHR2)과 중첩되며 제1 게이트 전극(GE1)에 연결되는 제2 게이트 전극(GE2)을 포함할 수 있다. 실시예에 따라, 제1 게이트 전극(GE1)은 제1 서브 트랜지스터의 게이트 전극을 구성하고, 제2 게이트 전극(GE2)은 제2 서브 트랜지스터의 게이트 전극을 구성할 수 있다.
일 실시예에서, 게이트 전극(GE)은 다중층으로 구성될 수 있다. 일 예로, 제1 게이트 전극(GE1)은, 게이트 절연막(GI) 상에 배치된 하부 전극(GE1_1)과, 층간 절연막(ILD) 상에 배치되어 하부 전극(GE1_1)에 연결되는 상부 전극(GE1_2)을 포함할 수 있다. 유사하게, 제2 게이트 전극(GE2)은, 게이트 절연막(GI) 상에 배치된 하부 전극(GE2_1)과, 층간 절연막(ILD) 상에 배치되어 하부 전극(GE2_1)에 연결되는 상부 전극(GE2_2)을 포함할 수 있다.
다른 실시예에서, 게이트 전극(GE)은 단일층으로 구성될 수 있다. 일 예로, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은, 게이트 절연막(GI) 상에 배치된 각각의 하부 전극(GE1_1, GE2_1)만으로 구성될 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2) 각각의 하부 전극(GE1_1, GE2_1)을 포함한 베이스 층(BSL)의 일면 상에는 층간 절연막(ILD)이 배치될 수 있다.
층간 절연막(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(ILD)은, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 층간 절연막(ILD)의 구조 및/또는 구성 물질이 특별히 한정되지는 않는다.
층간 절연막(ILD)을 포함한 베이스 층(BSL)의 일면 상에는 스위칭 트랜지스터(Tsw)의 제1 전극(ET1) 및 제2 전극(ET2)이 배치될 수 있다. 또한, 제1 및/또는 제2 게이트 전극들(GE1, GE2)이 다중층으로 구성될 경우, 상기 층간 절연막(ILD) 상에는 상기 제1 및/또는 제2 게이트 전극들(GE1, GE2)의 상부 전극(GE1_2, GE2_2)이 선택적으로 더 배치될 수 있다.
제1 전극(ET1) 및 제2 전극(ET2)은 활성층(ACT)의 서로 다른 일 영역에 연결될 수 있다. 예를 들어, 제1 전극(ET1)은 제1 컨택홀(CH1)을 통해 제1 전도성 영역(CDR1)에 연결되고, 제2 전극(ET2)은 제2 컨택홀(CH2)을 통해 제2 전도성 영역(CDR2)에 연결될 수 있다.
실시예에 따라, 제1 전극(ET1)은 스위칭 트랜지스터(Tsw)의 소스 및 드레인 전극들(SE, DE) 중 어느 하나의 전극일 수 있고, 제2 전극(ET2)은 상기 소스 및 드레인 전극들(SE, DE) 중 다른 하나의 전극일 수 있다. 예를 들어, 제1 전극(ET1)이 스위칭 트랜지스터(Tsw)의 소스 전극(SE)이면, 제2 전극(ET2)은 스위칭 트랜지스터(Tsw)의 드레인 전극(DE)일 수 있다. 반대로, 제1 전극(ET1)이 스위칭 트랜지스터(Tsw)의 드레인 전극(DE)이면, 제2 전극(ET2)은 스위칭 트랜지스터(Tsw)의 소스 전극(SE)일 수 있다.
한편, 본 발명에서 제1 전극(ET1) 및 제2 전극(ET2)의 위치가 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 전극(ET1) 및 제2 전극(ET2) 중 적어도 하나의 전극이 생략될 수도 있다.
예를 들어, 스위칭 트랜지스터(Tsw)가 제1 전도성 영역(CDR1)을 통해 다른 회로 소자(일 예로, 적어도 하나의 다른 트랜지스터 및/또는 커패시터 등)에 바로 연결될 경우, 제1 전극(ET1)이 생략될 수 있다. 그리고, 제1 전도성 영역(CDR1)이 스위칭 트랜지스터(Tsw)의 소스 전극(SE) 또는 드레인 전극(DE)이 될 수도 있다.
유사하게, 스위칭 트랜지스터(Tsw)가 제2 전도성 영역(CDR2)을 통해 다른 회로 소자에 바로 연결되는 경우, 제2 전극(ET2)이 생략될 수 있다. 그리고, 제2 전도성 영역(CDR2)이 스위칭 트랜지스터(Tsw)의 소스 전극(SE) 또는 드레인 전극(DE)이 될 수도 있다.
또는, 제1 및/또는 제2 전도성 영역들(CDR1, CDR2)을 스위칭 트랜지스터(Tsw)의 소스 및/또는 드레인 전극들(SE, DE)로 간주할 수도 있다. 그리고, 제1 및/또는 제2 전극들(ET1, ET2)을 상기 스위칭 트랜지스터(Tsw)의 일 전극에 연결되는 배선 또는 다른 회로 소자의 전극으로 간주할 수도 있다.
상술한 실시예들에서와 같이, 화소(PXL)에 구비된 적어도 하나의 스위칭 트랜지스터(Tsw)는 듀얼 이상의 다중 구조의 트랜지스터로 구성될 수 있다. 일 예로, 상기 스위칭 트랜지스터(Tsw)는 공통 전도성 영역(CSDR)을 통해 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함할 수 있다.
실시예에 따라, 제1 서브 트랜지스터는, 제1 채널 영역(CHR1)을 포함한 제1 활성층과, 상기 제1 채널 영역(CHR1)과 중첩되는 제1 게이트 전극(GE1)을 포함할 수 있다. 또한, 제1 서브 트랜지스터는, 제1 활성층의 일 영역에 연결된 적어도 하나의 전극(일 예로, 제1 전극(ET1))을 선택적으로 더 포함할 수 있다.
상기 제1 활성층은, 제1 채널 영역(CHR1)과 더불어, 상기 제1 채널 영역(CHR1)의 양측에 위치한 제1 전도성 영역(CDR1) 및 공통 전도성 영역(CSDR)을 포함할 수 있다. 상기 제1 전도성 영역(CDR1) 및 공통 전도성 영역(CSDR)은 제1 서브 트랜지스터의 소스 및 드레인 영역들을 구성할 수 있다.
유사하게, 제2 서브 트랜지스터는, 제2 채널 영역(CHR2)을 포함한 제2 활성층과, 상기 제2 채널 영역(CHR2)과 중첩되는 제2 게이트 전극(GE2)을 포함할 수 있다. 또한, 제2 서브 트랜지스터는, 제2 활성층의 일 영역에 연결된 적어도 하나의 전극(일 예로, 제2 전극(ET2))을 선택적으로 더 포함할 수 있다.
상기 제2 활성층은, 제2 채널 영역(CHR2)과 더불어, 상기 제2 채널 영역(CHR2)의 양측에 위치한 공통 전도성 영역(CSDR) 및 제2 전도성 영역(CDR2)을 포함할 수 있다. 상기 공통 전도성 영역(CSDR) 및 제2 전도성 영역(CDR2)은 제2 서브 트랜지스터의 소스 및 드레인 영역들을 구성할 수 있다.
상술한 실시예의 스위칭 트랜지스터(Tsw)를 구성하는 서브 트랜지스터들 사이의 공통 전도성 영역(CSDR)의 하부에는, 활성층(ACT)과 부분적으로 중첩되도록 도전 패턴(CDP)이 배치된다. 이에 따라, 공통 전도성 영역(CSDR)의 포텐셜을 안정화하여 과도 전류를 저감하면서도, 스위칭 트랜지스터(Tsw)의 동작 특성(일 예로, 빠른 동작 속도)을 확보하고, 크로스토크를 방지할 수 있다.
한편, 도전 패턴(CDP)을 스위칭 트랜지스터(Tsw)의 구성 요소로서 간주하면, 이웃한 서브 트랜지스터들은 하나의 도전 패턴(CDP)을 공유할 수 있다. 또한, 상기 스위칭 트랜지스터(Tsw)의 첫 번째 서브 트랜지스터(일 예로, 도 4a 내지 도 7d의 제3_1 트랜지스터(T3_1) 및/또는 제4_1 트랜지스터(T4_1))와, 마지막 서브 트랜지스터(일 예로, 도 4a 내지 도 7d의 제3_2 트랜지스터(T3_2) 또는 제3_3 트랜지스터(T3_3), 및/또는 제4_2 트랜지스터(T4_2) 또는 제4_3 트랜지스터(T4_3))는 각 채널 영역의 어느 일 측에만 위치한 도전 패턴(CDP)을 포함할 수 있다. 이에 따라, 상기 첫 번째 및 마지막 서브 트랜지스터들 각각은 비대칭적인 단면 구조를 가질 수 있다.
도 10a 내지 도 10d는 각각 본 발명의 일 실시예에 의한 다중 구조의 스위칭 트랜지스터(Tsw)에 대한 평면 구조를 나타낸다. 예를 들어, 도 10a 및 도 10b는 각각 도 8 및 도 9의 실시예에 의한 스위칭 트랜지스터(Tsw)에 대응하는 평면 구조의 일 실시예를 나타내고, 도 10c 및 도 10d는 각각 도 10a 및 도 10b의 실시예에 의한 스위칭 트랜지스터(Tsw)의 변경 실시예를 나타낸다.
도 10a 및 도 10b를 참조하면, 스위칭 트랜지스터(Tsw)는, 활성층(ACT)과, 상기 활성층(ACT)의 서로 다른 일 영역과 중첩되는 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)과, 상기 활성층(ACT)의 양단에 연결된 제1 전극(ET1) 및 제2 전극(ET2)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 게이트 전극들(GE1, GE2)은 동일한 게이트선(GL)에 공통으로 연결된다. 일 예로, 제1 및 제2 게이트 전극들(GE1, GE2)은 게이트선(GL)에 일체로 연결될 수 있다.
일 실시예에서, 상기 스위칭 트랜지스터(Tsw)는, 앞서 설명한 실시예들에 의한 각각의 화소(PXL)에서 제1 노드(N1)에 연결되는 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)일 수 있다. 스위칭 트랜지스터(Tsw)가 제3 트랜지스터(T3)인 경우, 게이트선(GL)은 제i 주사선(Si)일 수 있다. 한편, 스위칭 트랜지스터(Tsw)가 제4 트랜지스터(T4)인 경우, 게이트선(GL)은 i번째 제1 주사선(CL1i)일 수 있다.
이러한 스위칭 트랜지스터(Tsw)의 활성층(ACT) 하부에는, 상기 활성층(ACT)의 일 영역과 중첩되도록 도전 패턴(CDP)이 배치될 수 있다.
일 실시예에서, 도전 패턴(CDP)은 도 10a에 도시된 바와 같이 제1 및/또는 제2 게이트 전극들(GE1, GE2)과도 일부 중첩될 수 있다. 한편, 제1 및/또는 제2 게이트 전극들(GE1, GE2)과 중첩되는 영역에 활성층(ACT)의 제1 및 제2 채널 영역들(CHR1, CHR2)이 배치될 수 있다. 즉, 실시예에 따라 도전 패턴(CDP)은 제1 및/또는 제2 채널 영역들(CHR1, CHR2)의 일 영역과 중첩될 수 있다.
다른 실시예에서, 도전 패턴(CDP)은 도 10b에 도시된 바와 같이 제1 및/또는 제2 게이트 전극들(GE1, GE2)과 중첩되지 않을 수 있다. 즉, 실시예에 따라 도전 패턴(CDP)은 제1 및 제2 채널 영역들(CHR1, CHR2)과 중첩되지 않도록 보다 작은 면적(일 예로, 보다 작은 폭 및/또는 길이)을 가질 수 있다.
도 10c 및 도 10d를 참조하면, 실시예에 따라서는, 활성층(ACT)의 적어도 일단이, 주변의 다른 회로 소자(일 예로, 인접한 다른 트랜지스터의 활성층) 및/또는 배선에 직접적으로 연결될 수도 있다. 이 경우, 제1 및/또는 제2 전극들(ET1, ET2)이 생략될 수도 있다.
한편, 스위칭 트랜지스터(Tsw)의 평면 구조가 상술한 실시예들에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 도전 패턴(CDP)이 게이트선(GL)(또는, 게이트 전극(GE)), 제1 또는 제2 전극(ET1, ET2), 또는 소정의 전원선과 중첩되도록 상기 도전 패턴(CDP)의 일 영역을 확장할 수 있다. 그리고, 상기 도전 패턴(CDP)을 상기 게이트선(GL), 제1 또는 제2 전극(ET1, ET2), 또는 소정의 전원선 등에 연결함으로써, 상기 도전 패턴(CDP)으로 소정의 신호 또는 전원의 전압을 공급할 수도 있다.
도 11은 본 발명의 일 실시예에 의한 화소(PXL)의 단면 구조를 나타낸다. 예를 들어, 도 11은 도 8의 실시예에 의한 스위칭 트랜지스터(Tsw) 및 도전 패턴(CDP)을 포함한 화소(PXL)의 일 영역에 대한 단면을 나타낸다. 도 11의 실시예를 설명함에 있어, 앞서 설명한 스위칭 트랜지스터(Tsw) 및 도전 패턴(CDP)에 대한 상세한 설명은 생략하기로 한다.
도 1 내지 도 11을 참조하면, 화소(PXL)는 스위칭 트랜지스터(Tsw) 및 스토리지 커패시터(Cst)를 비롯한 회로 소자들과, 발광 소자(EL)를 포함할 수 있다. 예를 들어, 상기 화소(PXL) 및 이를 포함하는 표시 패널은, 각 화소(PXL)의 회로 소자들 및 이에 연결되는 배선들이 배치되는 백플레인층(BPL)("회로 소자층" 또는 "회로층"이라고도 함)과, 상기 백플레인층(BPL) 상에 배치되며 각 화소(PXL)의 발광 소자(EL)가 배치되는 표시 소자층(DPL)을 포함할 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는, 각각 스위칭 트랜지스터(Tsw)의 어느 일 전극과 동일 또는 상이한 층에 배치되는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함할 수 있다. 일 예로, 제1 커패시터 전극(CE1)은 제1 및 제2 게이트 전극들(GE1, GE2)의 하부 전극들(GE1_1, GE2_1)과 함께 게이트 절연막(GI) 상에 배치될 수 있고, 제2 커패시터 전극(CE2)은 스위칭 트랜지스터(Tsw)의 전극들과는 상이한 층에 배치될 수 있다.
예를 들어, 층간 절연막(ILD)은 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)을 포함한 다중층 구조로 형성될 수 있다. 그리고, 제2 커패시터 전극(CE2)은, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)의 사이에 배치될 수 있다.
일 실시예에서, 제1 및 제2 게이트 전극들(GE1, GE2)의 상부 전극들(GE1_2, GE2_2)은, 스위칭 트랜지스터(Tsw)의 제1 및 제2 전극들(ET1, ET2)과 함께 층간 절연막(ILD) 상에 배치될 수 있다. 다만, 제1 및 제2 게이트 전극들(GE1, GE2)의 위치는 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제1 및 제2 게이트 전극들(GE1, GE2)의 상부 전극들(GE1_2, GE2_2)이, 제2 커패시터 전극(CE2)과 함께, 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)의 사이에 배치될 수 있다. 또 다른 실시예에서, 제1 및 제2 게이트 전극들(GE1, GE2)이 게이트 절연막(GI) 상에 형성된 하부 전극들(GE1_1, GE2_1)만을 포함한 단일층의 전극들로 형성될 수도 있다.
즉, 백플레인층(BPL)에 형성되는 각종 회로 소자들, 배선들 및 절연막들의 구조 및 위치 등은 실시예에 따라 다양하게 변경될 수 있다. 이러한 회로 소자들 및 배선들 상에는 패시베이션막(PSV)이 배치될 수 있다.
패시베이션막(PSV)은 단일층 또는 다중층으로 구성될 수 있다. 패시베이션막(PSV)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 일 예로, 패시베이션막(PSV)은, 적어도 한 층의 무기 절연막으로 구성된 제1 패시베이션층과, 적어도 한 층의 유기 절연막으로 구성된 제2 패시베이션층을 포함한 다중층으로 구성될 수 있다. 패시베이션막(PSV)이 적어도 한 층의 유기 절연막을 포함할 경우, 백플레인층(BPL)의 표면이 실질적으로 평탄해질 수 있다.
표시 소자층(DPL)은, 발광 소자(EL)를 포함하며, 각각의 발광 소자(EL)가 배치되는 발광 영역(일 예로, 각 화소(PXL)의 발광 영역)을 규정하기 위한 뱅크 구조물, 일 예로, 화소 정의막(PDL) 등을 더 포함할 수 있다. 또한, 발광 소자(EL) 및 화소 정의막(PDL) 상에는 보호막(PTL)이 배치될 수 있다.
발광 소자(EL)는, 패시베이션막(PSV) 상에 순차적으로 적층되는 제1 전극(ELE1), 발광층(EML) 및 제2 전극(ELE2)을 포함한다. 실시예에 따라, 발광 소자(EL)의 제1 및 제2 전극들(ELE1, ELE2) 중 어느 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 예를 들어, 제1 전극(ELE1)이 애노드 전극이면, 제2 전극(ELE2)은 캐소드 전극일 수 있다.
발광 소자(EL)의 제1 전극(ELE1)은 패시베이션막(PSV) 상에 배치되며, 도시되지 않은 컨택홀 등을 통해 각각의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자에 연결될 수 있다. 일 예로, 상기 제1 전극(ELE1)은, 패시베이션막(PSV)을 관통하는 컨택홀 또는 비아홀을 통해 제6 및 제7 트랜지스터들(T6, T7)의 일 전극에 연결될 수 있다.
상기 제1 전극(ELE1)이 형성된 각각의 화소 영역에는, 해당 화소(PXL)의 발광 영역을 구획하는 화소 정의막(PDL)이 형성될 수 있다. 화소 정의막(PDL)은, 화소들(PXL)의 발광 영역들의 사이에 배치되며, 각 화소(PXL)의 발광 영역에서 제1 전극(ELE1)을 노출하는 개구부를 가질 수 있다. 예를 들어, 화소 정의막(PDL)은 각 화소(PXL)의 발광 영역의 외곽 둘레를 따라, 제1 전극(ELE1) 등이 형성된 베이스 층(BSL)의 일면으로부터 상부 방향으로 돌출될 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 각각의 발광 영역에는 발광층(EML)이 형성될 수 있다. 일 예로, 발광층(EML)은 제1 전극(ELE1)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하며, 상기 광 생성층 외에 적어도 하나의 공통층을 선택적으로 더 포함할 수 있다. 일 예로, 발광층(EML)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다.
예를 들어, 발광층(EML)은, 소정 색상의 광을 방출하는 광 생성층, 상기 광 생성층과 제1 전극(ELE1)의 사이에 배치된 제1 공통층, 및 상기 광 생성층과 제2 전극(ELE2)의 사이에 배치된 제2 공통층을 포함할 수 있다. 실시예에 따라, 제1 공통층은 정공 주입층(hole injection layer) 및 정공 수송층(hole transport layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 공통층은, 정공 억제층(hole blocking layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 광 생성층은 각각의 발광 영역에 대응하여 개별적으로 패터닝될 수 있다. 그리고, 제1 공통층 및 제2 공통층은, 화소들(PXL)이 배치된 표시 영역(DA) 상에 전면적으로 형성될 수 있다.
발광층(EML) 상에는 발광 소자(EL)의 제2 전극(ELE2)이 형성될 수 있다. 실시예에 따라, 상기 제2 전극(ELE2)은 표시 영역(DA) 상에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
발광 소자(EL) 상에는, 상기 발광 소자(EL)의 제2 전극(ELE2)을 커버하는 보호막(PTL)이 형성될 수 있다. 실시예에 따라, 보호막(PTL)은 화소들(PXL)이 배치되는 표시 패널의 일 영역(예를 들어, 적어도 표시 영역(DA)) 상에 배치되어 상기 화소들(PXL)을 밀봉하는 봉지층 또는 봉지기판을 포함할 수 있다. 일 예로, 보호막(PTL)은, 박막 봉지층(TFE: thin film encapsulation layer)을 포함할 수 있다. 박막 봉지층을 형성하여 표시 영역(DA)을 밀봉할 경우, 화소들(PXL)을 보호하면서도 표시 패널의 두께를 저감하고 유연성을 확보할 수 있다.
실시예에 따라, 보호막(PTL)은 단일층 또는 다중층 구조로 이루어질 수 있다. 일 예로, 보호막(PTL)은 서로 중첩되는 적어도 두 개의 무기막들과, 상기 무기막들의 사이에 개재되는 적어도 하나의 유기막을 포함한 다층막으로 구성될 수 있다. 다만, 보호막(PTL)의 구조 및 재료 등은 실시예에 따라 다양하게 변경될 수 있다.
한편, 본 발명에서 화소(PXL) 및 이를 구비하는 표시 패널의 구조가 도 11에 도시된 실시예에 한정되지는 않는다. 예를 들어, 화소(PXL) 및 이를 구비하는 표시 패널의 종류 및/또는 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ACT: 활성층 BFL: 버퍼층
BPL: 백플레인층 BSL: 베이스 층
CDP: 도전 패턴 CDR1: 제1 전도성 영역
CDR2: 제2 전도성 영역 CHR1: 제1 채널 영역
CHR2: 제2 채널 영역 CSDR: 공통 전도성 영역
DA: 표시 영역 DD: 데이터 구동부
DPL: 표시 소자층 ED: 발광 제어 구동부
EL: 발광 소자 ET1: 제1 전극
ET2: 제2 전극 GE: 게이트 전극
GL: 게이트선 PXL: 화소
SD: 주사 구동부 T1~T7: 제1~제7 트랜지스터
TCON: 타이밍 제어부 Tsw: 스위칭 트랜지스터

Claims (22)

  1. 표시 영역에 배치된 화소를 구비하며,
    상기 화소는,
    제1 전원과 제2 전원의 사이에 전기적으로 연결된 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 전기적으로 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 노드에 전기적으로 연결되며, 서로 이격된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제1 및 제2 전도성 영역들의 사이에 개재된 제1 채널 영역 및 제2 채널 영역과, 상기 제1 및 제2 채널 영역들의 사이에 개재된 공통 전도성 영역을 포함한 활성층을 포함하는 적어도 하나의 스위칭 트랜지스터; 및
    상기 활성층의 상기 공통 전도성 영역의 중심과 중첩되는 도전 패턴을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 활성층의 하부에 배치되는, 표시 장치.
  3. 제1항에 있어서,
    상기 도전 패턴은, 상기 제1 및 제2 전도성 영역들과 중첩되지 않도록 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 도전 패턴은, 상기 제1 및 제2 채널 영역들의 적어도 일 영역과 중첩되지 않도록 배치되는, 표시 장치.
  5. 제1항에 있어서,
    상기 스위칭 트랜지스터는, 서로 직렬로 전기적으로 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함한 복수의 서브 트랜지스터들로 구성되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 서브 트랜지스터는, 상기 제1 전도성 영역, 상기 제1 채널 영역, 상기 공통 전도성 영역, 및 상기 제1 채널 영역과 중첩되는 제1 게이트 전극을 포함하고,
    상기 제2 서브 트랜지스터는, 상기 제2 전도성 영역, 상기 제2 채널 영역, 상기 공통 전도성 영역, 및 상기 제2 채널 영역과 중첩되며 상기 제1 게이트 전극에 전기적으로 연결되는 제2 게이트 전극을 포함하는, 표시 장치.
  7. 제5항에 있어서,
    상기 스위칭 트랜지스터는, 서로 직렬로 전기적으로 연결된 적어도 세 개의 서브 트랜지스터들로 구성되는, 표시 장치.
  8. 제7항에 있어서,
    상기 활성층은, 상기 적어도 세 개의 서브 트랜지스터들의 활성층들의 사이에 개재된 적어도 두 개의 공통 전도성 영역들을 포함하며,
    상기 화소는, 상기 적어도 두 개의 공통 전도성 영역들 각각과 중첩되며 서로 이격된 적어도 두 개의 도전 패턴들을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 도전 패턴은, 상기 제1 및 제2 전도성 영역들을 전기적으로 연결하는 선상에서 상기 공통 전도성 영역을 중심으로 대칭인 형상을 가지는, 표시 장치.
  10. 제1항에 있어서,
    상기 도전 패턴은 전기적으로 격리되는, 표시 장치.
  11. 제1항에 있어서,
    상기 도전 패턴은 상기 스위칭 트랜지스터의 게이트 전극에 전기적으로 연결되는, 표시 장치.
  12. 제1항에 있어서,
    상기 도전 패턴은 상기 스위칭 트랜지스터의 소스 전극에 전기적으로 연결되는, 표시 장치.
  13. 제1항에 있어서,
    상기 도전 패턴은 소정의 전원에 전기적으로 연결되는, 표시 장치.
  14. 제1항에 있어서,
    상기 적어도 하나의 스위칭 트랜지스터는,
    상기 제1 트랜지스터의 제1 전극과 데이터선의 사이에 전기적으로 연결되며, 주사선에 전기적으로 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 상기 제1 노드의 사이에 전기적으로 연결되며, 상기 주사선에 전기적으로 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 노드와 초기화 전원의 사이에 전기적으로 연결되며, 제1 제어선에 전기적으로 연결된 게이트 전극을 포함하는 제4 트랜지스터; 중 적어도 하나를 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제3 트랜지스터는 상기 공통 전도성 영역을 포함하며,
    상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 제3 트랜지스터의 활성층의 하부에 배치되는, 표시 장치.
  16. 제14항에 있어서,
    상기 제4 트랜지스터는 상기 공통 전도성 영역을 포함하며,
    상기 도전 패턴은, 상기 공통 전도성 영역과 중첩되도록 상기 제4 트랜지스터의 활성층의 하부에 배치되는, 표시 장치.
  17. 제1항에 있어서,
    상기 화소는 복수의 스위칭 트랜지스터들을 포함하며,
    상기 스위칭 트랜지스터들 중 일부는 상기 제1 및 제2 채널 영역들 및 상기 공통 전도성 영역을 포함한 다중 구조의 트랜지스터로 구성되고,
    상기 다중 구조의 트랜지스터 각각의 상기 공통 전도성 영역 하부에 상기 도전 패턴이 배치되는, 표시 장치.
  18. 제1 전원과 제2 전원의 사이에 전기적으로 연결된 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 전기적으로 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 노드에 전기적으로 연결되며, 서로 이격된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제1 및 제2 전도성 영역들의 사이에 개재된 제1 채널 영역 및 제2 채널 영역과, 상기 제1 및 제2 채널 영역들의 사이에 개재된 공통 전도성 영역을 포함한 활성층을 포함하는 스위칭 트랜지스터; 및
    상기 활성층의 상기 공통 전도성 영역의 중심과 중첩되는 도전 패턴을 포함하는, 화소.
  19. 제18항에 있어서,
    상기 도전 패턴은, 상기 활성층의 하부에 배치되어 전기적으로 격리되는, 화소.
  20. 제18항에 있어서,
    상기 도전 패턴은, 상기 스위칭 트랜지스터의 게이트 또는 소스 전극, 또는 소정의 전원에 전기적으로 연결되는, 화소.
  21. 제1항에 있어서,
    상기 도전 패턴은 상기 제1 채널 영역 및 상기 제2 채널 영역 중 적어도 하나의 중심과 중첩하지 않는, 표시 장치.
  22. 제1항에 있어서,
    상기 도전 패턴은 상기 제1 채널 영역 및 상기 제2 채널 영역 중 하나의 중심과 중첩하지 않는, 표시 장치.
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